CN215117522U - 一种大数据量加解密设备 - Google Patents

Abstract

本实用新型实施例公开了一种大数据量加解密设备，包括：主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；真随机数发生器芯片，与所述主控制芯片连接；通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；内存芯片，所述内存芯片与所述主控芯片连接。

Description

一种大数据量加解密设备

技术领域

本实用新型实施例涉及数据加解密领域领域，具体涉及一种大数据量加解密设备。

背景技术

常用的加解密过程都是大部分是由软件完成，其效率低，无法达到以太网线速的要求，在一些终端设备上使用尚可。但在一些大数据传输的应用场景下则无法满足要求。

实用新型内容

为此，本实用新型的实施例提供了一种大数据量加解密设备，以解决现有技术中无法处理大数据量的加解密操作的问题。

为了实现上述目的，本实用新型的实施方式提供如下技术方案：

在本实用新型的实施方式的一个方面中，提供了一种大数据量加解密设备，包括：主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；真随机数发生器芯片，与所述主控制芯片连接；通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；内存芯片，所述内存芯片与所述主控芯片连接。

进一步地，所述主控芯片为FPGA芯片。

进一步地，所述安全芯片包括：安全芯片复位引脚，所述主控芯片通过该引脚复位所述安全芯片；安全芯片USB数据总线，所述主控芯片通过该引脚与所述安全芯片进行数据交互；安全芯片启动输出指示引脚；USB PHY内部差分比较器的输出指示引脚；安全芯片唤醒引脚，主控芯片控制该引脚唤醒所述安全芯片。

进一步地，所述真随机数发生器芯片包括：真随机数发生器复位引脚，所述主控芯片通过该引脚复位所述真随机数发生器芯片；真随机数发生器IIC时钟线，所述主控芯片通过该引脚提供工作时钟；真随机数发生器IIC数据线，所述主控芯片通过该引脚获取随机数；真随机数发生器唤醒引脚，所述主控芯片控制该引脚唤醒所述真随机数发生器芯片。

进一步地，所述通用串行总线集线器包括：所述通用串行总线集线器的IIC时钟线，所述主控芯片通过该引脚提供所述通用串行总线集线器工作时钟；所述通用串行总线集线器的IIC数据线，所述主控芯片通过该引脚与所述通用串行总线集线器进行数据交互；所述通用串行总线集线器的USB数据通路，主控芯片通过该接口与所述通用串行总线集线器进行数据交互；所述通用串行总线集线器扩展的USB通路，安全芯片与该接口相连接，进而实现与主控芯片的数据交互。

进一步地，所述内存芯片包括：所述内存芯片的数据总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；所述内存芯片的地址总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；所述内存芯片的bank总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；所述内存芯片的信号同步引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；所述内存芯片的数据选通信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；所述内存芯片的数据掩码信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据掩码操作；所述内存芯片的工作时钟信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时时钟信号；内存芯片行引脚；列地址锁存信号引脚；所述内存芯片片选芯片引脚，所述主控芯片通过该引脚选择该芯片；所述内存芯片时钟使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片时钟使能；所述内存芯片读写使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片读写操作；所述内存芯片终端电阻使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片终端电阻配置；所述内存芯片复位信号引脚，所述主控芯片通过该引脚控制所述内存芯片复位操作。

进一步地，所述PCIE接口包括：PCIE数据发送差分接口，为所述主控芯片的接收高速数据通道；PCIE数据接收差分接口，为所述主控芯片的发送高速数据通道；PCIE全局复位信号接口；PCIE差分时钟信号接口。

本实用新型的实施方式具有如下优点：

本实用新型的实施例公开了一种大数据量加解密设备，采用高端FPGA处理器和高速数据接口PCIE以及专用的高性能安全芯片为硬件基础，通过自主设计的安全数据交换流程，可以实现高速的、多任务并行处理的密码运算。

附图说明

为了更清楚地说明本实用新型的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引申获得其他的实施附图。

本说明书所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。

图1为本实用新型的实施例提供的安全芯片的结构示意图；

图2为本实用新型的实施例提供的真随机数发生器芯片的结构示意图；

图3为本实用新型的实施例提供的通用串行总线集线器的结构示意图；

图4为本实用新型的实施例提供的内存芯片的结构示意图；

图5为本实用新型的实施例提供的PCIE接口的结构示意图。

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

实施例

参考图1、2、3、4、5所示，本实用新型的实施例提供了一种大数据量加解密设备，包括：主控芯片、多个安全芯片、真随机数发生器芯片、通用串行总线集线器、内存芯片。

具体地，主控芯片通过PCIE接口与计算机进行数据交互。

如图1所示，多个安全芯片与主控芯片连接，多个安全芯片接收并处理主控芯片获取到的待处理数据，并将处理完成的数据发送至主控芯片。可选的，本实用新型一共安装4个高性能USB接口的安全芯片，用于实现敏感数据的高速并发处理。

如图2所示，真随机数发生器芯片与主控制芯片连接。

如图3所示，通用串行总线集线器，主控芯片通过通用串行总线集线器扩展出多个USB接口与多个安全芯片连接。具体地，主控芯片通过USB HUB(通用串行总线集线器)扩展出4个独立的USB接口与4片安全芯片连接，实现高速数据交互。

如图4所示，内存芯片与主控芯片连接。为实现高速数据的并发处理，本实用新型采用高速内存芯片与主控芯片相连接，扩展主控芯片的数据并发处理能力

进一步地，主控芯片为FPGA芯片。

具体地，如图1-5所示，本实用新型采用FPGA的PCIE接口与计算机进行数据交换，当控制或者敏感数据通过PCIE接口传送到FPGA后，FPGA根据既定的安全策略通过数据总线与高性能安全芯片进行数据交互认证，安全芯片获取到FPGA芯片的敏感数据认证申请后，将会根据不同数据的认证需求调取相应的认证流程。在与FPGA主控芯片完成敏感数据打包认证之后，安全芯片则会通过数据线将认证结果通知主控芯片。主控芯片获取到认证结果后，将会根据认证结果和数据操作流程将需要进行认证、加解密数据等敏感数据进行打包操作后通过数据口传递给加密芯片。加密芯片按照既定的安全策略将数据进行安全处理之后，在通过数据口将处理结果回传给FPGA主控芯片。FPGA主控芯片在接受到处理后的数据后，在根据之前通过PCIE接受到的指令将相应的敏感数据进行回传。

如图1所示，安全芯片包括：RESET#：安全芯片复位引脚，主控芯片通过该引脚复位安全芯片；

DM/GPIO/UART_RX：安全芯片USB数据总线，主控芯片通过该引脚与安全芯片进行数据交互；

DP/GPIO/UART_TX：安全芯片USB数据总线，主控芯片通过该引脚与安全芯片进行数据交互；

Remapping/GPIO16：安全芯片启动输出指示引脚；

CLKOUT/GPIO15/RCV：USB PHY内部差分比较器的输出指示；

RSTOUT#/GPIO17：安全芯片唤醒引脚，主控芯片控制该引脚唤醒安全芯片。

如图2所示，真随机数发生器芯片包括：

RST#：真随机数发生器复位引脚，主控芯片通过该引脚复位该芯片；

CCLK：真随机数发生器IIC时钟线，主控芯片通过该引脚提供工作时钟；

SDA：真随机数发生器IIC数据线，主控芯片通过该引脚获取随机数；

WAKEUP：真随机数发生器唤醒引脚，主控芯片控制该引脚唤醒该芯片。

如图3所示，通用串行总线集线器(USB HUB)包括：

I2C1_SCL：USBHUB的IIC时钟线，主控芯片通过该引脚提供USBHUB工作时钟；

I2C1_SDA：USBHUB的IIC数据线，主控芯片通过该引脚与USBHUB进行数据交互；

USB_DP2：USBHUB的USB数据通路，主控芯片通过该接口与USBHUB进行数据交互；

USB_DM2：USBHUB的USB数据通路，主控芯片通过该接口与USBHUB进行数据交互；

USBDNx_N：USBHUB扩展的USB通路，安全芯片与该接口相连接，进而实现与主控芯片的数据交互；

USBDNx_P：USBHUB扩展的USB通路，安全芯片与该接口相连接，进而实现与主控芯片的数据交互。

如图4所示，内存芯片包括：

DDR_DQx：内存芯片的数据总线，主控芯片通过该总线与内存芯片进行数据交互；

DDR_Ax：内存芯片的地址总线，主控芯片通过该总线与内存芯片进行数据交互；

DDR_BAx：内存芯片的bank总线，主控芯片通过该总线与内存芯片进行数据交互；

DDR_DQSx_P：内存芯片的信号同步引脚，主控芯片用于实现与内存芯片数据交互时数据同步操作；

DDR_DQSx_N：内存芯片的数据选通信号，主控芯片用于实现与内存芯片数据交互时数据同步操作；

DDR_DQMx_P：内存芯片的数据掩码信号，主控芯片用于实现与内存芯片数据交互时数据掩码操作；

DDR_DQMx_N：内存芯片的数据掩码信号，主控芯片用于实现与内存芯片数据交互时数据掩码操作；

DDR_CLK_P：内存芯片的工作时钟信号，主控芯片用于实现与内存芯片数据交互时时钟信号；

DDR_CLK_N：内存芯片的工作时钟信号，主控芯片用于实现与内存芯片数据交互时时钟信号；

DDR_RASN、DDR_CASN：内存芯片行、列地址锁存信号；

DDR_CSN：内存芯片片选芯片，主控芯片通过该引脚选择该芯片；

DDR_CKE：内存芯片时钟使能信号，主控芯片通过该引脚控制内存芯片时钟使能；

DDR_WEN：内存芯片读写使能信号，主控芯片通过该引脚控制内存芯片读写操作；

DDR_ODT：内存芯片终端电阻使能信号，主控芯片通过该引脚控制内存芯片终端电阻配置；

DDR_RESET：内存芯片复位信号，主控芯片通过该引脚控制内存芯片复位操作。

如图5所示，PCIE接口部分，实现FPGA与外设高速数据接口功能。具体地，PCIE接口包括：

CON_PCIE_TXP0,CON_PCIE_TXN0：PCIE数据发送差分接口，FPGA接收高速数据通道；

CON_PCIE_RXP0,CON_PCIE_RXN0：PCIE数据接受差分接口，FPGA发送高速数据通道；

PRSNT#：PCIE全局复位信号；

REFCLKP,REFCLKN：PCIE差分时钟信号。

本实用新型采用高端FPGA处理器和高速数据接口PCIE以及专用的高性能安全芯片为硬件基础，通过自主设计的安全数据交换流程，可以实现高速的、多任务并行处理的密码运算。

虽然，上文中已经用一般性说明及具体实施例对本实用新型做了详尽的描述，但在本实用新型基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本实用新型精神的基础上所做的这些修改或改进，均属于本实用新型要求保护的范围。

Claims (7)

1.一种大数据量加解密设备，其特征在于，包括：

主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；

多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；

真随机数发生器芯片，与所述主控制芯片连接；

通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；

内存芯片，所述内存芯片与所述主控芯片连接。

2.根据权利要求1所述的大数据量加解密设备，其特征在于，

所述主控芯片为FPGA芯片。

3.根据权利要求2所述的大数据量加解密设备，其特征在于，所述安全芯片包括：

安全芯片复位引脚，所述主控芯片通过该引脚复位所述安全芯片；

安全芯片USB数据总线，所述主控芯片通过该引脚与所述安全芯片进行数据交互；

安全芯片启动输出指示引脚；

USB PHY内部差分比较器的输出指示引脚；

安全芯片唤醒引脚，主控芯片控制该引脚唤醒所述安全芯片。

4.根据权利要求1所述的大数据量加解密设备，其特征在于，所述真随机数发生器芯片包括：

真随机数发生器复位引脚，所述主控芯片通过该引脚复位所述真随机数发生器芯片；

真随机数发生器IIC时钟线，所述主控芯片通过该引脚提供工作时钟；

真随机数发生器IIC数据线，所述主控芯片通过该引脚获取随机数；

真随机数发生器唤醒引脚，所述主控芯片控制该引脚唤醒所述真随机数发生器芯片。

5.根据权利要求1所述的大数据量加解密设备，其特征在于，所述通用串行总线集线器包括：

所述通用串行总线集线器的IIC时钟线，所述主控芯片通过该引脚提供所述通用串行总线集线器工作时钟；

所述通用串行总线集线器的IIC数据线，所述主控芯片通过该引脚与所述通用串行总线集线器进行数据交互；

所述通用串行总线集线器的USB数据通路，主控芯片通过该接口与所述通用串行总线集线器进行数据交互；

所述通用串行总线集线器扩展的USB通路，安全芯片与该接口相连接，进而实现与主控芯片的数据交互。

6.根据权利要求1所述的大数据量加解密设备，其特征在于，所述内存芯片包括：

所述内存芯片的数据总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；

所述内存芯片的地址总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；

所述内存芯片的bank总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；

所述内存芯片的信号同步引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；

所述内存芯片的数据选通信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；

所述内存芯片的数据掩码信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据掩码操作；

所述内存芯片的工作时钟信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时时钟信号；

内存芯片行引脚；

列地址锁存信号引脚；

所述内存芯片片选芯片引脚，所述主控芯片通过该引脚选择该芯片；

所述内存芯片时钟使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片时钟使能；

所述内存芯片读写使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片读写操作；

所述内存芯片终端电阻使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片终端电阻配置；

所述内存芯片复位信号引脚，所述主控芯片通过该引脚控制所述内存芯片复位操作。

7.根据权利要求1所述的大数据量加解密设备，其特征在于，所述PCIE接口包括：

PCIE数据发送差分接口，为所述主控芯片的接收高速数据通道；

PCIE数据接收差分接口，为所述主控芯片的发送高速数据通道；

PCIE全局复位信号接口；

PCIE差分时钟信号接口。

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