CN209517154U - 支持实现精确延时处理的电路结构 - Google Patents

Abstract

本实用新型涉及一种针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，包括大步进延时模块组，包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联；小步进整数延时模块组，包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块的输出端相连接；小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接。采用了该电路结构，对数据进行多相处理，以便在低速时钟下实现对高速数据的处理，实现了信道模拟器的多径延时功能和实现了超大带宽的处理能力，且具有较高的延时分辨率，以满足信道模拟器的功能需求。

Description

支持实现精确延时处理的电路结构

技术领域

本实用新型涉及数字信号处理领域，尤其涉及信道模拟器和信道多径延时领域，具体是指一种针对超大带宽无线信道仿真支持实现精确延时处理的电路结构。

背景技术

随着无线通信技术的演进，同时第5代通信系统进入了验证阶段，无线通信设备的测试和验证工作变得越来越复杂，而信道模拟器可以在实验室环境下仿真实际无线信道的物理特性和环境特性，通过使用信道模拟器，可以大大提高无线设备和网络设施的测试效率。

为了仿真出无线信道的特征，信道模拟器需要模拟出多条空间信号的传输路径，并对这些路径赋予不同的延时。同时，随着无线通信的带宽越来越高，我们需要实现高速的数据处理能力以适应带宽的增加，但是由于FPGA芯片自身的物理条件限制，它的处理速率很难满足当前的需求，这就需要对数据进行多相处理，以便在低速时钟下实现对高速数据的处理。

实用新型内容

本实用新型的目的是克服了上述现有技术的缺点，提供了一种具有高分辨率、处理能力强、结构简单的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构。

为了实现上述目的，本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构如下：

该针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，其主要特点是，所述的电路结构包括：

大步进延时模块组；

小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；

小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。

较佳地，所述的大步进延时模块组包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联。

较佳地，所述的小步进整数延时模块组包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块组的输出端相连接。

较佳地，所述的小数延时模块组包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接

较佳地，所述的大步进延时模块为双端口随机存储器或FIFO存储器。

较佳地，所述的大步进延时模块通过块随机存储器构建双端口随机存储器或FIFO存储器。

较佳地，所述的大步进延时模块的输出端与寄存器相连接。

较佳地，所述的移位寄存器由多个寄存器串联连接。

较佳地，所述的小数延时模块包含Farrow滤波器。

采用了本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，对数据进行多相处理，以便在低速时钟下实现对高速数据的处理。本技术方案的电路结构支持实现信道模拟器的多径延时功能，对各条径的数据实现任意延时；支持实现超大带宽的处理能力。基于FPGA实现对高速数据的处理，且具有较高的延时分辨率，以满足信道模拟器的功能需求。

附图说明

图1为本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的并行多路处理示意图。

图2为本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的多径延时结构框图。

图3为本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的移位寄存器示意图。

图4为本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的实施例的移位寄存器延时示意图。

图5为本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的整数延时实测效果图。

图6为本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的Farrow滤波器仿真结果图。

具体实施方式

为了能够更清楚地描述本实用新型的技术内容，下面结合具体实施例来进行进一步的描述。

本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构的技术方案中，其中所包括的各个功能模块和模块单元均能够对应于集成电路结构中的具体硬件电路，因此仅涉及具体硬件电路的改进，硬件部分并非仅仅属于执行控制软件或者计算机程序的载体，因此解决相应的技术问题并获得相应的技术效果也并未涉及任何控制软件或者计算机程序的应用，也就是说，本实用新型仅仅利用这些模块和单元所涉及的硬件电路结构方面的改进即可以解决所要解决的技术问题，并获得相应的技术效果，而并不需要辅助以特定的控制软件或者计算机程序即可以实现相应功能。

本实用新型的该针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，其中包括：

大步进延时模块组；

小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；

小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。

作为本实用新型的优选实施方式，所述的大步进延时模块组包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联。

作为本实用新型的优选实施方式，所述的小步进整数延时模块组包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块组的输出端相连接。

作为本实用新型的优选实施方式，所述的小数延时模块组包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接

作为本实用新型的优选实施方式，所述的大步进延时模块为双端口随机存储器或FIFO存储器。

作为本实用新型的优选实施方式，所述的大步进延时模块通过块随机存储器构建双端口随机存储器或FIFO存储器。

作为本实用新型的优选实施方式，所述的大步进延时模块的输出端与寄存器相连接。

作为本实用新型的优选实施方式，所述的移位寄存器由多个寄存器串联连接。

作为本实用新型的优选实施方式，所述的小数延时模块包含Farrow滤波器。

本实用新型的具体实施方式中，如图1所示，将原本的高速数据转换为四路不同相位的数据，四路数据分别作处理，这样FPGA内部处理速度就可以降为原来的四分之一。本实用新型提供了一种信道模拟器多路并行数据多径延时方案，其组成结构如图2所示，主要由三部分组成，分别是大步进延时模块，小步进整数延时模块和小数延时模块。

其中大步进延时模块由基于Block RAM的双端口RAM或FIFO构建而成，通过多个大步进模块串联起来，上一级模块的输出数据作为下一级模块的输入，来实现较长的数据延时，每一级模块输出数据作为多径信道模型的每一个子径，输出给之后更为精细的小步进延时模块和小数延时模块。

小步进整数延时模块是由多相位的移位寄存器组构成，依据不同的延时时长配置，将配置的延时值翻译为地址，对各个相位的数据进行重新排布，以实现对应数据速率的延时精度。

小数延时模块基于Farrow滤波器，能够精度更高的小数延时。

本实用新型提供了一种数字信号延时处理的方法，实现对超大带宽、高速数据的多径延时处理。首先将单条高速数据流分拆为多个相位的并行多路数据流，降低数据处理速率，保证了在FPGA上的可实现性。

首先使用Block RAM构建双端口RAM或FIFO，用于大步进延时过程中的数据存储，例如，设定单个RAM/FIFO的存储深度为1024，数据位宽为32bit，速率为1105.92MHz，假定将数据分为4路并行处理，则每路数据速率及其对应的处理逻辑工作时钟为276.48MHz，对应RAM/FIFO存储数据位宽是4×32，为128bit。本方案的电路结构并不需要限定数据分路数目，数据可以被分为大于等于2的任意数目，4路本方案的实施例的一种情况，数据亦可被分为2路、8路。假设数据被分为n路，相应地，数据速率变为n分之一。

为了实现不同延时的多径数据及大延时数据，我们例化多个大步进延时模块，将这些模块串联起来，前一级模块输出数据用作后一级模块输入数据，每一级模块的输出都作为多径信道模型每条子径的数据，由后面的逻辑进行更精确的延时和其它计算操作。由于该延时模块的工作时钟仅为数据速率的四分之一，延时模块的延时值每改变1，数据延时相应变化4，即该模块的延时分辨率为数据率的四分之一。同时，由于FPGA芯片内的BlockRAM分布较为分散，多级Block RAM串联之后，数据传递路径可能较长而导致时序违例，因而需要在每个模块输出端添加一级或多级寄存器缓存，以分割过长的数据传输路径，这就给多径延时带来了额外的限定条件，即相邻两条径之间存在额外的延时。

为了弥补大步进延时模块较低的延时分辨率和相邻径之间的额外延时，对每条径的数据做小步进的整数延时。如图3所示，构建多条移位寄存器，各个相位数据分别输入各自的移位寄存器。每个移位寄存器由L个寄存器串联而成，每个数字时钟周期，各个寄存器数据向右移动一次，最右侧的寄存器定为“第0列”，最左侧寄存器为“第L－1列”，列的序号越大，代表寄存器内数据的时刻越晚。假定当前数据分为P个相位，对应P条移位寄存器。该模块可在0至P(L－1)的范围内实现任意长的整数延时，假定当前需要实现的延时长度为D，且D＝{0，1，2，3，……，P(L－1)}，对于任意相位p的数据(p＝{0，1，2，……，P－1})，计算延时长度D与当前相位序号p的和，除以总的相位个数P，除得的余数就是延时后该路数据对应的新的相位序号p'，除得的整数对应移位寄存器L列的序号t'。对于每路相位的数据，都可以依据延时值D求得对应的p'和t'，p到p'为一一对应关系，若以坐标(t，p)表示该模块各个寄存器的位置，则根据D计算得到的P组新坐标(t'，p')对应P个寄存器，这些寄存器的值就是延时D个数据周期之后的结果。

举例来说，假定当前数据分为3个相位的并行数据，即P＝3，移位寄存器长度L＝4，延时数D＝7，对于当前编号0、1、2的三个相位：

p＝0时，(7+0)÷3＝2余1，则p'＝1，t'＝2。

p＝1时，(7+1)÷3＝2余2，则p'＝2，t'＝2。

p＝2时，(7+2)÷3＝3余0，则p'＝0，t'＝3。

如图4所示，以上计算求得的三组(t'，p')坐标，对应寄存器值就是延时7后的数据，即小步进整数延时的结果。

以上结构实现了任意数值的整数延时，以1105.92MHz的数据为例，延时分辨率达到了0.9纳秒。在这之后构建Farrow滤波器，对数据再进行小数延时，就实现了更高精度的延时。以小数延时位宽8bit为例，经过Farrow滤波器延时之后，延时分辨率可以达到0.0035纳秒。

图5所示为整数延时实测效果，原始数据为552.96MHz采样率的单脉冲信号，我们实现三条子径，延时分别设置为0、7、8，三条子径的幅值比例为4：2：1，图中所示为三条子径叠加的结果，可以看到实现了预设的延时值。由于小数延时Farrow滤波器基于插值的原理，不适用于单脉冲信号，以上实验仅做了整数延时。图6所示为Farrow滤波器的仿真结果，图上深蓝色线为原始数据，浅蓝色线小数延时后的为理论值，黑色虚线为Farrow滤波器延时结果，可见除数据开头之外，Farrow滤波器结果与理论值重合较好，实现了相应的延时。

采用了本实用新型的针对超大带宽无线信道仿真支持实现精确延时处理的电路结构，对数据进行多相处理，以便在低速时钟下实现对高速数据的处理。本技术方案的电路结构实现了信道模拟器的多径延时功能，对各条径的数据实现任意延时；实现超大带宽的处理能力。基于FPGA实现对高速数据的处理，且具有较高的延时分辨率，以满足信道模拟器的功能需求。

在此说明书中，本实用新型已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本实用新型的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (9)

1.一种支持实现精确延时处理的电路结构，其特征在于，所述的电路结构包括：

大步进延时模块组；

小步进整数延时模块组，所述的小步进整数延时模块组的输入端与所述的大步进延时模块组的输出端相连接；

小数延时模块组，包含多个小数延时模块，所述的各个小数延时模块的输入端与所述的小步进整数延时模块组的输出端相连接。

2.根据权利要求1所述的支持实现精确延时处理的电路结构，其特征在于，所述的大步进延时模块组包含多个大步进延时模块，所述的多个大步进延时模块的输出端和输入端依次串联。

3.根据权利要求2所述的支持实现精确延时处理的电路结构，其特征在于，所述的小步进整数延时模块组包含多个多相位的移位寄存器，所述的各个移位寄存器的输入端分别与所述的多个大步进延时模块组的输出端相连接。

4.根据权利要求3所述的支持实现精确延时处理的电路结构，其特征在于，所述的小数延时模块组包含多个小数延时模块，所述的各个小数延时模块的输入端分别与所述的多个移位寄存器的输出端相连接。

5.根据权利要求2所述的支持实现精确延时处理的电路结构，其特征在于，所述的大步进延时模块为双端口随机存储器或FIFO存储器。

6.根据权利要求2所述的支持实现精确延时处理的电路结构，其特征在于，所述的大步进延时模块通过块随机存储器构建双端口随机存储器或FIFO存储器。

7.根据权利要求2所述的支持实现精确延时处理的电路结构，其特征在于，所述的大步进延时模块的输出端与寄存器相连接。

8.根据权利要求3所述的支持实现精确延时处理的电路结构，其特征在于，所述的移位寄存器由多个寄存器串联连接。

9.根据权利要求4所述的支持实现精确延时处理的电路结构，其特征在于，所述的小数延时模块包含Farrow滤波器。