CN101617306B - 用于执行快速傅立叶变换操作的设备 - Google Patents

Abstract

一种具有并行数据处理通道的快速傅立叶变换结构。输入数据以重复序列施加到并行数据处理通道并且在这些通道中进行处理。数据定序器用于将这些来自数据处理通道的输出组合成所需序列。

Description

用于执行快速傅立叶变换操作的设备

技术领域

本发明涉及一种用于执行快速傅立叶变换的方法和设备。该方法和设备还适于执行诸如快速傅立叶逆变换的相关操作。 

背景技术

快速傅立叶变换和快速傅立叶逆变换操作广泛用于信号处理应用，例如，数字通信系统，该数字通信系统包括诸如包括IEEE802.11族通信系统的OFDM通信系统和OFDM超宽带(UWB)通信系统的无线通信系统。 

US专利No.6,098,088公开了一种基于radix2²单一通道延迟反馈(R2²SDF)结构的快速傅立叶变换处理器结构。输入数据施加到一系列的蝶装置对，其中，每对蝶装置包括第一类型的蝶和第二类型的蝶，该第一类型的蝶和第二类型的蝶均具有从其输出到其输入的反馈通道。直到到达该系列的蝶装置对的末端，每对中的第二蝶的输出才在乘法器输出施加到下一个对中的第一蝶之前施加到乘法器。 

为了能够在诸如OFDM超宽带(UWB)通信系统的数据通信系统中使用快速傅立叶变换处理器，该处理器必须能够处理高数据率。此外，该处理器的硬件成本是一个重要因素。 

发明内容

根据本发明的第一方面，提供了一种用于执行快速傅立叶变换操作的设备，所述设备包括： 

输入端，用于接收输入数据； 

多个第一数据处理通道，所述每个第一数据处理通道适用于执行所述快速傅立叶变换操作，并且每个第一数据处理通道连接到所述输入端从而使输入数据被施加到所述数据处理通道之一； 

第一数据调度器，其连接来接收来自所述多个第一数据处理通道的每个的输出；以及 

至少一个另外快速傅立叶变换处理器级，包括多个第二数据处理通道， 

其中，所述第一数据调度器适用于把输入从所述多个第一数据处理通道的每个的输出端提供到所述另外快速傅立叶变换处理器级的所述多个第二数据处理通道的每个。 

这样的优点在于：并行结构允许实现高数据处理率，而不需要相应增加处理器的硬件成本。 

根据本发明的第一方面，提供了一种用于执行快速傅立叶变换操作的设备，所述设备包括： 

输入端，用于接收输入数据； 

数据处理通道，适用于执行所述快速傅立叶变换操作并且连接到所述输入端从而使输入数据施加到所述数据处理通道； 

其中，所述数据处理通道包括多个蝶电路以及用于接收来自所述蝶电路的输出的对应的多个乘法器，并且其中，所述乘法器的每个包括流水线CSD乘法器。 

这允许实现高数据处理率，而不需要相应增加处理器的硬件成本。 

附图说明

为了理解本发明，现将附图仅作为示例进行参考，其中： 

图1是示意性框图，示出了根据本发明的第一方面的快速傅立叶变换处理器的结构。 

图2示出了用在图1的处理器中的时钟信号。 

图3是图1的处理器中的乘法器的示意性表示。 

图4示出了将数据输入图1中的处理器的方法。 

图5是示出了图1中的处理器中的数据调度器的结构的示意性框图。 

图6是图5中的数据调度器中的地址生成器的操作的示意性表 示。 

图7示出了图5中的数据调度器的操作。 

图8是示出了根据本发明的第一方面的另一种快速傅立叶变换处理器的结构的示意性框图。 

图9示出了根据本发明的另一种快速傅立叶变换处理器的结构的示意性框图。 

具体实施方式

图1示出了快速傅立叶变换处理器10。在输入线12上接收输入数据DataIn，其数据率对应于时钟信号Clk的频率。输入数据在四个数据处理通道14₁、14₂、14₃和14₄之间进行划分。由于这四个数据处理通道14₁、14₂、14₃和14₄实质相同，所以下面将仅仅详细描述第一数据处理通道14₁。与第一数据处理通道14₁的特征相同的第二、第三和第四数据处理通道14₂、14₃和14₄的对应特征在图1中由具有关于数据处理通道的编号的下标的相同参考标号进行标识。 

尽管本发明的这个实施例具有四个并行数据处理通道，但是应该明白，按照需求能够使用其它次数的并行处理。 

尽管本发明的这个示出实施例显示了N＝128的处理器，但是应该明白，相同原理可以应用到其它大小的处理器。 

接收到的输入数据的数据字在四个数据处理通道14₁、14₂、14₃和14₄之间进行划分，下面将更加详细地对其进行描述。由四个不同时钟信号Clk₁、Clk₂、Clk₃和Clk₄分别对四个数据处理通道14₁、14₂、14₃ 和14₄提供时钟。 

在第一数据处理通道14₁中接收到的数据施加到第一类型的第一蝶16₁，十六字反馈寄存器18₁连接在第一蝶16₁的输出端和输入端。由于存在四个数据处理通道，所以第一蝶和反馈寄存器的所需大小是FFT处理器的大小的八分之一而不是在不带并行数据处理通道的结构中的该大小的一半。因此，N＝128的八分之一需要一个蝶和十六字的反馈寄存器。 

来自第一类型的第一蝶16₁的输出数据被施加到第二类型的第一蝶 20₁，八字反馈寄存器22₁连接在第一蝶20₁的输出端和输入端之间。 

第一和第二类型的蝶的结构和操作对本领域技术人员是公知的，并将进行更加详细的描述。应该注意到，第一数据处理通道14₁形成radix-2²单一通道延迟反馈(R2²SDF)快速傅立叶处理器结构。 

来自第二类型的第一蝶20₁的输出数据被施加到基于时钟信号Clk₁ 进行操作的第一标准有符号数字量(CSD)乘法器24₁。其它三个数据处理通道14₂、14₃、14₄中的标准有符号数字量(CSD)乘法器24₂、24₃ 和24₄分别基于时钟信号Clk₂、Clk₃和Clk₄操作。 

图2示出了各个时钟信号Clk、Clk₁、Clk₂、Clk₃和Clk₄之间的关系。具体地讲，时钟信号Clk₁、Clk₂、Clk₃和Clk₄每个包含时钟信号Clk的频率的四分之一的脉冲。更具体地讲，时钟信号Clk₁包含对应于时钟信号Clk中每第四个脉冲的脉冲，时钟信号Clk₂包含对应于时钟信号Clk中每第四个脉冲的脉冲，但是与Clk₁中的脉冲相比延迟了一个脉冲，时钟信号Clk₃包含对应于时钟信号Clk中每第四个脉冲的脉冲，但是与Clk₂中的脉冲相比延迟了一个脉冲，时钟信号Clk₄包含对应于时钟信号Clk中每第四个脉冲的脉冲，但是与Clk₃中的脉冲相比延迟了一个脉冲。 

图3示意性示出了CSD乘法器的结构。具体地讲，来自相关蝶的输入数据被施加到数据预处理块70，然后施加到第一级加法器/减法器72。本领域技术人员应该明白，CSD乘法器通过适合的加法/减法以及移位操作来实现期望的乘法。CSD乘法器中的级数取决于数据字的大小。图3示出了具有K个级的CSD乘法器，并且示出了最后传递到第K级加法器/减法器74然后被输出到输出端的数据。CSD乘法器的结构和操作对本领域技术人员是公知的并将不再详述。 

第一CSD乘法器24₁的输出施加到第一类型的第二蝶26₁，四字反馈寄存器28₁连接在第二蝶26₁的输出端和输入端之间。第一类型的第二蝶26₁的输出数据被施加到第二类型的第二蝶30₁，二字反馈寄存器32₁连接在该第二蝶30₁的输出端和输入端之间。 

第二类型的第二蝶30₁的输出数据施加到基于时钟信号Clk₁进行操作的第二CSD乘法器34₁。另外三个数据处理通道14₁、14₂和14₃中的CSD乘法器34₂、34₃和34₄分别基于时钟信号Clk₂、Clk₃和Clk₄进行操 作。图3示意性示出了CSD乘法器的结构。 

第二CSD乘法器34₁的输出数据施加到第二类型的第三蝶36₁，一字反馈寄存器38₁连接在第三蝶36₁的输出端和输入端之间。应该注意到，考虑到在这种情况下处理器的大小，在第二类型的第三蝶36₁之前不需要第一类型的蝶。 

第二类型的第三蝶36₁的输出数据施加到基于时钟信号Clk₁进行操作的第三CSD乘法器40₁。另外三个数据处理通道14₁、14₂和14₃中的CSD乘法器40₂、40₃和40₄分别基于时钟信号Clk₂、Clk₃和Clk₄操作。图3示意性示出了CSD乘法器的结构。 

四个数据处理通道14₁、14₂、14₃和14₄中的第三CSD乘法器40₁、40₂、40₃和40₄的输出数据施加到基于时钟信号Clk进行操作的第一数据调度器42。第一数据调度器42进行操作以确保数据以正确序列施加到第一另外快速傅立叶变换处理器级44。 

与由四个数据处理通道14₁、14₂、14₃和14₄组成的初始化级中一样，第一另外快速傅立叶变换处理器级44具有四个数据处理通道，其中，每个数据处理通道分别包括第一类型的蝶46₁、46₂、46₃和46₄，分别基于时钟信号Clk₁、Clk₂、Clk₃和Clk₄进行操作的一字反馈寄存器48₁、48₂、48₃和48₄分别连接到蝶46₁、46₂、46₃和46₄的输出端和输入端之间。 

第一另外快速傅立叶变换处理器级44的输出数据施加到基于时钟信号Clk进行操作的第二数据调度器50。第二数据调度器50进行操作以确保数据以正确序列施加到第二另外快速傅立叶变换处理器级52。 

第二另外快速傅立叶变换处理器级52具有四个数据处理通道，其中，每个数据处理通道分别包括第一类型的蝶54₁、54₂、54₃和54₄，分别基于时钟信号Clk₁、Clk₂、Clk₃和Clk₄进行操作的一字反馈寄存器56₁、56₂、56₃和56₄分别连接到第一类型的蝶54₁、54₂、54₃和54₄的输出端和输入端之间。 

第二另外快速傅立叶变换处理器级52的输出数据施加到基于时钟信号Clk进行操作的第三数据调度器58。尽管在本发明的此实施例中，输出数据经由位反转缓冲器62进行施加，但是第三数据调度器58进行 操作以确保数据以正确序列施加到输出线60。 

如前所述，接收到的输入数据的数据采样在四个数据处理通道14₁、14₂、14₃和14₄之间进行划分。 

更具体地讲，接收到的输入数据的数据字在四个数据处理通道14₁、14₂、14₃和14₄之间以重复序列进行划分。例如，输入数据的每个块的第一、第五、第九、第十三等字可以施加到第一数据处理通道14₁，输入数据的每个块的第二、第六、第十等字可以施加到第二数据处理通道14₂，输入数据的每个块的第三、第七、第十一等字可以施加到第三数据处理通道14₃，输入数据的每个块的第四、第八、第十二等字可以施加到第四数据处理通道14₄。这几组字在数据处理通道中的分配方法对第一数据调度器42的操作具有影响，这可在下文中明显看出。 

图4示出了在N＝8 FFT情况下的流程图。在第一级中有四个蝶形操作(but1_s1、but2_s1、but3_s1、but4_s1)，在第二级中有四个蝶形操作(but1_s2、but2_s2、but3_s2、but4_s2)，在第三级中有四个蝶形操作(but1_s3、but2_s3、but3_s3、but4_s3)。如果这个处理器根据本发明采用两个并行数据处理通道来实现，一个可能性为：将每级的第一和第三操作(but1_s1、but3_s1；but1_s2、but3_s2；but1_s3、but3_s3)调度到第一通道，以及将第二和第四操作(but2_s1、but4_s1；but2_s2、but4_s2；but2_s3、but4_s3)调度到第二通道。 

图5是示意框图，更加详细示出了数据调度器42、50和58的每个的结构。这些数据调度器42、50和58的功能为使得从前一级输出的数据以正确序列呈现给下一个蝶级(在头两个数据调度器42和50的情况下)或者呈现给位反转缓冲器(在第三数据调度器58的情况下)。 

来自前一级的四个并行数据处理通道的输入数据施加到第一复用器90。基于来自2位计数器92的输入，四个输入字之一施加到第一去复用器94。基于来自地址发生器96的输入，施加到第一去复用器94的字传递到四个寄存器(D0)98，(D1)100，(D2)102，(D3)104之一。 

存储在四个寄存器98、100、102和104中的值施加到第二复用器106。基于来自地址发生器96的输入，四个输入字之一施加到第二去复用器108。基于来自2位计数器92的输入，施加到第二去复用器108的字在四个输出线110、112、114和116之一上进行传递，这四个输出 线110、112、114和116用作对下一个数据处理级的输入。 

然而，在第三数据调度器58的情况下，其中第三数据调度器58将其输出传递到位反转缓冲器62，根据数据处理通道与位反转缓冲器62之间的协议接口，可以不需要第二去复用器108。 

2位计数器92用来依次对传入自前一级的四个数据处理通道的数据字提供时钟，并且依次对传出至下一级的四个数据处理通道的数据字提供时钟。寄存器98、100、102和104存储经由第一复用器90传入的已经提供时钟的数据字。 

即使期望序列与接收数据字的序列不同，地址发生器96也进行操作来为数据字提供时钟从而使其以正确的期望序列从数据调度器中传出。 

为此，由地址发生器96产生的地址序列使得数据字以特定的方式存储在寄存器98、100、102和104中。在此示例中，由地址发生器96产生的每个地址用于控制第一去复用器94和第二复用器106。即，由于一个数据字通过第一去复用器94存储在某一寄存器中，第二复用器106从该寄存器选择先前存储的数据字以进行输出。 

本发明的替代实施例也是可行的，其中，地址发生器96产生不同的地址序列以控制第一去复用器94和第二复用器106，尽管这些可能会需要使用更多寄存器来存储数据字。 

已经发现：在初始化周期以后，所需的地址序列是周期性的，该周期长度为四个时钟循环的若干倍(在此示例中存在四个并行数据处理通道)。图6示出了周期长度为十六个时钟循环的例子。因此，从地址发生器96输出的所需的地址序列包含四个循环的初始化块130，接着是分别包括四个循环的另外四个块132、134、136和138。在第四个块138以后，该序列返回到第一个块132。 

图7示出了在图1示出的本发明实施例中的数据调度器42特别是其地址发生器96的操作。具体地讲，在数据调度器42的情况下，这需要从四个数据处理通道以序列x₀、x₁、x₂、x₃、x₄、x₅、x₆、x₇来接收数据字，并且以序列x₀、x₁、x₄、x₅、x₂、x₃、x₆、x₇来将输出提供到蝶46₁、46₂、46₃和46₄。图7(a)-(t)示出了每二十个时钟循环之后存储在四个寄 存器98、100、102和104中的数据字。 

因此，在第一循环内，地址发生器96产生指示寄存器(D0)98的地址“0”，并且将接收到的序列中的第一数据字x₀存储在D0中，如图7(a)所示。在第二循环内，地址发生器96产生指示寄存器(D1)100的地址“1”，并且将接收到的序列中的第二数据字x₁存储在寄存器D1中，如图7(b)所示。因此，在四个循环的初始化以后，如图7(d)所示，首先接收到的四个数据字x₀、x₁、x₂、x₃分别存储在四个寄存器中。 

在第五循环内，如图7(e)所示，期望输出作为输出序列的第一数据字的数据字x₀。地址发生器96因此产生指示寄存器(D0)98的地址“0”，以其作为存储数据字的位置。此时，下一个接收到的数据字是接收到的序列的第五数据字x₄，并且被存储在寄存器(D0)98中。 

相似地，在第六循环内，如图7(f)所示，期望输出数据字x₁作为输出序列的第二数据字。地址发生器96因此产生指示寄存器(D1)100的地址“1”，以其作为存储数据字的位置。此时，下一个接收到的数据字是接收到的序列的第六数据字x₅，并且被存储在寄存器(D1)100中。 

该过程以这种方式继续，图7中的每个子图示出由地址发生器96产生的地址、从该地址所指示的寄存器输出的数据字、以及寄存器D0-D3的相应内容。在全部的二十个循环以后，即在四个初始化循环以及另外十六个循环以后，寄存器D0-D3的内容已经返回到四个循环的初始化以后的值。 

这意味着：所需的地址序列是周期性的，其周期为十六个循环。即，从图7可以看出：在四个循环的初始化中所需的地址是0123，在另外十六个循环中是0101-2301-2323-0123。然后这十六个循环的地址序列将会在每个后续的十六循环的块中重复。 

在第二数据调度器50的情况下，需要以序列x₀、x₁、x₄、x₅、x₂、x₃、x₆、x₇从四个数据处理通道来接收数据字，并且以序列x₀、x₂、x₄、x₆、x₁、x₃、x₅、x₇将输出提供到蝶54₁、54₂、54₃和54₄。通过计算机模拟或通过人工计算，可以看出：在地址为0123的初始化的四个循环以后，所需的来自地址发生器96的地址序列是0022-1032-1133-0123。此外，由此，所需的地址序列是周期性的，其周期为十六个循环。 

在第三数据调度器58的情况下，需要以序列x₀、x₂、x₄、x₆、x₁、x₃、x₅、x₇从四个数据处理通道接收数据字并且以序列x₀、x₁、x₂、x₃、x₄、x₅、x₆、x₇将输出提供到位反转缓冲器58。此外，能够通过计算机模拟或通过人工计算来确定所需的地址序列，并且在这种情况下，发现所需的地址序列是周期性的，其周期为二十四个循环。更具体地讲，能够确定在地址为0123的初始化的四个循环以后，所需的来自地址发生器96的地址序列是0010-2130-2212-3102-3313-0123。 

对这个例子已经给出了所需的地址序列。然而，当FFT处理器的大小与示出的FFT处理器的大小不同时或者当存在多于或小于四个并行数据处理通道时，所需的地址序列将不同。然而，在每个情况下，能够根据需要推导出所需的地址序列以提供特定顺序的输出数据字。 

因此，示出了一种具有高数据处理速率的FFT处理器，而不需要大量的附加硬件资源。 

本领域技术人员应该明白，通过加入用于结合输入采样和输出采样的模块，根据本发明的FFT处理器结构能够用于快速傅立叶逆变换(IFFT)处理器。 

为了实现更高的数据处理速率，可以用流水线CSD乘法器替换图1所示的CSD乘法器。图8由此示出了本发明的替代实施例。与图1中的FFT处理器的部件相同的图8中的FFT处理器210的部件由相同参考标号表示。 

来自第二类型的第一蝶20₁、20₂、20₃和20₄的输出数据分别施加到分别基于时钟信号Clk₁、Clk₂、Clk₃、Clk₄进行操作的第一流水线CSD乘法器152₁、152₂、152₃、152₄。来自第二类型的第二蝶30₁、30₂、30₃、30₄的输出数据分别施加到分别基于时钟信号Clk₁、Clk₂、Clk₃、Clk₄进行操作的第二流水线CSD乘法器154₁、154₂、154₃、154₄。来自第二类型的第三蝶36₁、36₂、36₃、36₄的输出数据分别施加到分别基于时钟信号Clk₁、Clk₂、Clk₃、Clk₄进行操作的第三流水线CSD乘法器156₁、156₂、156₃、156₄。 

每个流水线CSD乘法器的结构是本领域技术人员公知的类型。已知，乘法器可以是位级或字级的流水线式。如果乘法器是字级的流水线 式，则数据被寄存在每个级的输出端，从而临界通道能够固定在一个加法器中。 

在本发明的这个实施例中，由于数据调度器42、50和58以高时钟速度进行操作，所以如果必需或期望则它们可以是流水线式。 

图9是示出了本发明的另一个实施例的示意性框图。与图1中的FFT处理器的部件相同的图9中的FFT处理器220的部件由相同参考标号表示。 

在本发明的这个实施例中，输入数据DataIn以时钟信号Clk的频率施加到1∶4串行-并行转换器222。串行-并行转换器222获得接收到的串行数据流，并且将其转换成四个并行数据流，该四个并行数据流然后将施加到四个并行数据处理通道14₁、14₂、14₃和14₄。然后，这些数据以与图1所示的实施例相同的方式在这四个并行数据处理通道中进行处理，除了每个CSD乘法器24₁、24₂、24₃、24₄基于相同时钟信号即频率为时钟信号Clk频率四分之一(1/4 Clk)的时钟信号来操作以外。相似地，其它的CSD乘法器34₁、34₂、34₃、34₄；40₁、40₂、40₃、40₄也基于相同的时钟信号1/4 Clk进行操作。 

随后来自四个并行数据处理通道14₁、14₂、14₃和14₄的输出施加到第一数据调度器226。由于第一数据调度器226从均在相同时钟域中进行操作的四个通道接收输入，所以与图1中的第一数据调度器42相比较，第一数据调度器226能够被简化。数据调度器226包括四个寄存器，并且允许输入数据存储在这些寄存器中，并且允许输入数据和存储的数据被提供为输出数据。 

以第一数据调度器226为例，在初始化期间，四个数据字x₀、x₁、x₂、x₃并行地从四个并行数据处理通道接收到，并且被存储在四个寄存器中。在下一个时钟循环期间，接收到后面四个数据字x₄、x₅、x₆、x₇。为了获得所需的输出数据序列，两个新接收到的数据字x₆、x₇被存储在当前存储数据字x₀、x₁的两个寄存器中，同时其它两个新接收到的数据字x₄、x₅与数据字x₀、x₁一起输出。 

在下一个时钟循环期间，当接收到后面四个数据字x₀、x₁、x₂、x₃ 时，将它们存储在四个寄存器中，同时输出当前存储的数据字x₆、x₇、 x₂、x₃。然后重复此序列，从而可以看出：输入数据序列x₀、x₁、x₂、x₃、x₄、x₅、x₆、x₇被转换成期望的输出数据序列x₀、x₁、x₄、x₅、x₂、x₃、x₆、x₇。在第二数据调度器228以及同样用作4∶1并行-串行转换器的块224的数据调度器部分中执行类似的操作，从而能够将数据以所需形式施加到位反转缓冲器62。 

因此系统220的操作实质上与图1所示的系统10的操作相同，除了仅存在两个时钟域而非五个时钟域以外。 

还能够对图8所示的结构进行相同的修改。即，通过将输入数据转换成并行形式并且通过修改对照图9所述的数据调度器，流水线CSD乘法器152₁、152₂、152₃、152₄；154₁、154₂、154₃、154₄；156₁、156₂、156₃、156₄能够被允许基于公共时钟信号即时钟信号Clk的频率的四分之一(1/4 Clk)进行操作。 

由此所描述的FFT结构能够以高数据率处理输入数据，而不需要大幅提高硬件成本。 

Claims (7)

1.一种用于执行快速傅立叶变换操作的设备，所述设备包括：

输入端，用于接收输入数据；

多个第一数据处理通道，所述每个第一数据处理通道适用于执行所述快速傅立叶变换操作，并且所述每个第一数据处理通道连接到所述输入端从而使输入数据被施加到所述数据处理通道之一；

第一数据调度器，其连接来接收来自所述多个第一数据处理通道的每个的输出；以及

至少一个另外快速傅立叶变换处理器级，包括多个第二数据处理通道，

其中，所述第一数据调度器适用于将输入从所述多个第一数据处理通道的每个的输出端提供到所述另外快速傅立叶变换处理器级的所述第二数据处理通道的每个；

其中，所述数据调度器用于使得从前一级输出的数据以正确序列呈现给下一个级，并且所述数据调度器的每个包括：

第一复用器，用于并行接收输入数据，并且用于提供第一复用器输出数据；

第一去复用器，用于接收所述第一复用器输出数据，并且用于根据第一控制信号将所述接收到的第一复用器输出数据提供到多个寄存器；

第二去复用器，用于并行提供输出数据；

第二复用器，用于从所述多个寄存器接收数据，并且用于根据第二控制信号将从所述多个寄存器接收到的数据提供到所述第二去复用器；以及

地址发生器，用于将所述第一控制信号提供到所述第一去复用器，并且用于将所述第二控制信号提供到所述第二复用器，从而所述输出数据格式与所述输入数据格式具有已知的关系。

2.如权利要求1所述的设备，其中：

所述第一数据处理通道的每个包括多个蝶电路以及用于接收来自所述蝶电路的输出的对应的多个乘法器，并且其中，

所述设备包括：

多个数据调度器，所述数据调度器的数目对应于所述第一数据处理通道的每个中的蝶电路和乘法器的数目；以及

多个另外快速傅立叶变换处理器级，所述每个另外快速傅立叶变换处理器级连接来从所述多个数据调度器的各自的一个接收输入信号。

3.如权利要求2所述的设备，其中，所述第一数据处理通道的每个包括radix2²单一通道延迟反馈快速傅立叶变换处理器，其中，所述多个蝶电路中的至少一个包括：

一对第一和第二蝶装置，其分别具有从所述蝶装置的输出端到其输入端的反馈通道；以及

乘法器，其连接来用于接收来自所述第二蝶装置的输出。

4.如权利要求2或3所述的设备，其中，所述乘法器的每个包括CSD乘法器。

5.如权利要求4所述的设备，其中，所述乘法器的每个包括流水线CSD乘法器。

6.如权利要求1或2所述的设备，包括串行-并行转换器，所述串行-并行转换器用于接收输入串行数据并且将所述接收到的数据并行地施加到所述多个第一数据处理通道。

7.如权利要求1或2所述的设备，其中，接收到的所述输入数据的数据字以重复序列施加到所述多个第一数据处理通道。

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