CN101069398B - 用于进行mimo-ofdm系统的多流fft的方法和装置 - Google Patents

Abstract

本发明提出一种用于并行供应的各具有2^k个采样的M_R个(M_R＞1)输入数据流的快速傅立叶变换(FFT)的信号处理器。在以交织的方式将输入数据流多路复用之后，得到的流进行FFT。FFT设备具有包括k个级的管线架构，对于该管线架构的每级具有包括单个延迟元件的相应反馈路径。延迟元件和时序信号适于应对仅使用单个FFT设备的多路复用流的FFT处理。在处理之后，将经FFT处理的数据流解多路复用。本发明也涉及一种对应的信号处理方法。

Description

用于进行MIMO-OFDM系统的多流FFT的方法和装置

技术领域

本发明涉及一种用于使多并行输入数据流进行快速傅立叶变换FFT的处理器和方法。 

背景技术

通过使用快速傅立叶变换，能够获得离散傅立叶变换。这在许多信号处理方案中是重要的。 

例如特别是在移动通信方案中，出于各种目的而要求获得FFT。通常，在单数据流要进行FFT变换的情况下，用于实现这一点的各种方案是已知的。单数据流常常称作SISO，“单输入单输出”。作为典型的SISO方案，可以考虑如下情况，其中比如基站或节点B的通信网络实体经由单个天线或天线元件将数据发射到具有一个天线元件的移动台或用户设备(或者反之亦然)。 

另一方面，借助通信技术的进一步发展，实施了并正在研究诸多方案，这些方案将多个天线元件应用于发射和接收。在这样的情况下，提出了所谓的“多输入多输出”(MIMO)概念。MIMO概念常常连同正交频分复用OFDM系统一起来应用。 

MIMO-OFDM(多输入多输出正交频分复用)系统给予了链路可靠性和/或数据速率的极大提高。然而，这一新技术受困于较高的硬件复杂度。出于此原因，需要巧妙策略以减少硬件开支。 

显然，借助同时存在即并行存在的多输入数据流，这些多数据流也不得不进行FFT。这对于用于此目的的信号处理方法和硬件在处理负荷、处理速度和/或复杂度方面带来了某种问题。 

FFT变换是常规OFDM(SISO-OFDM：单输入单输出OFDM)系统中的中心处理。到MIMO技术的转变产生了具有并行的数个FFT变换处理的OFDM系统。例如，具有四个接收器天线元件的MIMO系统需要四个FFT变换。在直接的解决方案中，不得不安装四个FFT处理块。这造成高得多的硬件复杂度。因此，MIMO系统有着对于新的FFT实施策略的需要。 

He & Torkelson已经在IEEE Proceedings of IPPS’96(1996，第766到770页)中提出了“A new approach to Pipeline FFT processor”。此文介绍了用于SISO方案的各种管线FFT处理器。 

为了更好地理解下文要描述的本发明，下面给出如He & Torkelson提出的FFT管线架构的简短回顾和介绍。简短地介绍特定的可用的FFT，以便获得对主要结构及其特性的了解。 

对此，将考虑如由He & Torkelson提出的SISO基数(radix)2² 单路径延迟反馈(SDF)架构。此架构也称作R2²SDF。 

根据He & Torkelson的用于SISO系统的FFT 

如上所述，提出过FFT算法的结构，其中使用了基数2²单路径延迟反馈(SDF)架构。由于SDF，所以能够运用所得架构/信号流图的空间正则性。所得的硬件要求两个支配性部件是最少的：复数乘法器和复数数据存储器。 

对于面向硬件的实施，此方式组合了基数4和基数2方式的信号流图SFG的优点。SFG基数4要求最少的非平凡乘法器，而SFG基数2使用简单的蝴蝶结构。 

图1图示了针对N＝16(16点FFT)所得的信号流图结构，即假定要进行FFT的接收数据流包括N＝16个采样(N个采样形成一个符号)。由乘数“-j”表示的平凡乘法出现在SFG的第一级(即BF I级)和第二级(即BF II级)之间。在第一级使用简单的蝴蝶结构。然后在第二级中实现相同的计算过程。此外，第一级BF I的最后N/4＝4个输出与-j相乘。假定复数Z＝R+j*I，其中R表示实分量而I表示虚分量，与“-j”相乘将得到-j*Z＝-j*R+I。显然，实部和虚部对换，而且虚部的符号反向。因此，视此乘法为平凡的(实-虚交换且符号反向)。这些 运算在图1中由菱形符号来指示。在这两级之后，要求全部乘法器来计算分解的旋转(twiddle)因子的乘积。该乘法器执行与乘法因子W(旋转因子)的相乘。旋转因子是应用于来自前一级的结果以组合这些结果以便形成下一级的输入的那些系数。 

将公共因子算法CFA过程递归地应用到长度为N/4的剩余DFT(离散傅立叶变换)，就获得完整基数2² DIF FFT算法，如图2中所示。作为说明性备注，使用这样的方式，数目为n＝16的引入流的数据集(采样)以管线方式被分解为连续的log₂N＝4级。也就是，对于N＝16个数据采样，将获得4级FFT SFG和/或架构(在此例中总级数为k＝4)。相应第i级(i＝1...4)设计为用来处理数目为2^(log2N+1-i)的数据集。因此，第一级(i＝1)BF I接收/处理16个数据采样，而第四级(i＝4)BF IV接收/处理2个数据采样。 

架构 

在下文中，将参照针对N＝16个采样的DFT例子来描述该架构。 

如图2中所示，针对N＝16个数据采样的FFT结构具有四个蝴蝶级BFI，...，BFIV。请注意BFI，...，BFIV表示各级而不表示相应级中运用的BF类型。能够看出：依据信号处理顺序，非平凡乘数在第二级BFII与第三级BFIII级之间。此外，-j的旋度(rotation)(平凡乘法)是在第一级BFI之后和在第三级BFIII之后进行的。图3图示了所得管线架构。蝴蝶结构上方的块指示了FIFO存储器和指示在此施加的延迟的数字，即通过这些存储器缓冲的采样数目。 

FIFO存储器位于该结构的单延迟反馈路径中。FIFO存储器在硬件方面是特别有用的，但是FIFO特性也能够通过另一类存储器与该存储器的适当寻址相组合，以便以FIFO方式读出所存储的数据来实现。 

例如，输入端口之后的第一级中的FIFO具有8个符号的长度。显然，延迟单元的数目，即k个级之中的第i级的反馈路径中缓冲的采样数目，对于i＝1是N/2，对于i＝2是N/4，对于i＝3是N/8以及对于i＝4是N/16，而且能够一般地表达为对于第i级是N/2ⁱ。用于蝴蝶的数据控制在图的底部由横条来指示，该横条示意性地指示了供应到管线 架构的四个级1...4的控制信号。I型(BF2I)蝴蝶级仅接收单个控制信号并应用于级i＝1和i＝3中，而II型(BF2II)蝴蝶级接收两个控制信号并应用于级i＝2和i＝4中。旋转因子W(n)例如以适当的时序从存储器(图3中未示出)被读出。供应到BF2I和BF2II级的控制信号的时序以及用于旋转因子生成/供应的时序依赖于FFT设备的时钟速率。 

相应蝴蝶级的内部结构在图4(BF2I)和图5(BF2II)中示出。请注意输入端口和输出端口被划分成实部(标号(index)r)和虚部(标号i)。N表示要进行FFT处理的流中包含的符号数目，而n是满足1＜＝n＜＝N的标号变量(例如反馈路径中FIFO的存储器“容量”依赖于满足1＜＝i＜＝k的级标号i)。 

图11A和图12在应用的控制信号及其之间时序关系方面示出了数据控制的细节，随后将继续加以描述。 

在每级的计算处理以两个步骤来进行。 

在第一步骤中(控制信号s＝0)，数据序列x(n)(n＝1..16/2)在输入端口x_r(n+N/2)/x_i(n+N/2)被读取而且被直接写到连接于FIFO的端口Z_r(n+N/2)/Z_i(n+N/2)。与此同时，FIFO内容在端口x_r(n)/x_i(n)被读取而且被写到作为另一输出端口对的连接于下一管线级的端口Z_r(n)/Z_i(n)。 

在第二步骤中(控制信号s＝1)，在N/2＝8个符号之后，存储的数据和剩余的输入符号x(n)(n＝9..16)用来计算级输出，其中一半被写到下一级(端口Z_r(n)/Z_i(n))，而另一半存储于FIFO存储器(端口Z_r(n+N/2)/Z_i(n+N/2))中。 

为了实现这样的处理，内部结构使用如图4中所示的加法器/减法器和内部信号馈送路径。此外，将信号供应到FIFO存储器和/或下一级蝴蝶级是使用在控制信号s的控制之下的开关来实现的。相应开关的操作条件由0和/或1来表示，该0和/或1代表为了该开关处于相应操作条件而应用的控制信号s的相应状态。加法器通过划圈的“+”来图示，减法器通过具有另外写在下方的“-”的划圈的“+”来图示。 

蝴蝶级BF2II的计算处理与在BF2I中进行的计算处理相差无几。由于这些级还包括j旋度，即乘以“-j”的“平凡”乘法，所以输入信号的实部和虚部必须对换。此外，符号也必须如图5中所示那样加以改变。这由信号t来控制。取反的信号t在AND门中与信号s逻辑地组合并且控制输入端子xr(n+N/2)、xi(n+N/2)处的对换路径以及与信号xi(n)和xi(n+N/2)相关联的信号路径中的加法器/减法器。因此，对于s＝1和t＝0出现了对换和加法器的转换，否则没有对换和加法器的转换。剩余的处理和架构等同于BFI处理。 

图11A示出了控制信号的细节，其对应时序关系在图12中图示。 

如图11A中所示，时钟信号clk供应到(FIFO)存储器、旋转因子生成设备(例如包括从其中读出因子的存储器)和BF2II级。从前一级供应到BF2II级的信号以x来表示，而且也供应如前所述的信号s和t。离开BF2II级到后续乘法器的信号以z来表示而且将其供应到乘法器用于与旋转因子w相乘。此后，相乘的信号被转发到下一级(图11A中未示出)。(请注意这对于BF2I型的级基本上也成立，差别在于：没有应用控制信号t，并且离开BF2I型的级的信号z将被供应到BF2II级(输入信号x)而不供应到执行与旋转因子的乘法的乘法器)。 

图12示出了其间的时序关系。在图12的下部中，信号z、w和clk是相互同步地供应的。借助每个时钟周期clk，将新信号z供应到乘法器，该信号是与对应的加权(旋转)因子w同步供应的。在图12的上部中示出了1...N个采样(形成一个OFDM符号)的序列的采样x随着每个时钟周期clk来供应。起初，该信号s对于前N/2个采样表现为低电平(s＝0)。随后，从采样N/2+1开始，它表现为高电平直至已经供应N个采样为止。(随后新的OFDM符号序列开始而且s＝0)。至于信号t，此信号对于前3*N/4个采样表现为高电平而此后对于后N/4个采样变为低电平。 

最后，表1示出了这一现有技术的FFT架构的复杂度，该复杂度在用于MIMO-OFDM系统的多流变换的进一步推导中会用到。 

乘法器

加法器

存储器大小

控制

 

R22SDF

Log4 NFFT-1

4Log4 NFFT

NFFT-1

简单

表1：FFT的计算复杂度 

用于MIMO系统的FFT 

现在，基于这一FFT结构为MIMO系统呈现两个直接的架构替选。尽管这样，仍能够使用其它FFT结构。在下文中，先前描述的FFT结构(R2²SDF)是针对MIMO系统而实施的。有两种可能的策略用来为M_R天线系统即具有M_R个天线的系统来实现变换处理。 

图6示出了每个要变换的数据流具有一个FFT块的完全并行实施。因此另一方面，能够实施数目为M_R的FFT块，即针对每个流有一个FFT块(对于M_R＝4的例子参见图6)。能够看出这样的系统的复杂度随着天线数目线性地增长(即一个FFT复杂度的M_R倍)。 

另一方面，为了减少系统复杂度，变换处理能够通过较小数目(M_FFT)的FFT块来连续地进行(直接的连续FFT解决方案)。为了连续地变换M_R个并行流，一个或多个FFT必须以较高速率来工作。由于所用的FFT管线结构，该频率能够任意地增加。 

图7图示了对于M_R＝4和M_FFT＝1即仅使用单个FFT的连续变换处理。由于这一处理，使用多路复用器MUX在FFT上游对输入流进行多路复用而且在FFT之后即在FFT下游使用解多路复用器DeMUX对输入流进行解多路复用。此策略造成计算复杂度的减少，这依赖于共享比率(M_R/M_FFT)。遗憾的是，每个流要求附加输入缓冲器，其用以在发送一个OFDM符号到FFT之前收集该符号。 

图8图示了如图7中所示的该结构的信号处理时序。在第一步骤中，每个流(例如流数目为M_R＝4)的N_FFT个符号被写到对应的流缓冲器。由于M_R个流并行到达，M_R个缓冲器同时进行填充。最后，在缓冲周期之后，每个缓冲器连续地将其内容移位到以较高速率工作的FFT块中。由于流的缓冲器内容是连续地使用的而且同时新的数据符号持续地馈送到FFT，因此需要另一缓冲器(未示出)。 

在第一缓冲区I中，缓冲M_R个数据流的采样。假设M_R个流1...4的多路复用序列，流1的采样首先用作FFT输入。同时，针对流2...4 在缓冲区II中缓冲后续符号的更多数据采样。接着流2的采样将进行FFT处理，这就是为什么针对流2的缓冲区II不会填充太满的原因。由于流3和流4分别将在倒数第二个或最后进行FFT处理，所以针对这些流的相应缓冲区II将填充到较大程度。对N_FFT倍数的指示则指示了缓冲区II所需的附加的缓冲存储器的数量。 

对于附加缓冲区的需要以及大小也能够在图8中的时间轴t处看到。在第一序列馈送到FFT中之时，剩余序列的引入值必须加以缓冲，直至FFT块已经终结针对第一序列的输入处理为止。对于M_R＝4的第二序列，FFT能在N/M_R＝0.25N个时间步骤之后读取下一序列。这就得到t＝1.25N的绝对值。对于第3和第4序列，等待或缓冲时间是N/M_R＝0.5N(绝对值：t＝1.5N)和3N/M_R＝0.75N(绝对值：t＝1.75N)。因而，用于所有序列的数据输入在N个时间步骤之后终结，而且在时刻t＝2N，下一OFDM符号周期开始。 

假定与符号速率相比高四倍的FFT处理速率，用于缓冲的附加存储器大小是 

$\frac{1}{2}(\frac{M_R^2}{M_{\mathrm{FFT}}}-M_R)\frac{N_{\mathrm{FFT}}}{4}---\mathrm{Eq}.\left(1\right)$

此外，FFT使用大小为N_FFT-1的存储器。因此，总的存储器大小(复数符号)给定如下： 

对于具有四个天线(M_R＝4)和一个FFT(M_FFT＝1)的系统，上述式子能够简化为： 

对于具有M_R个天线的MIMO接收器，M_R个独立的数据符号流必须加以转换。通常，根据参照图6介绍的方式，数据符号馈送到M_R 个FFT块中。特别是对于大的FFT长度，这就导致高度复杂的系统架构。 

如参照图7和图8介绍的连续处理备选中所示，有可能将架构复 杂度减少到一个FFT的复杂度。遗憾的是，这一选项的存储器消耗从4N_FFT-4个(并行FFT解决方案)增加到6.5N_FFT-1个复数符号。 

发明内容

因此，本发明的目的是提供一种用于FFT变换的改进信号处理器以及相应的方法，其避免了已知方式所固有的上述不足。 

根据本发明，此目的例如通过如下信号处理器来实现： 

一种用于并行供应的M_R个(M_R＞1)输入数据流的快速傅立叶变换FFT的信号处理器，包括：多路复用设备，具有M_R个输入端子，每个输入端子接收M_R个输入数据流之一，以及输出端子，在该输出端子处M_R个输入数据流以多路复用的方式输出；快速傅立叶变换设备，配置为执行在其输入端子处供应的数据流的快速傅立叶变换以及在其输出端子处输出经FFT变换的数据流，该快速傅立叶变换设备的输入端子连接到该多路复用设备的输出端子；以及解多路复用设备，具有连接到该快速傅立叶变换设备的输出端子的输入端子以及M_R个输出端子，在该M_R个输出端子处M_R个经变换的输出数据流中的相应一个输出数据流以解多路复用的方式输出，其特征在于：M_R个输入数据流中的每个输入数据流包含数目为N＝2^k的采样，该快速傅立叶变换设备具有包括k个级的管线架构，该管线架构的每级具有包括单个延迟元件的相应反馈路径，以及该快速傅立叶变换设备由第一内部控制信号和第二内部控制信号控制，其中管线架构的第i级(1＜＝i＜＝k)的反馈路径中的延迟元件施加M_R*N/2ⁱ个采样的延迟，以供应M_R个流的采样的时钟速率(clk)的M_R倍的速率对该第一内部控制信号(clk’)进行钟控，以及以第一内部控制信号(clk’)的1/M_R的速率对该第二内部控制信号(s’，t’，w’)进行钟控。 

根据该信号处理器的有利的进一步发展， 

-多路复用设备配置为使得针对M_R个输入数据流的每个数据采样对所述输入数据流进行多路复用，并且解多路复用设备(DEMUX)配置为使得针对经变换的数据流的每个数据采样对所述经变换的输入 数据流进行解多路复用； 

-供应到多路复用器和解多路复用器的控制信号以供应流的时钟速率的M_R倍的速率进行钟控； 

-快速傅立叶变换设备(FFT)具有基数-2单路径延迟反馈R²SDF的架构； 

-快速傅立叶变换设备的管线架构包括I型和II型蝴蝶级； 

-接收多路复用数据流的管线架构的第一级是针对k的偶和奇总数的I型蝴蝶级。 

根据本发明，还涉及一种通信网络的网元，包括根据任一前述方面所述的信号处理器。 

根据本发明，还涉及一种配置为经由通信网络进行通信的终端，该终端包括根据任一前述方面所述的信号处理器。 

根据本发明，还涉及一种系统，包括根据任一上述方面所述的终端和根据任一上述方面所述的网元中的至少一个。 

根据本发明，也涉及一种计算机芯片，至少包括根据任一前述方面所述的信号处理器。 

根据本发明，此目的例如通过如下方法来实现： 

一种用于并行供应的M_R个(M_R＞1)输入数据流的快速傅立叶变换(FFT)的信号处理方法，包括步骤：将M_R个输入数据流多路复用成多路复用数据流，执行该多路复用数据流的快速傅立叶变换而且输出经变换的数据流，将经变换的数据流解多路复用成M_R个经变换的输出数据流，其特征在于：M_R个输入数据流中的每个输入数据流包含数目为N＝2^k的采样，使用具有k个级的管线来执行FFT变换，对于该管线的每级具有对采样施加延迟的相应反馈路径，以及通过第一内部控制信号和第二内部控制信号控制该FFT变换的执行，以及在于：在管线的第i级(1＜＝i＜＝k)反馈路径中对采样施加M_R*N/2ⁱ个采样的延迟，以供应M_R个流的采样的时钟速率的M_R倍的速率对该第一内部控制信号进行钟控，以及以该第一内部控制信号的1/M_R的速率对该第二内部控制信号进行钟控。 

根据该信号处理方法的有利的进一步发展， 

-实现多路复用，使得针对M_R个输入数据流的每个数据采样对该M_R个输入数据流进行多路复用，并且实现解多路复用，使得针对经变换的数据流的每个数据采样对该经变换的输入数据流进行解多路复用； 

-该多路复用器和解多路复用器以供应流的时钟速率的M_R倍的速率来进行钟控； 

-快速傅立叶变换处理基于基数-2单路径延迟反馈算法； 

-用于快速傅立叶变换的处理级的管线包括I型和II型(BF2I，BF2II)蝴蝶级。 

-接收多路复用数据流的管线的第一级是针对k的偶和奇总数的I型蝴蝶级。 

根据本发明，还涉及一种用于计算机的计算机程序产品，包括用于在该程序运行于该计算机上时执行任一上述方法方面的步骤的软件代码部分。 

在这点上，该计算机程序产品有利地包括其上存储软件代码部分的计算机可读介质。 

根据本发明，与现存的概念相比能够实现至少如下优点： 

本发明集中在MIMO-OFDM系统中的快速傅立叶变换。提出的FFT结构和方法实现了并行的数个引入数据流的变换处理。 

然而，本发明不限于OFDM系统，而是能够应用到其中并行输入数据流要进行FFT的其它情况。例如，它能够应用于在多天线接收器或发送器的频域滤波。例如，作为OFDM系统的例子，它能够应用到WLAN系统或其它通信系统，比如那些当前研究的而且称作3.9G和4G无线通信系统的其他通信系统。 

新的多流FFT结构为所有并行数据流提供了直至一个FFT的计算复杂度的减少。与上面介绍的连续实施相对照，此策略在相同的计算复杂度下要求更少的存储器(4N_FFT-4个复数符号)。 

提出的架构组合了并行和直接连续多流FFT的最佳特性。提出的 架构/方法具有与直接的连续FFT解决方案相同的计算复杂度。因此，比较并行解决方案，该增益等于并行流的数目(M_R)。它具有与并行FFT解决方案相同的存储器消耗。与直接连续解决方案之差大于2.5N_FFT个复数符号的存储器。更低的复杂度导致更低的费用。通过仅调整反馈路径中的缓冲器容量以及对针对控制信号的时序的调整，在非常之少的控制“开销”情况下就能够实现它。 

FFT块数目的显著减少导致了用于MIMO系统的费用的相应减少。由此，通过改进的数据处理时序和反馈路径延迟调整，与使用R2²SDF管线架构的连续实施相比，约1/3的存储器减少变得可能。 

本发明的根本概念能够应用到在单个延迟反馈路径中具有反馈延迟元件的所有SDF管线FFT架构。 

如果FFT例如是以CMOS技术来实施的，则连同FFT的增加的处理速率，功率消耗的略微增加是可预期的。然而，特定的硬件实现不限于CMOS，而且已知用于实施数字电路的其它技术概念也是同样可应用的。 

附图说明

将参照附图来描述本发明，在附图中： 

图1示出了具有分解旋转因子的蝴蝶结构的信号流图； 

图2示出了针对N＝16个采样的基数2²DIF FFT信号流图； 

图3示出了针对N＝16个采样的基数2²SDF管线FFT架构； 

图4示出了第一BF2I型蝴蝶级的内部结构，输入到该级的信号分为实部和虚部； 

图5示出了第二BF2II型蝴蝶级的内部结构，输入到该级的信号分为实部和虚部； 

图6示出了并行符号FFT变换架构的块电路图示； 

图7示出了连续符号FFT变换架构的块电路图示； 

图8示出了用于图7的连续FFT变换架构的时序图。请注意此图仅示出了用于FFT长度为N的输入信号的第一级的时序。然而，用于 后续蝴蝶级的时序能够基于第一级的时序来导出。出于这一原因，根据级i，N值必须取作N＝2^k-(i-1)； 

图9示出了例如可应用于4天线MIMO接收器的多流FFT架构实施例的块电路图示；以及 

图10示出了用于根据图9中所示实施例的FFT架构的基本时序图。请注意此图仅示出了用于FFT长度为N的输入信号的第一级的时序。然而，用于后续蝴蝶级的时序能够基于第一级的时序来导出。出于这一原因，根据级i，N值必须取作N＝2^k-(i-1)； 

图11A和11B分别在对根据现有技术(图11A)和本发明(图11B)的BF2II型蝴蝶级所应用的控制信号方面示出了数据控制的细节； 

图12示出了在图11A中所示的控制信号与根据现有技术所应用的控制信号之间时序关系的细节； 

图13示出了在图11B中所示的控制信号与根据本发明所应用的控制信号之间时序关系的细节； 

图14A示出了根据本发明的控制模块的块电路图；以及 

图14B示出了根据本发明的控制模块的改型的块电路图； 

图15示出了包括至少一个终端和至少一个网元的系统的各部分，每个部分结合有根据本发明的FFT。 

具体实施方式

根据本发明，基本上在N-MR的MIMO系统中并行有MR个数据输入流。(请注意这在这里意味着具有N个发送天线和MR个接收天线的系统，而且N不等于要进行FFT处理的符号采样的数目N)。出于这一原因，FFT架构也实施为能以(单独数据流的)采样速率的M_R 倍的速率同时处理数个数据流。(这意味着，向根据本发明的布局所供应的时钟信号clk’在频率方面是对现有技术的布局所应用的clk信号的M_R倍，而在周期方面是其1/M_R倍)。 

根据本发明，图9图示了用于M_R＝4个并行数据流的FFT架构，而图10示出了信号处理的基本时序。 

在该处理的第一步骤中，M_R(M_R＝4)个数据流x₁(n)、x₂(n)、x₃(n)和x₄(n)多路复用到直接馈送到FFT管线处理器的单个流X(n)。出于这一原因，就无需引入任何输入缓冲器，该缓冲器至少具有要进行FFT变换的数据采样的数目N的M_R倍的大小(N也称作“FFT长度”)。 

为了输入x’(n)的变换，关于随后概括的方面来修改根据本发明的已知架构。由于在每一级的四倍(通常是M_R倍)数据量()，每级的反馈路径中的FIFO存储器大小按照因子四(通常是M_R)来扩展()。此外，由于相同的旋转因子用于四个流中的每个流，所以旋转因子的改变比单个流FFT慢四倍。 

这意味着在长M_R倍的时间维持简单乘法器有效，而且也在长M_R 倍的时间应用因子W(n)。 

最后，对应于FFT的开始处的多路复用，对包含在FFT输出流X(k)中的经变换的数据流进行解多路复用。 

总的存储器大小是M_R(N_FFT-1)。与前述连续架构相比，此方式要求明显要小的存储器大小。由于FFT内的交错数据处理，就无需对FFT输入进行缓冲。 

表2示出了连续多流FFT的比较。能够看出新的架构在相同的计算复杂度下减少了超过2.5N_FFT个复数符号的存储器大小。 

直接的连续多流FFTMR＝4  MFFT＝1	根据本发明的连续多流FFT MR＝4  MFFT＝1
		6.5NFFT-1	4NFFT-4

表2：连续交替多流FFT的存储器消耗 

图9由此示出了用于M_R(M_R＞1)个输入数据流x_i(n)的快速傅立叶变换FFT的信号处理器。在所示的例子中，M_R＝4，使得输入数据流x₁(n)，...，x₄(n)并行地供应。数据流馈送到具有M_R(这里M_R＝4)个输入端子的多路复用设备MUX，每个端子接收M_R个输入数据流x₁ (n)，...，x₄(n)之一。在多路复用设备的输出端子x’(n)处，M_R 个输入数据流以多路复用的方式输出。多路复用的输出代表了M_R个 数据流的交织(交错)输出，即M_R个流的数据采样交替地输出。 

由此获得的交织和/或多路复用的输出数据流x’(n)馈送到快速傅立叶变换设备FFT。FFT设备配置为对在其输入端子处供应的数据流x’(n)执行快速傅立叶变换，以及在其输出端子X(k)处输出经FFT变换的数据流。因此，快速傅立叶变换设备FFT的输入端子连接到多路复用设备MUX的输出端子x’(n)。信号处理器还包括具有连接到快速傅立叶设备FFT的输出端子X(k)的的输入端子的解多路复用设备DEMUX。在M_R个输出端子X1(k)，...，X4(k)处，M_R 个经变换的输出数据流中的相应一个数据流以解多路复用的方式输出。(请注意x(n)表示非FFT变换域中的输入信号，而X(k)表示FFT变换域中的所得信号。特别地，X(k)的k有别于与所应用的FFT的各级进行标识相结合使用的“k”)。 

根据本发明，这样的FFT设备设计为用于包含数目为N＝2^k的采样的M_R个输入数据流中的每个数据流。另外，快速傅立叶变换设备FFT具有由k个级组成的管线架构而且由内部控制信号clk’、s、t和w(图9中未全部单独地示出)来控制，对于该管线架构的每级具有包括单个延迟元件的相应反馈路径。时钟信号clk’表示为第一控制信号，而控制信号s’、t’、w’表示为第二控制信号。 

根据本发明，管线架构的第i级(1＜＝i＜＝k)的反馈路径中的延迟元件施加M_R*N/2ⁱ个采样的延迟，以所供应的M_R个流的供应速率/时钟速率的M_R倍的速率对第一内部控制信号clk’进行钟控，并且以与FFT正以其操作的时钟速率clk’的1/M_R的速率对第二内部控制信号s’、t’、w’进行钟控。 

特别地，多路复用设备MUX配置为使得针对(交织的)M_R个输入数据流的每个数据采样对所述输入数据流进行多路复用，而且解多路复用设备(DEMUX)配置为使得针对(解交织的)经变换的数据流的每个数据采样对经变换的输入数据流进行解多路复用。 

供应到多路复用器和解多路复用器的控制信号(未示出)以M_R*clk的速率进行钟控，这意味着它以输入数据流的时钟速率clk′/采样速率 的M_R倍的速率进行操作。 

在本发明的特定有利实施例中，快速傅立叶变换设备FFT具有基数-2单路径延迟反馈R²SDF的架构。同样地，FFT设备以比N个采样的单独数据流的采样速率clk快M_R倍的速率进行钟控。与R2²SDF FFT设备相联系，快速傅立叶变换设备的管线架构包括I型和II型(BF2I，BF2II)蝴蝶级。 

在这样的情况下，接收多路复用数据流的管线架构的第一(输入)级是针对各级的偶和奇总数的I型蝴蝶级。BF2I和BF2II级的内部结构和操作如图4和5中所示，而且在与本发明相联系时只有控制信号的时序是不同的。 

图11B示出了具有图13中图示的对应时序关系的控制信号的细节。图11B基本上雷同于图11A，不同在于控制信号另外标注以撇号以便清楚地表明根据本发明所应用的控制信号在时序上不同于现有技术布局中应用的控制信号。 

图13示出了其间的时序关系。在图13的下部分中供应了信号z’、w’和clk’。借助每个时钟周期clk’，新的信号z’供应到乘法器，该乘法器供应有对应的加权(旋转)因子w’，该因子只在M_R个clk’周期之后有所改变。在图13的上部分中示出了每个1...N个采样的M_R个序列之中取相应一个采样x’(形成一个OFDM符号)是在多路复用(交织)的方式借助每个时钟周期clk’来供应的。起初，信号s’对于前M_R*N/2个采样表现为低电平(s’＝0)。随后，从采样M_R*N/2+1的交织开始，它表现为高电平直至已经供应符号的所有流的M_R*N个采样为止。(随后新的OFDM符号序列从s’＝0开始)。对于信号t’，此信号对于前M_R*3*N/4个采样表现为高电平，而此后对于后M_R*N/4个采样(从采样3*N/4+1的交织开始)改变为低电平。 

因此，第二内部FFT控制信号s’、t’、w’以FFT正以其操作的时钟速率clk’的1/MR的速率进行钟控，而FFT正以其操作的时钟速率clk’是供应MR个流的采样的时钟速率clk的MR倍。按照因子MR对FFT设备以其操作的时钟速率clk’进行加速，将FFT时钟速率调整到 适应外部供应的数据流的数目MR，而通过将FFT的其它内部控制信号调整到FFT正以其操作的新时钟速率clk’，按照因子MR对控制信号s’、t’、w’进行减速，就低偿了该加速。 

如前所述，将注意到此图仅示出了用于长度N的FFT的输入信号的第一级的时序。然而，用于后续蝴蝶级的时序能够基于第一级的时序来导出。出于这一原因，根据级i，N值(该时序以N值为基础来指示)必须取作N＝2^k-(i-1)。 

图14A示出了根据本发明的控制模块的块电路图。如图所示，M_R 个供应流的时钟速率clk以及这样的关于M_R的信息供应到控制模块。这二者能够固定地配置到FFT设备或者在寿命期通知给该设备。在第一分频块中，FFT设备的第一内部时钟信号clk’生成为使得对第一内部控制信号(clk’)的钟控是供应M_R个流的采样的时钟速率(clk)的M_R倍。此第一内部时钟信号供应到FFT设备的控制信号生成块。基于供应的时钟信号，基本上以由用于控制这里此前描述的管线FFT架构的现有技术已知的方式，即基于经处理的单个流的时钟周期/采样的数目，生成第二内部控制信号s、t和w。第一内部控制信号clk’也传递到管线架构。 

然而，由于这些(中间)第二内部控制信号s、t和w是基于clk’来生成的，所以其增加的频率将被补偿。这是通过第二分频器块来实现的。(中间)第二内部控制信号s、t和w以及M_R的指示供应到该块，而且第二内部控制信号s’、t’和w’的输出生成为使得第二内部控制信号(s’、t’和w’)比第一内部控制信号(clk’)慢M_R倍。然后，信号s’、t’和w’也供应到FFT管线架构。 

图14B示出了根据本发明的控制模块的改型的块电路图。待处理的M_R个流的指示供应到FIFO控制块，其中存储器控制信号MEM_CTRL从中生成。然后信号MEM_CTRL供应到FFT管线架构相应级的反馈路径内的例如FIFO存储器或具有FIFI能力的任何其它存储器的控制部分。如上所述，根据本发明，FFT管线的反馈路径中的存储器(例如FIFO)对于第i级(1＜＝i＜＝k)的反馈路径中的采样 施加M_R*N/2ⁱ个采样的延迟。这是基于预先(即在FFT设备生成之时)已知的待处理流的固定数目为M_R的假设。 

图14B现在图示了如下例子，其中FIFO或任何其它存储器包括数目为j＝1...M_Rmax的存储器单元，每个单元包括用于待缓冲的数据采样的N/2ⁱ个存储器位置。借助于控制信号MEM_CTRL，能够选择数目为M_R＝x的单元，以在FIFO中有效地使用。因此，以数据速率clk’供应的数据是在M_R＝x个存储器单元之后以FIFO方式输出的。与依赖于控制信号MEM_CTRL来“分接”相比，这更能够被视为FIFO。这样的特征为FFT结构在各种环境中的应用提供了增加的灵活性，这些应用包括SISO(M_R＝1)以及MIMO应用(M^R＝2...M_Rmax)。参数M_R 能够在FFT设备安装之时加以配置，或者能够在专门信号(例如广播信号)中发送而且然后在FFT设备处针对设备的自配置(或重新自配置)进行检测。唯一的附加存储器要求将驻留于反馈路径中，但并不需要与图7和图8中所示的方式相联系地讨论过的缓冲器。 

根据任一前述方面的信号处理器能够有利地形成通信网络的网元的一部分。进而，根据任一前述方面的信号处理器能够有利地形成经配置为经由通信网络进行通信的终端的一部分。因此，本发明也针对如图15中的概略地图示的一种包括至少一个这样的终端和至少一个这样的网元的系统。图15示出了根据本发明的FFT实施于MIMOOFDM系统中，该系统包括作为网元的节点B和作为终端的用户设备。如四个(M_R＝4)箭头所示，这些节点和终端在MIMO方案中进行通信，而且在所示的示例性系统中，这些节点和终端的每一个包括根据本发明的FFT。(FFT的细节能够在本申请的相应其它图中找到。请注意终端和网元的其它部件并未示出，因为它们对于本发明并不是本质性的)。 

上文已经参照例如可以在ASIC(专用集成电路)或DSP(数字信号处理器)中使用的硬件实施主要描述了本发明。信号处理器也能够是在比如CMOS、BiCMOS或者任何其它半导体技术中实施为芯片的信号处理设备。 

对于本发明的具体实施例，本发明是否实施为芯片、信号处理器设备或硬件代码部分并不认为是本质性的，因为所有这些实施例是完全等同地可应用的而且是根据要实施本发明的环境来选择的。因此，终端或网元是将本发明具体化为软件代码部分还是芯片抑或信号处理器设备并不是本申请的关注焦点。 

然而，本发明也可以在信号处理方法方面执行，作为在处理器上运行的、或者在存储介质上存储的而且由此适于在运行于处理器上时实施该方法的软件代码部分。 

在这点上，应当理解本发明涉及一种用于执行并行供应的M_R个(M_R＞1)输入数据流(x1(n)，...，x_MR(n))的快速傅立叶变换FFT的信号处理方法，包括步骤：将M_R个输入数据流(x1(n)，...，x_MR(n))多路复用成多路复用数据流，执行该多路复用数据流的快速傅立叶变换并输出经变换的数据流，将经变换的数据流解多路复用成M_R个经变换的输出数据流，其特征在于：M_R个输入数据流中的每个输入数据流包含数目为N＝2^k的采样，使用具有k个级的管线来执行FFT变换，对于该管线的每级具有对采样施加延迟的相应反馈路径，以及通过第一内部控制信号(clk’)和第二内部控制信号(s’，t’，w’)控制该FFT变换的执行，以及在于：在管线的第i级(1＜＝i＜＝k)反馈路径中对采样施加M_R*N/2ⁱ个采样的延迟，以供应M_R个流的采样的时钟速率(clk)的M_R倍的速率对该第一内部控制信号(clk’)进行钟控，以及以该第一内部控制信号(clk’)的1/M_R的速率对该第二内部控制信号(s’，t’，w’)进行钟控。 

在该方法的方面之下，实现多路复用，使得针对M_R个输入数据流的每个数据采样对该M_R个输入数据流进行多路复用，并且实现了解多路复用，使得针对经变换的数据流的每个数据采样对该经变换的数据流解多路复用。该多路复用器和解多路复用器的钟控以MR*N的速率(即单独数据流的采样速率的M_R倍)执行。该快速傅立叶变换处理基于基数-2单路径延迟反馈算法，其中用于快速傅立叶变换的处理级的管线包括I型和II型(BF2I、BF2II)蝴蝶级。 

与此相关联，接收多路复用的数据流的管线的k个级中的第一级是针对k的偶和奇总数的I型蝴蝶级。 

因此，如这里上面已经描述的，本发明提出了一种用于并行供应的M_R个(M_R＞1)各2^k个采样的输入数据流的快速傅立叶变换FFT的信号处理器。在以交织方式多路复用该输入数据流之后，得到的流进行FFT。FFT设备具有包括k个级的管线架构，对于该管线架构的每级具有包括单个延迟元件的相应反馈路径。延迟元件和时序信号适于应对仅使用单个FFT设备的多路复用流的FFT处理。在处理之后，将经FFT处理的数据流解多路复用。 

尽管已经在特定实施例的背景中描述了本发明，但是在不脱离如所附权利要求限定的本发明范围和精神的情况下，各种改型是可能的。 

应当理解，尽管已经与比如移动台的移动通信设备相关地主要描述了本发明的实施例，但是本发明的实施例也可以应用于可访问通信网络的其它类型的通信设备。另外，即使已经主要对移动通信系统进行了参照，但是实施例也可以适用于其它适当的通信系统。 

缩写词的列表 

OFDM	正交频分复用
		SISO	单输入单输出
MIMO	多输入多输出
		FFT	快速傅立叶变换
BF	蝴蝶
		CFA	公共因子算法
DIF	频率抽选
		SFG	信号流图
SDF	信号路径延迟反馈

Claims (16)

1.一种用于并行供应的M_R个输入数据流

的快速傅立叶变换FFT的信号处理器，其中M_R＞1，所述信号处理器包括：

多路复用设备(MUX)，具有：

M_R个输入端，每个输入端接收所述M_R个输入数据流

中不同的一个，以及

输出端(x’(n))，在所述输出端处所述M_R个输入数据流以多路复用的方式输出，

快速傅立叶变换设备(FFT)：

配置为执行在其输入端(x’(n))处供应的数据流的快速傅立叶变换以及在其输出端(X(k))处输出经所述FFT变换的数据流，

所述快速傅立叶变换设备(FFT)的输入端连接到所述多路复用设备(MUX)的输出端(x’(n))，以及

解多路复用设备(DEMUX)，具有：

输入端，连接到所述快速傅立叶变换设备(FFT)的输出端(X(k))，以及

M_R个输出端在所述M_R个输出端处M_R个经变换的输出数据流中的相应一个输出数据流以解多路复用的方式输出，

其特征在于：

所述M_R个输入数据流中的每个输入数据流包含数目为N＝2^k的采样，

所述快速傅立叶变换设备(FFT)：

具有包括k个级的管线架构，所述管线架构的每级具有包括单个延迟元件的相应反馈路径，以及

由第一内部控制信号(clk’)和第二内部控制信号(s’，t’，w’)控制，

其中：

对于在1＜＝i＜＝k范围内的所有的i，所述管线架构的第i级反馈路径中的所述延迟元件施加M_R*N/2ⁱ个采样的延迟，

以供应M_R个流的采样的时钟速率(clk)的M_R倍的速率对所述第一内部控制信号(clk’)进行钟控，以及

以所述第一内部控制信号(clk’)的1/M_R的速率对所述第二内部控制信号(s’，t’，w’)进行钟控。

2.根据权利要求1所述的信号处理器，其中：

所述多路复用设备(MUX)配置为使得针对所述M_R个输入数据流的每个数据采样对所述输入数据进行流多路复用，以及

所述解多路复用设备(DEMUX)配置为使得针对所述经变换的数据流的每个数据采样对所述经变换的输入数据流进行解多路复用。

3.根据权利要求2所述的信号处理器，其中：

供应到所述多路复用器和所述解多路复用器的控制信号是以所述供应的流的时钟速率的M_R倍的速率来进行钟控。

4.根据权利要求1所述的信号处理器，其中：

所述快速傅立叶变换设备(FFT)具有基数-2单路径延迟反馈R²SDF的架构。

5.根据权利要求4所述的信号处理器，其中：

所述快速傅立叶变换设备的管线架构包括I型和II型蝴蝶级(BF2I，BF2II)。

6.根据权利要求5所述的信号处理器，其中：

接收所述多路复用数据流的所述管线架构的第一级对于k个级为I型蝴蝶级，其中所述k为偶和奇总数。

7.一种通信网络的网元，包括根据前述权利要求1至6中任一权利要求所述的信号处理器。

8.一种配置为经由通信网络进行通信的终端，所述终端包括根据前述权利要求1至6中任一权利要求所述的信号处理器。

9.一种通信网络的系统，包括根据权利要求8所述的终端和/或根据权利要求7所述的网元。

10.一种用于并行供应的M_R个输入数据流

的快速傅立叶变换FFT的信号处理方法，其中M_R＞1，所述方法包括步骤：

将所述M_R个输入数据流多路复用成多路复用数据流，

执行所述多路复用数据流的快速傅立叶变换而且输出所述经变换的数据流，

将所述经变换的数据流解多路复用成M_R个经变换的输出数据流，

其特征在于：

所述M_R个输入数据流中的每个输入数据流包含数目为N＝2^k的采样，

使用具有k个级的管线来执行FFT变换，对于所述管线的每级具有对所述采样施加延迟的相应反馈路径，以及

通过第一内部控制信号(clk’)和第二内部控制信号(s’，t’，w’)控制所述FFT变换的执行，

以及

对于在1＜＝i＜＝k范围内的所有的i，在所述管线的第i级反馈路径中对所述采样施加M_R*N/2ⁱ个采样的延迟，

以供应M_R个流的采样的时钟速率(clk)的M_R倍的速率对所述第一内部控制信号(clk’)进行钟控，以及

以所述第一内部控制信号(clk’)的1/M_R的速率对所述第二内部控制信号(s’，t’，w’)进行钟控。

11.根据权利要求10所述的方法，其中：

实现多路复用，使得针对所述M_R个输入数据流的每个数据采样对所述输入数据流进行多路复用，以及

实现解多路复用，使得针对所述经变换的数据流的每个数据采样对所述经变换的数据流进行解多路复用。

12.根据权利要求11所述的方法，其中：

以所述供应流的时钟速率的M_R倍的速率对所述多路复用器和所述解多路复用器进行钟控。

13.根据权利要求10所述的方法，其中：

所述快速傅立叶变换处理基于基数-2单路径延迟反馈算法。

14.根据权利要求13所述的方法，其中：

用于所述快速傅立叶变换的处理级的管线包括I型和II型蝴蝶级(BF2I，BF2II)。

15.根据权利要求14所述的方法，其中：

接收所述多路复用数据流的所述管线的第一级对于k个级为I型蝴蝶级，其中所述k为偶和奇总数。

16.一种计算机芯片，至少包括根据前述权利要求1至6中任一权利要求所述的至少一个信号处理器。

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