CN104778025B - 基于随机访问存储器的先入先出存储器的电路结构 - Google Patents
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Abstract
本发明提供一种基于随机访问存储器的先入先出存储器的电路结构，涉及芯片设计领域，构建一个多输入单输出的FIFO结构体，采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体，设定可配置的排序模式，设定独立的读写FIFO指针，根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记，根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。采用新型的FIFO结构，可以直接实现多路报文并行写入FIFO，然后根据设定的模式自动排序，串行从FIFO输出，自动实现完成并行存储与串行调度两种功能。
Description
技术领域
本发明涉及芯片设计领域，具体涉及一种多节点网络之中网络控制协议芯片的电路实现过程中数据通路的并行调度的快速实现方法。
背景技术
随着服务器应用领域的不断发展，高端服务器的应用需求已经进入了一个重要阶段。复杂的体系结构实现支持高端服务器系统实现高性能指标、高安全性、高可用性、高可靠性等特点。这就需要网络控制类芯片控制多路处理器系统，使系统内部报文传输达到高效可靠、安全稳定。而对于该类的控制芯片的设计来说，多路高速报文的高效调度是非常有必要的。这种情况下的多路高速报文的调度，在一般情况下需要增加额外的设计模块，首先把各路报文都缓存下来，然后按照调度规定的顺序依次将多路报文中的某一个调度出来，送入协议处理器进行处理。因此过程中需要经历写入缓存，竞争排序，读出缓存多个环节，并且在高速报文输入接口和协议处理模块之间，需要额外增加调度模块，进行并行到串行转换和排序的过程。使得整个设计过程繁冗复杂，设计结构环节增加，时序与功能复杂化，部分情况下延时也会增多，从而使整个系统的电路实现过程复杂化，处理环节增多，时延增加，后端实现的难度增大，整个芯片设计的复杂度成倍增加。对于电路的设计者来说，这些并不是期望看到的。
发明内容
为了解决该问题，本文提出了一种基于随机访问存储器的先入先出存储器的电路结构。
采用构造的多输入单输出多输入单输出，同时具有缓存和自动排序调度功能的新型先入先出存储器(FIFO)的电路结构，可以实现多路并行输入数据的缓存与自动调度，可以免于额外新增独立调度功能的模块，直接可以通过此FIFO实现输入数据与数据处理模块的无缝连接，减少数据调度环节的造成的数据延迟，加速整个处理流程，优化电路设计资源，简化电路结构，减轻芯片后端设计的复杂度，从整体上降低整个芯片系统设计复杂度。
本发明考虑到高速协议处理器系统设计中，鉴于多路不同类型的协议报文同时传输调度的需要，使用通常意义上的FIFO，难以直接完成多路协议报文的并行到串行的转换功能，需要新增逻辑专门完成报文调度排序功能，采用新型的FIFO结构，可以直接实现多路报文并行写入FIFO，然后根据设定的模式自动排序，串行从FIFO输出，自动实现完成并行存储与串行调度两种功能。
本发明的技术方案是包括：（1）构建一个多输入单输出的fifo结构体，采用系统时钟作为fifo结构体输入输出接口时钟，构建读写指针，同时控制多访问接口RAM存储体的同时或者不同时的读写。（2）采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体，保证在写入和读出同时发生时，总是对应于每一个读写访问，都有一个RAM存储体的接口与之对应。保证每一个数据都能写入到一个RAM存储体中，每一个读出，都能在包含需要读出的数据的RAM存储体中读出数据，对于每一个单一RAM存储体单元每一个地址增加对应的写入读出标记位，在进行读出访问的时候知道应该从哪一个RAM存储体中获得有效数据，从而实现支持多个写入和单一读出的同时进行。（3）设定可配置的排序模式，当多个写入数据同时到达时，可以根据配置模式灵活选择不同数据在fifo中的先后顺序，将数据按照配置模式的排序方式分配写入RAM存储体的地址，FIFO输出端根据输出指针给定的地址直接顺序读出RAM存储体中的数据。（4）设定独立的读写FIFO指针，写指针在每个时钟单元的步进数与单位时钟单元写入的数据包的个数相同，根据写入数据的数量发生变化。根据读写指针的差值来决定空满信号的指示情况。（5）根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记，根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。
构建一个多输入单输出FIFO结构体，此结构体可以同时接收两个或以上的数据包同时写入，并按照预先设定的模式排序保存在fifo内的RAM结构体中。写入指针根据接收写入的数据包的个数，计数增加数据包的个数。
写入的数据包写入RAM存储体的时候，如果有读出请求同时发生，写入的数据包将不会写入有效读出的存储体中，而是写入另外的没有正在被访问的存储体中。
多个写入请求同时发生的时候，多个写入请求分别写入不同的也没用被读请求访问的存储体中，写入的地址也是不同的。在写入的时候，同时对为该RAM存储体构建的数据有效标记位置1，保证发起数据读请求的时候，可以识别哪一个存储体中存储了对应地址指针的有效数据。
在读出RAM存储体中的有效数据时，要根据读指针首先获得对应该地址的构建的各个RAM存储体的标记位的数据有效情况，根据此信息对存在有效数据的RAM发起读请求读出数据，将数据从FIFO输出，同时清除此标记位，使此地址的数据无效，可以存储新的数据信息。
对于读写指针的数值进行监控，当读指针与写指针相同时，指示fifo为空，此时不能从fifo中读出有效数据。当读指针只比写指针大一个单位步进最大值的时候，指示fifo为满，不能再有效写入数据。
对于FIFO中上下溢出错误进行监控输出和标记，不需要进行指针计算比较即可快速判断是否有上下溢出情况。
与传统FIFO相比，专利改进在于构造了多输入单输出的新型FIFO结构，采用新构造的不少于3个访问接口的新型RAM结构，配合多步进地址计数器，能够准确表示FIFO空满状态，并能够准确输出排序在最前的报文数据，以及按照模式指定的顺序排序存储最后写入的数据。保护一种新型多输入单输出，同时具有缓存和自动排序调度功能的新型先入先出存储器(FIFO)的电路结构。
本发明的有益效果是：价值在于使用此种新型FIFO可以实现多路并行输入数据的缓存与自动调度，可以免于额外新增独立调度功能的模块，直接可以通过此FIFO实现输入数据与数据处理模块的无缝连接，减少数据调度环节的造成的数据延迟，加速整个处理流程，优化电路设计资源，简化电路结构，减轻芯片后端设计的复杂度，从整体上降低整个芯片系统设计复杂度。
附图说明
图1是以构建的二输入一输出结构的FIFO电路结构为例说明多输入单输出FIFO的工作方式示意图。
具体实施方式
下面参照附图，对本发明的内容的实施方式进行一个简单的说明。
以目前设计的高速网络协议芯片为例，在设计中由于有多路报文数据通过接口模块并行接收后，同时进入协议处理模块，采用多路输入单路输出FIFO进行接收排序，然后顺序输出到协议处理模块。这里以2路输入，1路输出的FIFO为例，对此类FIFO设计的电路结构与运行方式进行说明：当两路报文同时到达FIFO并且FIFO读出数据信号同时使能时，FIFO同时接收两路报文数据，首先根据写指针获取当前RAM中可写入地址信息，即没有存储数据的RAM地址，按照排序模式，对两路报文数据分别分配写入地址，和写入地址+1给两路报文数据作为其写入FIFO中RAM的地址，然后分别读取两个对应地址的向量标记位，与此同时，针对FIFO读出数据的使能信号，根据读指针获取当前待读出数据的地址，然后根据此地址获取对应地址的向量标记位。对于两输入一输出FIFO一共有三块RAM体，每一块的大小完全相同，向量标记位一共3位，分别对应RAM1，RAM2，RAM3。根据读出地址对应向量中的标记位可以识别出在3个RAM体中的哪一个中存在有效的读出数据，将对应有效数据的RAM体发起读使能请求，并且在读出数据的同时，清空此地址对应向量的数据有效标记。与此同时，另外两个写入报文数据分别写使能另外两个RAM体，根据分配给其的地址，分别写入这两个RAM体不同的地址位中，并将对应地址位的向量位中对应的RAM体位置标记为1，便于上面描述的读出FIFO的时候使用此向量标记位。当写入和读出不是同时发生的时候，读出仍然按照上面的描述进行，写入可以任意选择RAM体进行写入：比如两个写入数据同时到达，分别写入1，2RAM体；当只有一个写入数据到达，则写入1RAM体。在写入之后同样需要按照上面的描述标记向量中存有有效数据的RAM体的标记位为1。当读指针与写指针相同时，指示fifo为空，此时不能从fifo中读出有效数据。当读指针只比写指针大一个单位步进最大值的时候，指示fifo为满，不能再有效写入数据。当写入一个地址时，发现此地址对应的3位向量不全为空时，表明有上溢出，输出上溢出错误标记到fifo外，当读出向量3位都为空时，表面有下溢出，输出下溢出错误标记到fifo外。如上操作，以2输入1输出fifo的构建为例，描述了多输入单输出带排序功能的fifo的电路实现方法。对于超过2个输入端的fifo的构建，只需要根据输入端口数，增加RAM体个数和扩展RAM体的向量标记位的位数就可以实现，例如3输入1输出fifo需要4个同样大小的RAM体，向量位数为4；4输入1输出fifo需要5个同样大小的RAM体，向量位数为5。操作方式与上面描述的2输入1输出fifo相类似。
Claims (7)
1.一种基于随机访问存储器的先入先出存储器的电路结构，其特征在于包括：
（1）构建一个多输入单输出的FIFO结构体，采用系统时钟作为FIFO结构体输入输出接口时钟，构建读写指针，同时控制多访问接口RAM存储体的同时或者不同时的读写；
（2）采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体，保证在写入和读出同时发生时，总是对应于每一个读写访问，都有一个RAM存储体的接口与之对应；保证每一个数据都能写入到一个RAM存储体中，每一个读出，都能在包含需要读出的数据的RAM存储体中读出数据，对于每一个单一RAM存储体单元每一个地址增加对应的写入读出标记位，在进行读出访问的时候知道应该从哪一个RAM存储体中获得有效数据，从而实现支持多个写入和单一读出的同时进行；
（3）设定可配置的排序模式，当多个写入数据同时到达时，根据配置模式灵活选择不同数据在FIFO中的先后顺序，将数据按照配置模式的排序方式分配写入RAM存储体的地址，FIFO输出端根据输出指针给定的地址直接顺序读出RAM存储体中的数据；
（4）设定独立的读写FIFO指针，写指针在每个时钟单元的步进数与单位时钟单元写入的数据包的个数相同，根据写入数据的数量发生变化；根据读写指针的差值来决定空满信号的指示情况；
（5）根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记，根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。
2.根据权利要求1所述的电路结构，其特征在于，构建一个多输入单输出FIFO结构体，此结构体同时接收两个或以上的数据包同时写入，并按照预先设定的模式排序保存在FIFO内的RAM结构体中；写入指针根据接收写入的数据包的个数，计数增加数据包的个数。
3.根据权利要求2所述的电路结构，其特征在于，写入的数据包写入RAM存储体的时候，如果有读出请求同时发生，写入的数据包将不会写入有效读出的存储体中，而是写入另外的没有正在被访问的存储体中。
4.根据权利要求3所述的电路结构，其特征在于，多个写入请求同时发生的时候，多个写入请求分别写入不同的也没用被读请求访问的存储体中，写入的地址也是不同的；在写入的时候，同时对为该RAM存储体构建的数据有效标记位置1，保证发起数据读请求的时候，识别哪一个存储体中存储了对应地址指针的有效数据。
5.根据权利要求4所述的电路结构，其特征在于，在读出RAM存储体中的有效数据时，要根据读指针首先获得对应该地址的构建的各个RAM存储体的标记位的数据有效情况，根据此信息对存在有效数据的RAM发起读请求读出数据，将数据从FIFO输出，同时清除此标记位，使此地址的数据无效，可以存储新的数据信息。
6.根据权利要求1所述的电路结构，其特征在于，对于读写指针的数值进行监控，当读指针与写指针相同时，指示fifo为空，此时不能从fifo中读出有效数据；当读指针只比写指针大一个单位步进最大值的时候，指示fifo为满，不能再有效写入数据。
7.根据权利要求1所述的电路结构，其特征在于，对于FIFO中上下溢出错误进行监控输出和标记，不需要进行指针计算比较即可快速判断是否有上下溢出情况。
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