CN113126913A - 一种基于并行ram的数据阵列管理方法、装置和存储设备 - Google Patents

一种基于并行ram的数据阵列管理方法、装置和存储设备 Download PDF

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王盼
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Abstract

本申请实施例公开了一种基于并行RAM的数据阵列管理方法，包括：接收到数据管理请求，确定所述数据管理请求对应的请求类型和特征地址；查询所述特征地址在每个RAM中对应存储单元的存储状态；根据所述请求类型对所述每个RAM执行相应的处理。本申请实施例还公开了一种基于并行RAM的数据阵列管理装置和存储设备。

Description

一种基于并行RAM的数据阵列管理方法、装置和存储设备
技术领域
本申请涉及内存管理技术，尤其涉及一种基于并行RAM的数据阵列管理方法、装置和存储设备。
背景技术
在实际应用中，随着数据缓存功能的愈加灵活需求，数据阵列存储模块应用愈加广泛，基于并行随机存取存储器(Random Access Memory)，RAM块组成的数据阵列存储，可以有效解决RAM写地址冲突情况，所以支持并行高效管理控制RAM的实现方法需求越加明显。
为了满足多块RAM组成的数据阵列管理，目前，业界主流做法为对每个RAM进行例化，上一层根据具体需求对RAM进行控制，使得每个独立的RAM块对应一套完整的控制模块，但这样会造成资源的浪费，且降低了控制效率；而现阶段还没有关于对多RAM进行同时控制，并对各RAM进行独立读写控制区分的技术方案。
发明内容
本申请实施例提供了一种基于并行RAM的数据阵列管理方法，包括：
接收到数据管理请求，确定所述数据管理请求对应的请求类型和特征地址；
查询所述特征地址在每个RAM中对应存储单元的存储状态；
根据所述请求类型对所述每个RAM执行相应的处理。
在一些实施例中，当所述数据管理请求对应的请求类型为缓存数据请求时，所述根据所述请求类型对所述每个RAM执行相应的处理，包括：
将所述缓存数据写入与所述特征地址对应的至少一个存储状态为可写入的所述存储单元中。
在一些实施例中，当所述数据管理请求对应的请求类型为查询数据请求时，所述根据所述请求类型对所述每个RAM执行相应的处理，包括：
读取每个RAM对应所述查询地址的存储单元的数据内容；
输出对应存储单元的存储状态为不可写入的数据内容；
将对应存储单元的存储状态为可写入的数据内容置0输出。
在一些实施例中，当所述数据管理请求对应的请求类型为清空数据请求时，所述根据所述请求类型对所述每个RAM执行相应的处理，包括：
将所述特征地址对应的存储单元的存储状态设置为可写入。
在一些实施例中，所述方法还包括：
将每个RAM的每个存储单元的存储状态对应保存在二维数组Bitmap中；
所述查询所述特征地址在每个RAM中对应存储单元的存储状态，包括：查询所述Bitmap中保存的所述特征地址在每个RAM中各对应存储单元的存储状态。
本申请实施例提供了一种基于并行RAM的数据阵列管理装置，包括：
收发模块，用于接收数据管理请求，确定所述数据管理请求对应的请求类型和特征地址；
控制模块，用于查询所述特征地址在每个RAM中对应存储单元的存储状态；
处理模块，用于根据所述请求类型对所述每个RAM执行相应的处理。
在一些实施例中，当所述数据管理请求对应的请求类型为缓存数据请求时，所述处理模块具体用于：
将所述缓存数据写入与所述特征地址对应的至少一个存储状态为可写入的所述存储单元中。
在一些实施例中，当所述数据管理请求对应的请求类型为查询数据请求时，所述处理模块具体用于：
读取每个RAM对应所述查询地址的存储单元的数据内容；
输出对应存储单元的存储状态为不可写入的数据内容；
将对应存储单元的存储状态为可写入的数据内容置0输出。
在一些实施例中，当所述数据管理请求对应的请求类型为清空数据请求时，所述处理模块具体用于：
将所述特征地址对应的存储单元的存储状态设置为可写入。
本申请实施例公开了一种存储设备，包括：并行的两个以上RAM组成的数据阵列和上述任一用于管理所述数据阵列的基于并行RAM的数据阵列管理装置。
本申请实施例的技术方案中，通过接收到数据管理请求，确定所述数据管理请求对应的请求类型和特征地址；查询所述特征地址在每个RAM中对应存储单元的存储状态；根据所述请求类型对所述每个RAM执行相应的处理。，对并行RAM的数据阵列中每个RAM的读写地址线共用；通过查询每个RAM中对应存储单元的存储状态，能够对各RAM进行独立读写控制区分，实现对并行多个RAM的统一控制和管理。
附图说明
附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本申请实施例一种基于并行RAM的数据阵列管理方法的流程示意图；
图2a为图1所示的基于并行RAM的数据阵列管理方法中步骤103的分解流程图；
图2b为本图1所示的基于并行RAM的数据阵列管理方法中步骤103的分解流程图；
图2c为本图1所示的基于并行RAM的数据阵列管理方法中步骤103的分解流程图；
图3为本申请具体实施例一种基于并行RAM实现数据阵列管理方法架构示意图；
图4为本申请实施例一种基于并行RAM的数据阵列管理装置结构示意图。
具体实施方式
为了更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
在本申请实施例记载中，需要说明的是，本申请实施例所涉及的术语“第一\第二\第三”仅仅是是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序。应该理解“第一\第二\第三”区分的对象在适当情况下可以互换，以使这里描述的本申请的实施例可以除了在这里图示或描述的那些以外的顺序实施。
可以理解的是，本申请实施例中基于并行RAM的数据阵列包括并行的两个以上RAM组成的数据阵列。本申请技术方案对于RAM的具体数量不限定，2个以上即可实现本申请的技术方案。
本申请中的RAM可包括实体RAM，例如芯片中的RAM，或计算机、可移动电子设备等硬件系统中的RAM；还可包括虚拟RAM，例如虚拟机等虚拟软件环境下模拟的RAM。
图1为本申请实施例一种基于并行RAM的数据阵列管理方法的流程示意图，如图1所示，本申请实施例的基于并行RAM的数据阵列管理方法100包括：
步骤101，接收到数据管理请求，确定数据管理请求对应的请求类型和特征地址。
本申请实施例中，数据管理请求对应的请求类型可包括：缓存数据请求、查询数据请求或清空数据请求。
特征地址可为数据中的特征位域或上级随路指示，本申请实施例中，特征地址可用于匹配与请求类型对应数据在并行RAM的数据阵列中对应存储单元的地址信息。
缓存数据请求，即对数据进行缓存的数据管理请求；在一些实施例中，缓存数据请求可以具体包括缓存数据；其中，缓存数据可以是外部向数据阵列发送的，也可以是数据阵列管理端主动向外部获取的；特征地址可以是缓存数据中所包含的字段，可通过对缓存数据解析得到；还可以是与缓存数据相对应的地址数据，例如，在一些实施例中，通过匹配查询的方式获得缓存数据对应的特征地址，特征地址未直接写入缓存数据，而是通过单独发送或主动获取的方式得到。
查询数据请求可包括对并行RAM的数据阵列的数据提取访问查询，对应地，特征地址可包括对应目标并行RAM的数据阵列中存储单元地址的查询地址。
清空数据请求可包括对并行RAM的数据阵列中至少部分存储单元的存储功能释放，即将并行RAM的数据阵列中至少部分存储单元的存储状态设置为可写入状态，对应地，特征地址可包括对应清空数据请求所要释放存储功能的存储单元的查询地址。
步骤102，查询特征地址在每个RAM中对应存储单元的存储状态。
可以理解的是，基于并行RAM的数据阵列是由多个RAM并行组成的；RAM中负责存储数据的部分就是存储矩阵，其是由大量存储单元列阵构成。在一些实施例中，多个RAM的存储单元数量相同，同一个特征地址在每个RAM中均能匹配到对应的存储单元，例如，由8个RAM并行组成的数据阵列，则同一个特征地址能够匹配到8个存储单元；在一些实施例中，多个RAM的存储单元数量不完全相同，则同一个特征地址至少能够匹配到一个以上存储单元。
在一些实施例中，上述方法还包括：将每个RAM的每个存储单元的存储状态对应保存在二维数组Bitmap中。
Bitmap是一种数据结构，代表了有限域中的稠集(dense set)，每一个元素至少出现一次，没有其他的数据和元素相关联。
本申请一些实施例中，通过建立Bitmap机制，在Bitmap中对应标记每个RAM的存储单元的存储状态，具体地，Bitmap中对应指定存储单元的存储状态，可以通过0或1来表示，其中，0表示该存储单元为可写入状态，1表示该存储单元为不可写入状态。在每次对RAM的存储单元进行操作后，对应更新Bitmap中该存储单元的存储状态；或者，通过设置Bitmap中指定存储单元的存储状态，以表示该存储单元的存储状态；可以理解的是，RAM中存储单元的数据写入通常是以覆盖的形式进行的，存储单元中是否存有数据并不影响该存储单元是否能够写入新的数据，因此，通过在Bitmap中对应标记每个RAM的存储单元的存储状态，能够对RAM数据有效性甄别控制。
对应地，在一些实施例中，查询特征地址在每个RAM中对应存储单元的存储状态，可包括：查询Bitmap中保存的特征地址在每个RAM中各对应存储单元的存储状态。
步骤103，根据请求类型对每个RAM执行相应的处理。
本申请实施例中，对并行RAM的数据阵列中每个RAM的读写地址线共用；通过查询每个RAM中对应存储单元的存储状态，实现对并行多个RAM的统一控制和管理。
具体地，通过一些实施例对于不同请求类型对每个RAM执行相应的处理方法进行展开说明。
图2a为图1所示的基于并行RAM的数据阵列管理方法中步骤103的局部分解示意图，如图2a所示，在一些实施例中，当数据管理请求对应的请求类型为缓存数据请求时，上述步骤103，根据请求类型对每个RAM执行相应的处理，可具体包括：
步骤103a，将缓存数据写入与特征地址对应的至少一个存储状态为可写入的存储单元中。
例如，在一些实施例中设置了并行的8个RAM，按照特征地址将缓存数据写入RAM中，当第一个RAM地址冲突时，即第一个RAM对应特征地址的存储单元存储状态为不可写入时，将缓存数据写入剩余RAM中任一地址未发生冲突的RAM中。
在一些实施例中，若每个RAM中与特征地址对应的存储单元的存储状态均为不可写入，向缓存数据请求的发送方反馈缓存失败信息，对于缓存失败的缓存数据做返回或丢弃处理。
进而实现了对基于并行RAM的数据阵列的数据写入统一管理。
图2b为图1所示的基于并行RAM的数据阵列管理方法中步骤103的分解流程图，在一些实施例中，如图2b所示，当数据管理请求对应的请求类型为查询数据请求时，上述步骤103，根据请求类型对每个RAM执行相应的处理，可具体包括：
步骤103b1，读取每个RAM对应查询地址的存储单元的数据内容；
步骤103b2，输出对应存储单元的存储状态为不可写入的数据内容；
步骤103b3，将对应存储单元的存储状态为可写入的数据内容置0输出。
进而实现了对基于并行RAM的数据阵列的数据查询统一管理，即对数据读取的统一管理。
图2c为图1所示的基于并行RAM的数据阵列管理方法中步骤103的分解流程图，在一些实施例中，如图2c所示，当数据管理请求对应的请求类型为清空数据请求时，上述步骤103，根据请求类型对每个RAM执行相应的处理，可具体包括：
步骤103c，将特征地址对应的存储单元的存储状态设置为可写入。
可以理解的是，RAM中存储单元的数据写入通常是以覆盖的形式进行的，存储单元中是否存有数据并不影响该存储单元是否能够写入新的数据，因此，通过在Bitmap中对应标记每个RAM的存储单元的存储状态为可写入，即可实现对该存储单元的存储功能释放。
进而实现了对基于并行RAM的数据阵列的数据清空统一管理。
在一些实施例中，上述方法还包括：
以第一预设时长为周期，对每个RAM的存储单元中所保存的缓存数据生存周期计数值减1；
以第二预设时长为周期，将每个RAM中所保存的缓存数据生存周期计数值为0的存储单元的存储状态设置为可写入。
可以理解的是，在上述实施例中，是以第一预设时长为缓存数据生存周期计数值减1的轮训周期，以第二预设时长为检测缓存数据生存周期计数值为0并清空的轮训周期。
在一些实施例中，对于第一预设时长和第二预设时长的计时功能，可以通过内置计时器或外置计时器实现。
RAM存储单元中保存的缓存数据生存周期计数值的初始值可在缓存数据写入时设置，也可根据实际需要在生存时间有效期间重置或延长；数据生存周期周期通常可为预设的次数，换算为数据生存时长则可以通过次计数值乘以第一预设时长计算得到；在一些应用场景中，也可以根据实际需要将数据生存周期设置为永不过期，避免数据生命周期归零被清理。
第一预设时长和第二预设时长可根据实际需要进行设置，二者无必须的时间关系；通常可以将第一预设时长和第二预设时长设置为可整除1000毫秒的时长，第一预设时长可为第二预设时长的整数倍，以便于计算，提高存储管理效率；在一些实施例中，为适配典型使用需求，第一预设时长可设置为100毫秒，第二预设时长可设置为10毫秒。
通过数据生存周期控制功能机制，通过对长时间无用数据进行清空缓存，释放地址空间。
图3为本申请具体实施例一种基于并行RAM实现数据阵列管理方法架构示意图，如图3所示，本申请一些实施例中提供一种并行RAM实现数据阵列管理实现方法300，该方案将多块RAM的读写地址线共用，其余所有信号线独立。该方案能够对数据进行缓存，根据缓存数据的特征地址(可以为数据中的特征位域或上级随路指示)，按照该地址对数据进行存入RAM中，当地址冲突时可以存入第2个RAM中，以此类推，本方案设置了8个RAM。描述符存储管理模块为本方案的核心，管理的各RAM的读写控制，超时清空、查询、写入等功能。
建立了Bitmap机制，Bitmap同步指示8块RAM中的每个存储单元的数据有效性，当某一RAM的某一地址写入数据有效后，Bitmap(二维数组)中该块RAM的该地址位标记值置为1。对应地，清空某一RAM空间时将Bitmap中该块RAM的该地址位标记值置为0。
支持对RAM的数据提取访问查询，支持输入查询地址，外界向描述符存储管理模块发出查询某一RAM地址数据请求时，由描述符存储管理模块控制8个RAM同时读取各自该地址的数据内容，根据Bitmap有效性来判断各RAM的数据是否为有效，若有效则将原本数据读出发送给请求查询方，若Bitmap无效，则将数据至0输出。
描述符存储管理模块识别外界的缓存清空请求，将Bitmap中相应RAM的对应存储地址的数据置0，代表清空(而并非真正的清除该RAM内数据)，用以清空该缓存空间，使得该地址空间可以对写入行为开放。
描述符存储管理模块设置内部计数器，根据配置计数器值，来执行计数周期的RAM内数据描述符生存时间计时功能。描述符存储管理模块根据默认设置为每隔100ms开始一轮缓存数据生存周期计数值减一操作，描述符存储管理模块同时读取8个RAM的数据(根据Bitmap指示数据有效性)，从0地址开始，读出8个RAM的0地址空间的数据，Bitmap指示各RAM的该数据有效性，若有效则将该RAM的数据生存周期位域段数值减一再写回该地址空间，若生存时间已经为零，则不进行操作。若Bitmap指示该RAM无效，则不对该RAM操作。
描述符存储管理模块设置内部计数器，根据配置计数器值，来执行计数周期的RAM内生存时间为0的数据超时回收功能，描述符存储管理模块根据默认设置为每隔10ms开始一轮缓存数据生存周期超时回收操作，描述符存储管理模块同时读取8个RAM的数据(根据Bitmap指示数据有效性)，从0地址开始，读出8个RAM的0地址空间的数据，Bitmap指示各RAM的该数据有效性，若有效同时该RAM的数据生存周期位域段数值不为0，则不执行回收操作，若生存时间已经为零，则进行回收操作，将对应Bitmap置0，同时输出该地址数据。若Bitmap指示该RAM无效，则不对该RAM操作。
通过统一控制对各RAM同时读写操作，利用建立Bitmap方法，根据在当前时刻实际每个RAM的情况，对各RAM的读写独立控制。比如，在当前状态下要执行将8个RAM的0x0a地址进行生存时间值减一，控制模块会统一将8个RAM进入该控制模式，但由于有可能0x0a该地址下只有6个RAM内有数，并该6个RAM内有RAM正在被清空等导致读写冲突的情况，本专利实现方法会在该时刻对各RAM的实际情况独立控制，对空RAM不执行生存周期减一操作，对读写冲突的RAM进行冲突等待。该方法提高了对多RAM并行操作的使用效率，该方法对RAM内数据管理功能丰富。
本实施例中采用8个RAM同时读写操作仅为举例说明，而非对RAM的个数的具体限制，RAM数量在2以上即可，达到大于1个RAM的并行控制，实则RAM个数越多，控制效率越高。
本方案技术效果如下：
1、由于现有技术基本为对独立RAM进行操作，对上层控制RAM模块进行逻辑复制，达到控制多个RAM的操作。本专利为同时对多个RAM进行统一操作，根据Bitmap有效指示，对每个RAM在统一操作下独立控制读写。
2、增加了RAM内数据生存周期控制管理，可以将长时间无用的数据清空，提高数据缓存的利用率。在对RAM内的数据执行生存时间递减、回收时也是同时对多个RAM统一进行操作，若有读写冲突的RAM则对该RAM进行等待执行，待冲突结束时再实行该操作。
3、建立了Bitmap指示RAM数据有效性机制，用以判断该RAM地址空间数据是否有效，便于多个RAM操作时，根据Bitmap指示独立控制有数据的RAM读写操作。
图4为本申请实施例一种基于并行RAM的数据阵列管理装置结构示意图，如图4所示，本申请基于并行RAM的数据阵列管理装置400可包括：
收发模块401，用于接收数据管理请求，确定数据管理请求对应的请求类型和特征地址；
控制模块402，用于查询特征地址在每个RAM中对应存储单元的存储状态；
处理模块403，用于根据请求类型对每个RAM执行相应的处理。
在本实施例中，基于并行RAM的数据阵列管理装置的收发模块401、控制模块402及处理模块403的具体处理及其所带来的技术效果可分别参考图1对应实施例中步骤101至104的相关说明，在此不再赘述。
在一些实施例中，当数据管理请求对应的请求类型为缓存数据请求时，处理模块403具体用于：
将缓存数据写入与所述特征地址对应的至少一个存储状态为可写入的存储单元中。
在一些实施例中，当数据管理请求对应的请求类型为查询数据请求时，处理模块403具体用于：
读取每个RAM对应查询地址的存储单元的数据内容；
输出对应存储单元的存储状态为不可写入的数据内容；
将对应存储单元的存储状态为可写入的数据内容置0输出。
在一些实施例中，当数据管理请求对应的请求类型为清空数据请求时，处理模块403具体用于：
将特征地址对应的存储单元的存储状态设置为可写入。
在一些实施例中，如图4所示，上述装置还包括：
Bitmap模块404，用于对应保存每个RAM的每个存储单元的存储状态；
控制模块402，具体用于查询Bitmap模块404中保存的特征地址在每个RAM中个对应存储单元的存储状态。
在一些实施例中，处理模块403，还用于以第一预设时长为周期，对每个RAM的存储单元中所保存的缓存数据生存周期计数值减一；以第二预设时长为周期，将每个RAM中所保存的缓存数据生存周期计数值为0的存储单元的存储状态设置为可写入。
需要说明的是，本公开的实施例提供的基于并行RAM的数据阵列管理装置中各模块的实现细节和技术效果可以参考本公开中其它实施例的说明，在此不再赘述。
本申请实施例公开了一种存储设备，包括：并行的两个以上RAM组成的数据阵列和上述任一用于管理数据阵列的基于并行RAM的数据阵列管理装置。
本申请实施例对于上述存储设备的具体形式不做具体限定，存储设备可包括芯片、可移动存储设备、计算机、智能家电、可移动电子设备、服务器等，本申请实施例描述的存储设备旨在包括但不限于这些和任意其它适合类型的存储器。
本申请实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于并行RAM的数据阵列管理方法，其特征在于，所述方法包括：
接收到数据管理请求，确定所述数据管理请求对应的请求类型和特征地址；
查询所述特征地址在每个RAM中对应存储单元的存储状态；
根据所述请求类型对所述每个RAM执行相应的处理。
2.根据权利要求1所述的方法，其特征在于，当所述数据管理请求对应的请求类型为缓存数据请求时，所述根据所述请求类型对所述每个RAM执行相应的处理，包括：
将所述缓存数据写入与所述特征地址对应的至少一个存储状态为可写入的所述存储单元中。
3.根据权利要求1所述的方法，其特征在于，当所述数据管理请求对应的请求类型为查询数据请求时，所述根据所述请求类型对所述每个RAM执行相应的处理，包括：
读取每个RAM对应所述查询地址的存储单元的数据内容；
输出对应存储单元的存储状态为不可写入的数据内容；
将对应存储单元的存储状态为可写入的数据内容置0输出。
4.根据权利要求1所述的方法，其特征在于，当所述数据管理请求对应的请求类型为清空数据请求时，所述根据所述请求类型对所述每个RAM执行相应的处理，包括：
将所述特征地址对应的存储单元的存储状态设置为可写入。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述方法还包括：
将每个RAM的每个存储单元的存储状态对应保存在二维数组Bitmap中；
所述查询所述特征地址在每个RAM中对应存储单元的存储状态，包括：查询所述Bitmap中保存的所述特征地址在每个RAM中各对应存储单元的存储状态。
6.一种基于并行RAM的数据阵列管理装置，其特征在于，所述装置包括：
收发模块，用于接收数据管理请求，确定所述数据管理请求对应的请求类型和特征地址；
控制模块，用于查询所述特征地址在每个RAM中对应存储单元的存储状态；
处理模块，用于根据所述请求类型对所述每个RAM执行相应的处理。
7.根据权利要求6所述的装置，其特征在于，当所述数据管理请求对应的请求类型为缓存数据请求时，所述处理模块具体用于：
将所述缓存数据写入与所述特征地址对应的至少一个存储状态为可写入的所述存储单元中。
8.根据权利要求6所述的装置，其特征在于，当所述数据管理请求对应的请求类型为查询数据请求时，所述处理模块具体用于：
读取每个RAM对应所述查询地址的存储单元的数据内容；
输出对应存储单元的存储状态为不可写入的数据内容；
将对应存储单元的存储状态为可写入的数据内容置0输出。
9.根据权利要求6所述的装置，其特征在于，当所述数据管理请求对应的请求类型为清空数据请求时，所述处理模块具体用于：
将所述特征地址对应的存储单元的存储状态设置为可写入。
10.一种存储设备，其特征在于，所述存储设备包括：并行的两个以上RAM组成的数据阵列和权利要求6至9中任一项中用于管理所述数据阵列的基于并行RAM的数据阵列管理装置。
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