KR20140142927A - 혼합 기수 파이프라인 fft 프로세서 및 이를 이용한 fft 프로세싱 방법 - Google Patents

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Abstract

혼합 기수 파이프라인 FFT 프로세서 및 FFT 프로세싱 방법이 개시된다. 본 발명에 따른 혼합 기수 파이프라인 FFT 프로세서는 서로 직렬 연결된 제1 래딕스 프로세서들을 포함하는 제1 래딕스 체인; 서로 직렬 연결된 제2 래딕스 프로세서들을 포함하고, 상기 제1 래딕스 체인과 직렬 연결되는 제2 래딕스 체인; 상기 제1 래딕스 체인으로 입력되는 시퀀스에 대한 인덱스 매핑을 수행하는 입력 버퍼; 및 상기 제1 및 제2 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 최종 FFT 출력을 생성하는 출력 버퍼를 포함한다.

Description

혼합 기수 파이프라인 FFT 프로세서 및 이를 이용한 FFT 프로세싱 방법 {MIXED-RADIX PIPELINED FFT PROCESSOR AND METHOD USING THE SAME}
본 발명은 FFT(Fast Fourier Transform) 프로세서에 관한 것으로, 특히 직교 주파수 분할 다중화(OFDM; Orthogonal Frequency Division Multiplexing) 및 단일 캐리어 기반 주파수 분할 다중화(SC-FDM; Single-Carrier Frequency Division Multiplexing)에서 널리 사용되는 고속 푸리에 변환(Fast Fourier Transform) 장치에 관한 것이다.
최근 들어, 4세대 통신 방식으로 LTE(Long Term Evolution) 시스템이 고속 및 대용량 전송의 수요 요구에 맞추어 널리 이용되고 있다. LTE 시스템은 기지국에서 단말로 데이터를 전송하는 하향링크(downlink)와 단말로부터 기지국으로 데이터를 전송하는 상향링크(uplink)로 나뉜다.
LTE 하향링크 시스템에서는 OFDM(Orthogonal Frequency Division Multiplexing) 통신 방식이 사용되고, LTE 상향링크 시스템에서는 저전력 동작을 위해 좋은 PAR(Peak-to-Average Ratio) 특성을 갖는 SC-FDM(Single-Carrier Frequency Division Multiplexing) 방식이 사용된다.
상향링크의 OFDM 시스템 및 하향링크의 SC-FDM 시스템은 기저대역 신호 처리를 위해 필수적으로 고속 데이터 처리가 가능한 FFT 프로세서를 필요로 한다. 특히, SC-FDM 시스템은 2의 승수(power of 2)로 이루어진 FFT 길이뿐만 아니라 2, 3 및 5와 같은 소수(prime number)에 기반한 혼합 형태의 래딕스 구조(mixed-radix)를 갖는 FFT 프로세서를 필요로 한다.
종래의 FFT 프로세서는 크게 두 종류로 나뉜다.
첫 번째 종류는 래딕스-r 프로세서와 FFT 길이인 N 워드(words) 크기를 갖는 단일 메모리(single memory)로 구성되는 구조로 이루어진다. 단일 메모리를 사용하는 경우에는 인-플레이스(In-place) 알고리즘을 사용해야 하는데, 인-플레이스 방식은 FFT의 길이만큼의 어드레스 크기를 갖는 단일 메모리가 주어지고 특정 주소에서 데이터를 읽어와서 래딕스-r 연산을 수행한 후, 다시 동일한 주소의 메모리 공간에 저장하는 방식이다. 이 종류의 FFT 프로세서는 단일 래딕스-r 연산기를 사용하므로 FFT의 길이와 스테이지(stage)의 수만큼 전체 동작 시간이 늘어나기 때문에 처리율이 낮아지는 단점이 있다. 그러나, 단일 래딕스-r 연산기를 사용함으로써 회로 크기 측면에서는 장점이 있고, 하드웨어 비용이 적게 들고 저전력 구현이 용이하다는 장점이 있다. 이 종류의 FFT 프로세서는 DAB(Digital Audio Broadcasting) 시스템과 같이 작은 대역폭 및 낮은 처리율이 요구되는 응용분야에 적합하다.
두 번째 종류는 여러 개의 래딕스-r 프로세서들과 각각의 래딕스-r 프로세서 사이에 메모리(buffer)가 삽입된 형태의 파이프라인 구조로 이루어진다. 파이프라인 FFT 구조를 살펴 보면, 전체 구조가 여러 개의 스테이지(stage)로 구성되며, 스테이지끼리 직렬로 연결되는 방식이다. 각각의 스테이지는 고유의 래딕스-r 프로세서를 갖고 있으며, 데이터를 저장하기 위한 버퍼를 따로 가지고 있다. 따라서 독립적으로 동작이 가능하므로 동시에 여러 개의 래딕스-r 연산을 수행할 수 있다. 결국, 파이프라인 FFT 구조는 메모리 사용 측면에서는 인-플레이스 방식과 동일하나 각각의 스테이지에서 동시에 래딕스-r 연산을 수행할 수 있으므로 인-플레이스 방식에 비해 처리율이 월등히 높다. 다만, 파이프라인 방식은 다수의 래딕스-r 프로세서를 유지해야 하므로 하드웨어 크기가 커지는 단점이 있고, 고속 처리를 요하는 WLAN(Wireless LAN)이나 LTE 같은 응용분야에 적합하다.
특히, 소수(prime number) 기반의 길이에 대한 FFT를 처리하고자 하는 경우에는 제어 및 구현의 복잡성 때문에 인-플레이스 방식의 FFT 프로세서가 사용되는 경우가 많다.
한국공개특허 2012-0071297호는 radix-2, radix-3 및 radix-5 엔진을 별개로 두고 병렬처리를 통해 이산 푸리에 변환을 수행하는 구조를 개시하고 있으나, 파이프라인 방식에 비해 처리율이 떨어진다는 문제가 있다.
또한, Chen-Fong Hsiao 등의 논문 "A Generalized Mixed-Radix Algorithm for Memory-Based FFT Processors"에는 radix-2, radix-3, radix-5 프로세스를 처리하는 FFT 코어와 여러 개의 뱅크로 구성되는 2개의 메모리 모듈 및 데이터 교환 스위치를 이용하여 인-플레이스 방식에서 데이터 처리율을 높이는 기술이 개시되어 있으나, 파이프라인 방식에 비해서는 처리율이 떨어진다는 문제가 있다.
따라서, 소수 기반 길이의 FFT 처리에도 효율적으로 적용될 수 있는 새로운 파이프라인 구조의 FFT 프로세서의 필요성이 절실하게 대두된다.
상기한 과제를 해결하기 위한 본 발명의 목적은, 소수 기반 길이의 FFT 처리에도 효율적으로 적용될 수 있고, 회로 면적에서도 효율적이고 고속 처리율을 갖는 파이프라인 구조의 FFT 프로세서를 제공하는 것을 목적으로 한다.
또한, 본 발명의 목적은 서로 다른 소수에 상응하는 래딕스-r 체인들로 구성되고 각각의 체인이 파이프라인 방식으로 동작하는 FFT 프로세서를 제공하는 것을 목적으로 한다.
또한, 본 발명의 목적은 서로 다른 소수에 상응하는 래딕스-r 체인들로 구성되고 각각의 체인들 사이에는 트위들 펙터 곱셈이 필요하지 않아서 트위들 펙터 롬(ROM)이 필요 없고, 변수 복소수 곱셈도 필요하지 않고, 오직 상수 곱셈기(trivial multiplier)만을 사용하여 LTE 표준에서 요구되는 34가지 FFT 길이를 처리하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 혼합 기수 파이프라인 FFT 프로세서는, 서로 직렬 연결된 제1 래딕스 프로세서들을 포함하는 제1 래딕스 체인; 서로 직렬 연결된 제2 래딕스 프로세서들을 포함하고, 상기 제1 래딕스 체인과 직렬 연결되는 제2 래딕스 체인; 상기 제1 래딕스 체인으로 입력되는 시퀀스에 대한 인덱스 매핑을 수행하는 입력 버퍼; 및 상기 제1 및 제2 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 최종 FFT 출력을 생성하는 출력 버퍼를 포함한다.
이 때, 상기 제1 래딕스 및 제2 래딕스는 모두 소수(prime number)일 수 있다.
이 때, 상기 제1 래딕스 체인 및 상기 제2 래딕스 체인은 트위들 펙터 곱셈 없이 직렬 연결될 수 있다.
이 때, 상기 제1 래딕스 체인은 각각 상기 제1 래딕스 프로세서들에 상응하는 제1 버퍼들, 상기 제1 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 제1 상수 곱셈기들(trivial multipliers) 및 상기 제1 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제1 멀티플렉서를 포함할 수 있다.
이 때, 상기 제2 래딕스 체인은 각각 상기 제2 래딕스 프로세서들에 상응하는 제2 버퍼들, 상기 제2 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 제2 상수 곱셈기들(trivial multipliers) 및 상기 제2 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제2 멀티플렉서를 포함할 수 있다.
이 때, 상기 혼합 기수 파이프라인 FFT 프로세서는 서로 직렬 연결된 제3 래딕스 프로세서들을 포함하고, 상기 제2 래딕스 체인과 직렬 연결되는 제3 래딕스 체인을 더 포함하고, 상기 제3 래딕스도 소수이며, 상기 출력 버퍼는 상기 제1, 제2 및 제3 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 상기 최종 FFT 출력을 생성하고, 상기 제3 래딕스 체인은 상기 제2 래딕스 체인과 트위들 팩터 곱셈 없이 직렬 연결될 수 있다.
이 때, 상기 제3 래딕스 체인은 각각 상기 제3 래딕스 프로세서들에 상응하는 제3 버퍼들, 상기 제3 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 하나 이상의 제3 상수 곱셈기(trivial multiplier) 및 상기 제3 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제3 멀티플렉서를 포함할 수 있다.
이 때, 상기 제1, 제2 및 제3 래딕스 체인은 각각 상기 제1 버퍼들, 제2 버퍼들 및 제3 버퍼들에 상응하는 지연시간을 제어하여 다양한 FFT 길이를 지원할 수 있다.
또한, 본 발명의 일실시예에 따른 FFT 프로세싱 방법은, 각각, 동일한 래딕스에 상응하는 래딕스 프로세서들을 이용하여 수행되는 래딕스 프로세싱들을 수행하는 단계; 및 둘 이상의 상기 래딕스 프로세싱들에 대한 파이프라인 방식 동작을 통해 FFT 출력을 생성하는 단계를 포함한다.
이 때, 상기 래딕스 프로세서들은 직렬 연결되고, 상기 래딕스는 소수일 수 있다.
이 때, 래딕스 프로세싱들을 수행하는 단계는 상수 곱셈기(trivial multiplier)를 이용하여 상기 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 단계를 포함할 수 있다.
이 때, 상기 파이프라인 방식 동작은 트위들 펙터 곱셈 없이 수행될 수 있다.
본 발명에 따르면, 다양한 소수 기반 길이의 FFT 처리에도 효율적으로 적용될 수 있고, 회로 면적에서도 효율적이고 고속 처리율을 갖는 파이프라인 구조의 FFT 프로세서가 제공된다.
또한, 본 발명은 서로 다른 소수에 상응하는 래딕스-r 체인들로 구성되고 각각의 체인이 파이프라인 방식으로 동작하여 FFT 프로세서의 하드웨어 복잡도는 낮추면서도 높은 처리율(high rate), 적은 지연시간(latency)을 제공할 수 있다.
또한, 본 발명은 서로 다른 소수에 상응하는 래딕스-r 체인들로 구성되고 각각의 체인들 사이에는 트위들 펙터 곱셈이 필요하지 않아서 트위들 펙터 롬(ROM)이 필요 없고, 변수 복소수 곱셈도 필요하지 않고, 오직 상수 곱셈기(trivial multiplier)만을 사용하여 LTE 표준에서 요구되는 34가지 FFT 길이를 처리할 수 있다.
도 1은 본 발명의 일실시예에 따른 혼합 기수 파이프라인 FFT 프로세서를 나타낸 블록도이다.
도 2는 도 1에 도시된 제1 래딕스 체인의 일 예를 나타낸 블록도이다.
도 3은 도 1에 도시된 제2 래딕스 체인의 일 예를 나타낸 블록도이다.
도 4는 도 1에 도시된 제3 래딕스 체인의 일 예를 나타낸 블록도이다.
도 5는 34가지 FFT에 대한 래딕스 구성 및 버퍼 구성을 나타낸 도면이다.
도 6은 본 발명의 일실시예에 따른 FFT 프로세싱 방법을 나타낸 동작 흐름도이다.
도 7은 단일 메모리 기반 FFT 프로세서 및 본 발명의 FFT 프로세서의 FFT 길이에 따른 FFT 지연 시간을 나타낸 도면이다.
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 특히, 이하에서는 본 발명의 혼합 기수 파이프라인 FFT 프로세서 및 프로세싱 방법을 LTE 상향링크에 사용하는 FFT 프로세서를 예로 들어 설명한다. 먼저, LTE 상향 링크에서 요구하는 DFT 수식을 살펴보고, 알고리즘을 유도한 후에 이를 위한 적절한 하드웨어 구조를 제시한다.
먼저, LTE 표준에서 요구하는 DFT 기능을 수식적으로 나타내면 하기 수학식 1과 같다.
[수학식 1]
Figure pat00001

상기 수학식 1에서 WN은 트위들 팩터(twiddle factor), n은 시간 인덱스(time index)이고, k는 주파수 인덱스(frequency index)이다. 그리고, m은 1부터 100까지의 범위를 갖는 정수이며, α, β 및 γ는 음이 아닌 정수이다. 계산의 복잡도를 낮추기 위해 N 포인트 DFT는 N2, N3 및 N5 포인트 FFT로 분해될 수 있다. 여기서, N2, N3 및 N5는 각각 양의 부호를 가지며, 2, 3 및 5의 거듭제곱을 갖는 정수이다. 이 때, 만약 N2, N3 및 N5가 서로 소(prime)인 관계이면 하기 수학식 2를 만족한다.
[수학식 2]
Figure pat00002

상기 수학식 2에서 p1, p2, p3, p4, q1, q2, q3 및 q4는 양의 정수이다. 따라서, 상기 수학식 2는 하기 수학식 3과 같이 표현이 가능하다. 이를 소수 인수 알고리즘(prime factor algorithm; PFA)이라고 한다.
[수학식 3]
Figure pat00003

상기 수학식 3에서 N2는 선형 매핑 방법에 의해서 8차원을 갖는 래딕스-2 프로세서들로 분해될 수 있다. 이 때, 이와 같은 분해 방법을 공통 인수 알고리즘(common factor algorithm; CFA)이라고 한다. 공통 인수 알고리즘에 의해 하기 수학식 4를 얻는다.
[수학식 4]
Figure pat00004

마찬가지로, N3는 5차원을 갖는 래딕스-3 프로세서들로 분해가 가능하고, 하기 수학식 5가 얻어진다.
[수학식 5]
Figure pat00005

마찬가지로, N5는 3차원을 갖는 래딕스-5 프로세서들로 분해가 가능하고, 하기 수학식 6이 얻어진다.
[수학식 6]
Figure pat00006

상기 수학식 4, 5 및 6은 각각 래딕스-2, 래딕스-3 및 래딕스-5에 상응하는 래딕스 체인들에 해당하는 것일 수 있다. 이 때, 3개의 래딕스 체인들이 최종적으로 상기 수학식 3에 따른 소수 인수 알고리즘(PFA)을 통해서 하나의 구조로 표현될 수 있다. 상기 수학식 1 내지 6을 통해서 유도된 소수 인수 알고리즘(PFA) 및 공통 인수 알고리즘(CFA) 결합 알고리즘은 최종적으로 입력 및 출력 단에 시퀀스 오더(order)를 바꿔주는 인덱스 매핑(index mapping) 동작이 필요한데, 이는 상기 수학식 2를 통해 수행될 수 있다.
도 1은 본 발명의 일실시예에 따른 혼합 기수 파이프라인 FFT 프로세서를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 혼합 기수 파이프라인 FFT 프로세서는 제1 래딕스 체인(110), 제2 래딕스 체인(120), 제3 래딕스 체인(130), 입력 버퍼(140) 및 출력 버퍼(150)를 포함한다.
이 때, 입력 버퍼(140) 및 출력 버퍼(150)는 소수 인수 알고리즘(PFA)에 따른 인덱스 매핑을 수행하기 위해 구비된다.
제1 래딕스 체인(110)은 서로 직렬 연결된 제1 래딕스 프로세서들을 포함한다.
제2 래딕스 체인(120)은 서로 직렬 연결된 제2 래딕스 프로세서들을 포함하고, 상기 제1 래딕스 체인과 직렬 연결된다.
제3 래딕스 체인(130)은 서로 직렬 연결된 제3 래딕스 프로세서들을 포함하고, 상기 제2 래딕스 체인과 직렬 연결된다.
이 때, 제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130)은 각각 래딕스-28 체인, 래딕스-35 체인 및 래딕스 52 체인에 상응하는 것일 수 있다.
입력 버퍼(140)는 제1 래딕스 체인(110)으로 입력되는 시퀀스에 대한 인덱스 매핑을 수행한다.
출력 버퍼(150)는 제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130) 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 최종 FFT 출력을 생성한다.
이 때, 제1 래딕스, 제2 래딕스 및 제3 래딕스는 모두 소수(prime number)일 수 있다.
이 때, 소수 인수 알고리즘(PFA)에 따라 제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130)은 트위들 펙터 곱셈 없이 직렬 연결될 수 있다.
제1 래딕스 체인(110)은 각각 상기 제1 래딕스 프로세서들에 상응하는 제1 버퍼들, 상기 제1 래딕스 프로세서들 사이에서 트위들 팩터 곱셈 연산을 수행하는 제1 상수 곱셈기들(trivial multipliers) 및 제1 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제1 멀티플렉서를 포함할 수 있다.
제2 래딕스 체인(120)은 각각 상기 제2 래딕스 프로세서들에 상응하는 제2 버퍼들, 상기 제2 래딕스 프로세서들 사이에서 트위들 팩터 곱셈연산을 수행하는 제2 상수 곱셈기들(trivial multipliers) 및 상기 제2 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제2 멀티플렉서를 포함할 수 있다.
제3 래딕스 체인(130)은 각각 상기 제3 래딕스 프로세서들에 상응하는 제3 버퍼들, 상기 제3 래딕스 프로세서들 사이에서 트위들 팩터 곱셈연산을 수행하는 하나 이상의 제3 상수 곱셈기(trivial multiplier) 및 상기 제3 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제3 멀티플렉서를 포함할 수 있다.
이 때, 제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130)은 각각 상기 제1 버퍼들, 제2 버퍼들 및 제3 버퍼들에 상응하는 지연시간을 제어하여 다양한 FFT 길이를 지원할 수 있다.
제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130) 내부는 공통 인수 알고리즘(CFA)에 따라 각각의 래딕스-2, 래딕스-3 및 래딕스-5 프로세서들이 구성되어 있다. 이 때, 래딕스-3 및 래딕스-5 프로세서는 Winograd FFT를 이용하여 구현될 수 있다. 제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130) 내부에서 각각의 래딕스-r 프로세서들은 트위들 펙터 곱셈연산을 통하여 직렬 연결될 수 있다. 제1 래딕스 체인(110), 제2 래딕스 체인(120) 및 제3 래딕스 체인(130)은 각각 내부에 출력을 먹싱하여 다음 체인으로 보내는 역할을 수행하는 멀티플렉서를 포함할 수 있다.
도 2는 도 1에 도시된 제1 래딕스 체인의 일 예를 나타낸 블록도이다.
도 2를 참조하면, 도 1에 도시된 제1 래딕스 체인은 래딕스-2 프로세서들(211, 212, 213, 214, 215, 216, 217, 218), 버퍼들(221, 222, 223, 224, 225, 226, 227, 228), 상수 곱셈기들(trivial multipliers; 231, 232, 233, 234, 235, 236, 237) 및 멀티플렉서(240)를 포함한다.
도 2에 도시된 래딕스-2 프로세서들은 청구항에 기재된 제1 래딕스 프로세서들에 상응한다.
도 3은 도 1에 도시된 제2 래딕스 체인의 일 예를 나타낸 블록도이다.
도 3을 참조하면, 도 1에 도시된 제2 래딕스 체인은 래딕스-3 프로세서들(311, 312, 313, 314, 315), 버퍼들(321, 322, 323, 324, 325), 상수 곱셈기들(331, 332, 333, 334) 및 멀티플렉서(340)를 포함한다.
도 3에 도시된 래딕스-3 프로세서들은 청구항에 기재된 제2 래딕스 프로세서들에 상응한다.
도 4는 도 1에 도시된 제3 래딕스 체인의 일 예를 나타낸 블록도이다.
도 4를 참조하면, 도 1에 도시된 제3 래딕스 체인은 래딕스-5 프로세서들(411, 412), 버퍼들(421, 422), 상수 곱셈기(431) 및 멀티플렉서(440)를 포함한다.
도 4에 도시된 래딕스-5 프로세서들은 청구항에 기재된 제3 래딕스 프로세서들에 상응한다.
도 2 내지 4에 기재된 트위들 인덱스 값들은 각각의 래딕스 체인 내에서 트위들 곱셈을 수행할 때 트리비얼 팩터(trivial factor)를 제어하거나 주소를 유도하는데 사용될 수 있고, 아래와 같이 정의될 수 있다. 이 때, 트위들 인덱스 값들은 소수 2, 3, 5를 베이스(base)로 하는 카운터를 이용하여 간단하게 생성될 수 있다.
Figure pat00007
Figure pat00008

도 5는 34가지 FFT에 대한 래딕스 구성 및 버퍼 구성을 나타낸 도면이다.
도 5에서 '-'는 버퍼가 사용되지 않음을 의미한다.
기존 인-플레이스(in-place) 방식과 본 발명에서 제시된 파이프라인 방식을 비교하면 다음과 같다. LTE 상향링크 표준에서 제시하고 있는 34가지의 길이를 지원하는 혼합-기수 FFT에 있어서, 2가지 측면의 비교가 가능하다.
첫 번째로, 지연시간(latency)은 본 발명에 따른 파이프라인 방식의 경우 입력에서 출력까지 N-1의 딜레이(delay)를 갖는다. 따라서, 가장 큰 지연시간을 갖는 1200-포인트 DFT의 경우에는 지연시간이 1199 사이클(cycles)이 된다. 종래의 인-플레이스 방식의 경우에 지연시간은 각각의 스테이지별로 처리되는 래딕스-r 연산 수의 총합으로 나타낼 수 있다. 따라서, 이 경우에는 1152-포인트 DFT의 경우가 4800 사이클(cycles)로 가장 큰 지연시간을 갖는다(래딕스-r 프로세서 내부에 적용되는 내부 딜레이는 고려하지 않는다). 인-플레이스 방식을 래딕스-2/3/4/5로 구성하는 경우에는 1152-포인트 DFT의 경우 2208 사이클(cycles)의 딜레이를 갖는다.
두 번째로, 총 버퍼의 사용량은 인-플레이스 방식의 경우 동시 입출력 처리 조건을 만족시키기 위해 메모리가 래딕스-r에 따라 뱅크화되어야 한다. 또한, 34가지의 DFT를 처리해야 하므로 래딕스-2, 래딕스-3 및 래딕스-5의 체인 구성이 변화하므로, 5개의 뱅크가 지원되어야 하며, 각각의 뱅크 크기는 최대로 지원되어야 하는 DFT 길이에 의해 결정된다. 따라서, 5개 뱅크의 메모리 크기는 각각 600, 600, 400, 240 및 240의 크기를 가져야 한다. 결국, 인-플레이스 방식의 경우 총 버퍼의 사용량이 2080이다. 인-플레이스 방식을 래딕스-2/3/4/5로 구성하는 경우에는 뱅크들이 메모리 크기는 600, 600, 400, 300 및 240의 크기를 갖기 때문에 총 버퍼의 사용량은 2140이 된다.
본 발명에 따른 파이프라인 방식의 경우 도 2 내지 도 4에 도시된 Buf1 ~ Buf15까지 최대로 사용되는 버퍼의 총량을 구하면 1457이 된다. 따라서, 총 버퍼 사용측면에서 파이프라인 방식이 유리한 것을 알 수 있다.
도 6은 본 발명의 일실시예에 따른 FFT 프로세싱 방법을 나타낸 동작 흐름도이다.
도 6을 참조하면, 본 발명의 일실시예에 따른 FFT 프로세싱 방법은, 각각, 동일한 래딕스에 상응하는 래딕스 프로세서들을 이용하여 수행되는 래딕스 프로세싱들을 수행한다(S610).
이 때, 래딕스 프로세서들은 직렬 연결되고, 상기 래딕스는 소수일 수 있다.
이 때, 단계(S610)는 상수 곱셈기(trivial multiplier)를 이용하여 상기 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 FFT 프로세싱 방법은, 둘 이상의 상기 래딕스 프로세싱들에 대한 파이프라인 방식 동작을 통해 FFT 출력을 생성한다(S620).
이 때, 파이프라인 방식 동작은 트위들 펙터 곱셈 없이 수행될 수 있다.
도 6에 도시된 각 단계는 도 6에 도시된 순서, 역순 또는 동시에 수행될 수 있다.
도 7은 단일 메모리 기반 FFT 프로세서 및 본 발명의 FFT 프로세서의 FFT 길이에 따른 FFT 지연 시간을 나타낸 도면이다.
도 7을 참조하면, 인-플레이스 방식에 비하여 본 발명에 따른 파이프라인 방식이 메모리 사용 측면뿐만 아니라 프로세싱 시간 측면에서도 월등히 유리한 것을 알 수 있다. 본 발명에 따른 파이프라인 방식은 단순화된 트위들(twiddle) 곱셈기를 사용하여 하드웨어 비용을 줄일 수 있으며, 디지트 카운터(digit counter)를 사용하여 멀티플렉서 제어도 용이하게 수행할 수 있다. 따라서, 본 발명에 따른 파이프라인 방식은 LTE 베이스 스테이지(base stage)와 같이 고속의 DFT 처리를 요하는 응용분야에서 효율적으로 사용될 수 있다.
즉, 본 발명에 따른 파이프라인 방식은 FFT를 설계함에 있어 전체 하드웨어 크기면에서 큰 비중을 차지하고 있는 복소수 곱셈기의 사용을 최소화시키거나 제거함으로써 하드웨어 비용을 크게 줄이고, 메모리(버퍼)의 사용량을 최적화함으로써 하드웨어 크기를 크게 줄일 수 있다. 특히, 본 발명에 따른 파이프라인 방식은 2, 3, 5나 7과 같은 소수 기반의 길이를 갖는 FFT 프로세서가 필요한 신호처리 응용 분야에 널리 활용될 수 있다. 특히, 본 발명은 파이프라인 형태로 동작이 가능하므로 높은 데이터 처리율을 요구하는 분야에 활용가능성이 높다.
이상에서와 같이 본 발명에 따른 혼합 기수 파이프라인 FFT 프로세서 및 FFT 프로세싱 방법은 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
110: 제1 래딕스 체인
120: 제2 래딕스 체인
130: 제3 래딕스 체인
140: 입력 버퍼
150: 출력 버퍼

Claims (12)

  1. 서로 직렬 연결된 제1 래딕스 프로세서들을 포함하는 제1 래딕스 체인;
    서로 직렬 연결된 제2 래딕스 프로세서들을 포함하고, 상기 제1 래딕스 체인과 직렬 연결되는 제2 래딕스 체인;
    상기 제1 래딕스 체인으로 입력되는 시퀀스에 대한 인덱스 매핑을 수행하는 입력 버퍼; 및
    상기 제1 및 제2 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 최종 FFT 출력을 생성하는 출력 버퍼
    를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  2. 청구항 1에 있어서,
    상기 제1 래딕스 및 제2 래딕스는 모두 소수(prime number)인 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  3. 청구항 2에 있어서,
    상기 제1 래딕스 체인 및 상기 제2 래딕스 체인은 트위들 펙터 곱셈 없이 직렬 연결되는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  4. 청구항 3에 있어서,
    상기 제1 래딕스 체인은
    각각 상기 제1 래딕스 프로세서들에 상응하는 제1 버퍼들, 상기 제1 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 제1 상수 곱셈기들(trivial multipliers) 및 상기 제1 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제1 멀티플렉서를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  5. 청구항 4에 있어서,
    상기 제2 래딕스 체인은
    각각 상기 제2 래딕스 프로세서들에 상응하는 제2 버퍼들, 상기 제2 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 제2 상수 곱셈기들(trivial multipliers) 및 상기 제2 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  6. 청구항 5에 있어서,
    상기 혼합 기수 파이프라인 FFT 프로세서는
    서로 직렬 연결된 제3 래딕스 프로세서들을 포함하고, 상기 제2 래딕스 체인과 직렬 연결되는 제3 래딕스 체인을 더 포함하고,
    상기 제3 래딕스도 소수이며,
    상기 출력 버퍼는 상기 제1, 제2 및 제3 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 상기 최종 FFT 출력을 생성하고,
    상기 제3 래딕스 체인은 상기 제2 래딕스 체인과 트위들 팩터 곱셈 없이 직렬 연결되는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  7. 청구항 6에 있어서,
    상기 제3 래딕스 체인은
    각각 상기 제3 래딕스 프로세서들에 상응하는 제3 버퍼들, 상기 제3 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 하나 이상의 제3 상수 곱셈기(trivial multiplier) 및 상기 제3 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제3 멀티플렉서를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  8. 청구항 7에 있어서,
    상기 제1, 제2 및 제3 래딕스 체인은
    각각 상기 제1 버퍼들, 제2 버퍼들 및 제3 버퍼들에 상응하는 지연시간을 제어하여 다양한 FFT 길이를 지원하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서.
  9. 각각, 동일한 래딕스에 상응하는 래딕스 프로세서들을 이용하여 수행되는 래딕스 프로세싱들을 수행하는 단계; 및
    둘 이상의 상기 래딕스 프로세싱들에 대한 파이프라인 방식 동작을 통해 FFT 출력을 생성하는 단계
    를 포함하는 것을 특징으로 하는 FFT 프로세싱 방법.
  10. 청구항 9에 있어서,
    상기 래딕스 프로세서들은 직렬 연결되고, 상기 래딕스는 소수인 것을 특징으로 하는 FFT 프로세싱 방법.
  11. 청구항 10에 있어서,
    상기 래딕스 프로세싱들을 수행하는 단계는
    상수 곱셈기(trivial multiplier)를 이용하여 상기 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 단계를 포함하는 것을 특징으로 하는 FFT 프로세싱 방법.
  12. 청구항 11에 있어서,
    상기 파이프라인 방식 동작은
    트위들 펙터 곱셈 없이 수행되는 것을 특징으로 하는 FFT 프로세싱 방법.
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