KR20120072226A - 고속 퓨리에 변환기 - Google Patents

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Abstract

본 발명은 파이프라인 방식의 고속 퓨리에 변환기를 설계함에 있어 사용해야 할 복소수 곱셈기의 개수를 최소화하고 상수 곱셈기의 수를 최적화함으로써 회로 크기와 전력 소모 관점에서 매우 효율적인 고속 퓨리에 변환기에 관한 것으로, 입력 데이터에 대한 버터플라이 연산을 수행하는 Radix-2 버터플라이 연산부; 상기 Radix-2 버터플라이 연산부로부터 출력되는 데이터를 저장하는 버퍼부; 트위들 팩터를 선택적으로 출력하는 먹스부; 및 상기 Radix-2 버터플라이 연산부로부터 출력되는 출력 데이터와 상기 먹스부로부터 출력되는 상기 트위들 팩터를 상수 곱셈 연산하여 출력하는 상수 곱셈기;를 포함하는 것을 특징으로 한다.

Description

고속 퓨리에 변환기{FAST FOURIER TRANSFORM}
본 발명은 고속 퓨리에 변환기(FFT/IFFT)에 관한 것으로, 더 상세하게는 직교 주파수 분할 다중화(OFDM) 변복조 통신 시스템 등의 신호처리 분야에서 널리 사용되고 있는 고속 퓨리에 변환기에 관한 것이다.
FET는 직교 주파수 분할 다중화(OFDM) 변복조 통신 시스템 등의 신호처리 분야에서 널리 사용되고 있다.
이러한 FFT는 OFDM 수신기에 있어 가장 필수적으로 사용되는 구성요소로 FFT의 길이가 커짐에 따라 계산량이 매우 복잡해지므로 이를 극복하기 위한 여러가지 설계 기법들이 제시되고 있는 실정이다.
일반적으로 FFT를 설계하는 방식은 인-플레이스(In-place) 방식과 파이프라인(pipelined) 방식으로 나뉘게 된다.
인-플레이스 방식은 FFT의 길이만큼 어드레스 크기를 갖는 단일 메모리가 주어지고 특정 번지에서 데이터를 읽어와서 radix-r 연산을 수행한 후, 다시 동일한 번지를 갖는 메모리 공간에 저장하는 방식이다.
이는 단일 radix-r 연산기를 사용하기 때문에 FFT의 길이와 스테이지(stage)의 수만큼 전체 동작시간이 늘어나는 단점이 있다. 그러나 단일 radix-r 연산기를 사용함으로써 회로 크기 측면에서는 유리하다.
파이프라인 설계 방식은 FFT의 구조가 여러 스테이지로 구성되며, 스테이지끼리 직렬로 연결되는 방식이다. 각각의 스테이지는 고유의 radix-r 연산기를 갖고 있으며, 데이터를 저장하기 위한 버퍼를 따로 가지고 있다.
따라서 독립적으로 동작이 가능하므로 동시에 여러 개의 radix-r 연산을 수행할 수 있으므로 메모리 사용 측면에서는 인-플레이스 방식과 동일하지만, 각각의 스테이지에서 동시에 radix-r 연산을 수행할 수 있기 때문에 인-플레이스 방식에 비해 처리율이 월등히 높다.
상기한 기술구성은 본 발명의 이해를 돕기 위한 배경기술로서, 본 발명이 속하는 기술분야에서 널리 알려진 종래기술을 의미하는 것은 아니다.
본 발명은 파이프라인 방식의 고속 퓨리에 변환기를 설계함에 있어 사용해야 할 복소수 곱셈기의 개수를 최소화하고 상수 곱셈기의 수를 최적화함으로써 회로 크기와 전력 소모 관점에서 매우 효율적인 고속 퓨리에 변환기를 제공하는데 그 목적이 있다.
본 발명에 의한 고속 퓨리에 변환기는, 입력 데이터에 대한 버터플라이 연산을 수행하는 Radix-2 버터플라이 연산부; 상기 Radix-2 버터플라이 연산부로부터 출력되는 데이터를 저장하고 상기 Radix-2 버터플라이 연산부로 출력하는 버퍼부; 트위들 팩터를 선택적으로 출력하는 먹스부; 및 상기 Radix-2 버터플라이 연산부로부터 출력되는 출력 데이터와 상기 먹스부로부터 출력되는 상기 트위들 팩터를 상수 곱셈 연산하여 출력하는 상수 곱셈기를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 Radix-2 버터플라이 연산부, 상기 버퍼부, 상기 먹스부, 상기 상수 곱셈기를 하나의 스테이지로 하는 Radix-25 버터플라이 프로세서를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 Radix-2 버터플라이 연산부, 상기 버퍼부, 상기 먹스부, 상기 상수 곱셈기를 하나의 스테이지로 하는 Radix-2m 버터플라이 프로세서를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 트위들 팩터는 이산 퓨리에 변환식에서 커먼 팩터 알고리즘에 의한 분할 기법으로 유도하는 것을 특징으로 한다.
본 발명에서, 상기 버퍼부는 상기 Radix-2 버터플라이 연산부의 버터플라이 연산시간만큼 버퍼링을 수행하는 것을 특징으로 한다.
그리고, 본 발명에 의한 고속 퓨리에 변환기는 입력 데이터에 대한 버터플라이 연산을 수행하는 Radix-25 버터플라이 프로세서; 상기 Radix-25 버터플라이 프로세서로부터 출력되는 데이터를 저장하는 메모리부; 트위들 팩터를 저장하는 트위들 롬; 및 상기Radix-25 버터플라이 프로세서로부터 출력되는 출력 데이터와 상기 트위들 롬으로부터 출력되는 상기 트위들 팩터를 곱셈 연산하여 출력하는 곱셈기를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 Radix-25 버터플라이 프로세서, 상기 메모리부, 상기 트위들 롬, 상기 상수 곱셉기를 파이프라인 방식으로 연결시켜 구성한 것을 특징으로 한다.
본 발명에서, 상기 트위들 팩터는 이산 퓨리에 변환식에서 커먼 팩터 알고리즘에 의한 분할 기법으로 유도한 것을 특징으로 한다.
상술한 바와 같이, 본 발명은 고속 퓨리에 변환기에서 회로 크기의 큰 비중을 차지하고 있는 복소수 곱셈기의 개수를 최소화하고 상수 곱셈기의 수를 최적함으로써 회로 크기를 줄이고 전력 소모를 절감할 수 있는 효과가 있다.
또한, 본 발명은 수정된 radix-25와 일반적인 radix-25 를 같이 사용할 경우 여러가지 FFT 길이를 하드웨어를 공유하면서 지원이 가능하다.
또한, 본 발명에서 제시한 수식 전개 방법을 이용하여 다양한 radix-2m를 전개할 수 있으며, 이에 따른 하드웨어 설계 방법의 유도도 가능하다.
도 1은 본 발명의 일 실시예에 따른 radix-25 를 이용한 고속 퓨리에 변환기의 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 radix-25 를 이용한 고속 퓨리에 변환기의 데이터 흐름을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 32K-포인트 고속 퓨리에 변환기의 구성을 설명하기 위한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 radix-25 를 이용한 고속 퓨리에 변환기의 구성을 설명하기 위한 도면이고, 도 2는 본 발명의 일 실시예에 따른 radix-25 를 이용한 고속 퓨리에 변환기의 데이터 흐름을 설명하기 위한 도면이며, 도 3은 본 발명의 일 실시예에 따른 32K-포인트 고속 퓨리에 변환기기의 구성을 설명하기 위한 도면이다.
도 1은 본 발명의 일 실시예에 따른 radix-25 를 이용한 고속 퓨리에 변환기의 구성을 설명하기 위한 도면이고, 도 2는 본 발명의 일 실시예에 따른 radix-25 를 이용한 고속 퓨리에 변환기의 데이터 흐름을 설명하기 위한 도면이다.
도 1과 도 2를 참고하면, 본 발명의 일 실시예에 따른 고속 퓨리에 변환기는 Radix-2 버터플라이 연산부(11)와 버퍼부(12)와 먹스부(13)와 상수 곱셈기(14)를 포함한다.
Radix-2 버터플라이 연산부(11)는 입력 데이터(x[n])에 대한 버터플라이 연산을 수행한다.
버퍼부(12)는 Radix-2 버터플라이 연산부(11)로부터 출력되는 데이터를 버퍼링하여 Radix-2 버터플라이 연산부(11)로 출력한다.
먹스부(13)는 트위들 팩터를 선택적으로 출력한다.
상수 곱셈기(14)는 Radix-2 버터플라이 연산부(11)로부터 출력되는 출력 데이터와 먹스부(13)로부터 출력되는 트위들 팩터를 상수 곱셈 연산하여 출력한다.
이러한 Radix-2 버터플라이 연산부(11), 버퍼부(12), 먹스부(13) 및 상수 곱셈기(14)를 하나의 스테이지로 하는 Radix-25 버터플라이 프로세서를 구성한다.
여기서, 트위들 팩터는 이산 퓨리에 변환식에서 커먼 팩터 알고리즘에 의한 분할 기법으로 유도한다.
이러한 Radix-25 버터플라이 프로세서를 설계를 위해 수식 유도 과정을 살펴 보면 다음과 같다.
수학식 1은 일반적인 이산 퓨리에 변환(DFT) 수식이다.
Figure pat00001
이를 radix-25로 분할하기 위해서 수학식 2와 같이 n과 k를 커먼 팩터(common factor) 알고리즘에 의해 n변수는 n1부터 n6까지, k 변수는 k1부터 k6까지 분할하는 기법을 사용한다.
Figure pat00002
수학식 2를 수학식 1에 적용하면 수학식 3과 같이 유도할 수 있다.
Figure pat00003
수학식 3을 살펴보면 n1부터 n5까지 radix-2의 형태를 띠는 버터플라이 연산부(butterfly unit)를 구성할 수 있다.
각각의 스테이지(stage)에서 적용되는 트위들 팩터(twiddle factor)의 값이 nm과 km -에 의해 표현됨을 알 수 있다.
이 수식에 따라 radix-25 를 유도해 보면, 도 2와 같은 FFT 흐름도를 얻을 수 있다.
이러한 수식 전개 방법을 이용하여 다양한 radix-2m를 전개할 수 있다.
즉, Radix-2 버터플라이 연산부(11), 버퍼부(12), 먹스부(13), 상수 곱셈기(14)를 하나의 스테이지로 하는 Radix-2m 버터플라이 프로세서를 포함하도록 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 32K-포인트 고속 퓨리에 변환기의 구성을 설명하기 위한 도면이다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 32K-포인트 고속 퓨리에 변환기는 Radix-25 버터플라이 프로세서(1)와, 메모리부(2)와 트위들 롬(3)과, 곱셈기(3)를 포함한다.
Radix-25 버터플라이 프로세서(1)는 도 1과 도 2에 도시한 바와 같이 Radix-2 버터플라이 연산부(11)를 통해 입력 데이터에 대한 버터플라이 연산을 수행한다.
메모리부(4)는 Radix-25 버터플라이 프로세서(1)로부터 출력되는 데이터를 저장하고, 트위들 롬(2)은 트위들 팩터를 저장한다.
곱셈기(3)는 Radix-25 버터플라이 프로세서(1)로부터 출력되는 출력 데이터와 트위들 롬(2)으로부터 출력되는 트위들 팩터를 곱셈 연산하여 출력한다.
이러한 Radix-25 버터플라이 프로세서(1), 메모리부(4), 트위들 롬(2), 곱셈기(3)를 파이프라인 방식으로 연결시켜 32-K 포인트 고속 퓨리에 변환기를 구성한다.
이와 같이 본 발명은 고속 퓨리에 변환기에서 회로 크기의 큰 비중을 차지하고 있는 복소수 곱셈기의 개수를 최소화하고 상수 곱셈기의 수를 최적함으로써 회로 크기를 줄이고 전력 소모를 절감할 수 있는 효과가 있다.
또한, 본 발명은 수정된 radix-25와 일반적인 radix-25 를 같이 사용할 경우 여러가지 FFT 길이를 하드웨어를 공유하면서 지원이 가능하다.
또한, 본 발명에서 제시한 수식 전개 방법을 이용하여 다양한 radix-2m를 전개할 수 있으며, 이에 따른 하드웨어 설계 방법의 유도도 가능하다.
상술한 바와 같이 본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
1 : radix-25 버터플라이 프로세서 2 : 트위들 롬
3 : 곱셈기 4 : 메모리부
11 : radix-2 버터플라이 연산부 12 : 버퍼부
13 : 먹스부 14 : 상수 곱셈기

Claims (8)

  1. 입력 데이터에 대한 버터플라이 연산을 수행하는 Radix-2 버터플라이 연산부;
    상기 Radix-2 버터플라이 연산부로부터 출력되는 데이터를 버퍼링하여 상기 Radix-2 버터플라이 연산부로 출력하는 버퍼부;
    트위들 팩터를 선택적으로 출력하는 먹스부; 및
    상기 Radix-2 버터플라이 연산부로부터 출력되는 출력 데이터와 상기 먹스부로부터 출력되는 상기 트위들 팩터를 상수 곱셈 연산하여 출력하는 상수 곱셈기;를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기.
  2. 제 1 항에 있어서,
    상기 Radix-2 버터플라이 연산부, 상기 버퍼부, 상기 먹스부, 상기 상수 곱셈기를 하나의 스테이지로 하는 Radix-25 버터플라이 프로세서를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기.
  3. 제 1 항에 있어서,
    상기 Radix-2 버터플라이 연산부, 상기 버퍼부, 상기 먹스부, 상기 상수 곱셈기를 하나의 스테이지로 하는 Radix-2m 버터플라이 프로세서를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기.
  4. 제 2 항 또는 제3항에 있어서, 상기 트위들 팩터는
    이산 퓨리에 변환식에서 커먼 팩터 알고리즘에 의한 분할 기법으로 유도한 것을 특징으로 하는 고속 퓨리에 변환기.
  5. 제 2 항 또는 제3항에 있어서, 상기 버퍼부는
    상기 Radix-2 버터플라이 연산부의 버터플라이 연산시간만큼 버퍼링을 수행하는 것을 특징으로 하는 고속 퓨리에 변환기.
  6. 입력 데이터에 대한 버터플라이 연산을 수행하는 Radix-25 버터플라이 프로세서;
    상기 Radix-25 버터플라이 프로세서로부터 출력되는 데이터를 저장하고 Radix-25 버터플라이 프로세서로 출력하는 메모리부;
    트위들 팩터를 저장하는 트위들 롬; 및
    상기Radix-25 버터플라이 프로세서로부터 출력되는 출력 데이터와 상기 트위들 롬으로부터 출력되는 상기 트위들 팩터를 곱셈 연산하여 출력하는 곱셈기;를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기.
  7. 제 6 항에 있어서,
    상기 Radix-25 버터플라이 프로세서, 상기 메모리부, 상기 트위들 롬, 상기 곱셈기를 파이프라인 방식으로 연결시켜 구성한 것을 특징으로 하는 고속 퓨리에 변환기.
  8. 제 6 항에 있어서, 상기 트위들 팩터는
    이산 퓨리에 변환식에서 커먼 팩터 알고리즘에 의한 분할 기법으로 유도한 것을 특징으로 하는 고속 퓨리에 변환기.

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