KR102216063B1

KR102216063B1 - Ｌｔｅ 시스템의 ｉｆｆｔ 입력 제어 장치

Info

Publication number: KR102216063B1
Application number: KR1020150009738A
Authority: KR
Inventors: 장인걸; 권동승; 김진업
Original assignee: 한국전자통신연구원
Priority date: 2015-01-21
Filing date: 2015-01-21
Publication date: 2021-02-16
Also published as: US9852110B2; US20160210265A1; KR20160090012A

Abstract

본 발명은 LTE 시스템의 IFFT 입력 제어 장치에 관한 것이다. 본 발명에 따른 장치는 입력 데이터 중 미리 정의된 조건에 따라 FFT 구조의 스테이지 1에 적용할 일부 데이터를 선택하는 제1 멀티플렉서, 상기 제1 멀티플렉서에 의해 선택된 일부 데이버를 입력받아, 상기 입력된 데이터에 대해 버터플라이 연산을 수행하는 버터플라이 연산부, 상기 버터플라이 연산부로부터 출력된 결과값에 미리 정해진 특정 값을 곱하여 출력하는 곱셈기, 상기 곱셈기를 통해 출력된 값과, 상기 제1 멀티플렉서에 의해 선택되지 않은 나머지 데이터를 입력 받아 FFT 구조의 스테이지 2로 출력하는 제2 멀티플렉서, 및 LTE 시스템의 고속푸리에 변환 및 역고속 푸리에 변환을 제어하는 제어부를 포함한다.

Description

ＬＴＥ 시스템의 ＩＦＦＴ 입력 제어 장치{Apparatus for input controlling of Inverse Fast Fourier Transform in Long Term Evolution system}

본 발명은 LTE 시스템의 IFFT 입력 제어 장치에 관한 것으로, IFFT의 첫 번째 스테이지에서의 메모리 사이즈 및 Latency, 버터플라이의 덧셈/뺄셈 연산을 감소시키도록 하는 기술에 관한 것이다.

다중 반송파 전송중의 한가지 방식인 OFDM(Othogonal Frequency Division Multiplexing)은 다중경로 페이딩 채널과 같은 환경에서 강인한 성능을 가지기 때문에 여러 무선통신 기술에 사용되고 있다. 이러한 OFDM은 3GPP(3rd Generation Partnership Project)의 LTE(Long Term Evolution) 시스템의 표준으로도 채택되어 사용되고 있다.

FFT(Fast Fourier Transform) 프로세서는 큰 면적과 파워소모를 필요로 하기 때문에 여러 무선통신 시스템의 물리계층 구현측면에서 중요한 요소 중 하나이다. 그 동안 FFT의 성능을 향상시키기 위한 많은 연구가 진행되었는데 대부분이 곱셈기의 복잡성을 줄이는 문제에만 집중되어 있다.

국내등록특허 제10-1259044호

본 발명의 목적은, IFFT의 첫 번째 스테이지에 대한 FFT의 입력의 NULL 신호를 제거하여 IFFT의 메모리 사이즈, Latency, 버터플라이 연산을 최소화하도록 하는 LTE 시스템의 IFFT 입력 제어 장치를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명에 따른 LTE 시스템의 IFFT 입력 제어 장치는, 입력 데이터 중 미리 정의된 조건에 따라 FFT 구조의 첫 번째 스테이지에 적용할 일부 데이터를 선택하는 제1 멀티플렉서, 상기 제1 멀티플렉서에 의해 선택된 일부 데이터를 입력받아, 상기 입력된 데이터에 대해 버터플라이 연산을 수행하는 버터플라이 연산부, 상기 버터플라이 연산부로부터 출력된 결과값에 미리 정해진 특정 값을 곱하여 출력하는 곱셈기, 상기 곱셈기를 통해 출력된 값과, 상기 제1 멀티플렉서에 의해 선택되지 않은 나머지 데이터를 입력 받아 FFT 구조의 두 번째 스테이지로 출력하는 제2 멀티플렉서, 및 LTE 시스템의 고속푸리에 변환 및 역고속 푸리에 변환을 제어하는 제어부를 포함할 수 있다.

여기서, 상기 버터플라이 연산부는, 버터플라이 연산 수행 결과 덧셈 값은 상기 곱셈기로 출력하고 뺄셈 값은 첫 번째 스테이지의 메모리에 저장하는 것을 특징으로 한다.

본 발명에 따르면, 첫 번째 스테이지에서의 메모리 사이즈 및 Latency, 버터플라이의 덧셈/뺄셈 연산을 감소시킬 수 있는 효과를 갖는다. 또한, 본 발명은 첫 번째 스테이지에서 바이패스(Bypass)되는 데이터로부터 메모리 크기를 감소시켜, 데이터에 대한 접근을 감소시킴으로써 파워소모를 줄이는 효과를 갖는다.

또한, 본 발명에 따르면, 송신단의 리소스 맵퍼(Resource mapper)에 저장되는 심볼 데이터(symbol data)를 IFFT의 입력으로 순차적으로 가져오지 않고 제안한 규칙을 적용하여 변형된 순서로 FFT에 입력하여 최적화된 IFFT 입력 제어 장치를 제공할 수 있는 이점이 있다.

도 1은 본 발명에 적용되는 LTE 시스템의 FFT 구조를 나타낸 도면이다.
도 2는 본 발명에 따른 LTE 시스템의 IFFT 입력 제어 장치를 도시한 도면이다.
도 3은 도 2의 LTE 시스템의 IFFT 입력 제어 장치에 대한 세부 구성을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 LTE 시스템의 IFFT 입력 제어 장치의 입력 제어 동작에 대한 실시예를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 LTE 시스템의 IFFT 입력 제어 장치의 연산 처리 동작에 대한 실시예를 도시한 도면이다.
도 6은 본 발명에 따른 장치가 적용된 컴퓨팅 시스템을 도시한 도면이다.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.

또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서 "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

또한, 본 발명에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.

도 1은 본 발명에 적용되는 LTE 시스템의 FFT 구조를 나타낸 도면이다.

도 1에 도시한 실시예는 Radix-2ⁱ 단일 경로 피드백(Single-path Delay Feedback, SDF) 기반의 FFT(Fast Fourier Transform) 구조를 나타낸 것이다.

본 발명에서는 LTE(Long Term Evolution) 시스템에서 FFT의 입력으로 Null 신호가 많다는 점을 이용하여 FFT에서 가장 큰 면적을 차지하며 파워소모가 큰 메모리, 즉, FFT 구조의 첫 번째 스테이지에서의 메모리를 줄이는 기술에 대해 제안하고자 한다.

OFDM(Othogonal Frequency Division Multiplexing)에 사용되는 서브캐리어(subcarrier)의 간격은 각 시스템에 따라 결정되며, 개수는 대역 외 방사 특성을 고려한 상태에서 전체 전송 대역폭에 따라 달라진다.

3GPP(3rd Generation Partnership Project) LTE 시스템에서 15kHz의 주파수 간격을 가지고 있으며 20MHz의 대역폭(bandwidth)을 가지는 시스템은 1200개의 서브캐리어를 가지게 된다. 따라서 N = 2,048포인트의 FFT가 선택된다.

2048포인트 FFT 프로세서는 RF 필터의 특성을 고려하여 최대 100RB(=1200 subcarrier)에 데이터를 실어 보낸다. 이때 2048포인트 FFT 프로세서는 가드 대역(Guard band)을 사용하기 때문에 IFFT(inverse fast fourier transform) 입력으로 도 4의 실시예에서와 같이 848개(=2048-1200)의 Null이 들어가게 된다. 또한 Null('0')의 위치는 IFFT의 가운데에 위치하고 있는데 이 점을 이용하여 메모리의 크기와 Butterfly 연산 횟수를 줄일 수 있다.

Radix-2 기반의 N 포인트 FFT는 첫 번째 스테이지(10)에서 N/2 크기의 memory depth를 가진다. IFFT에 입력되는 OFDM 심볼은 N/2 크기의 메모리에 순차적으로 입력되어 연산이 이뤄지게 된다. 20MHz BW를 지원하는 LTE 시스템에서는 2048포인트 FFT가 사용되는데, 여기서 송신부의 IFFT 입력 data 순서를 제어하면 첫 번째 스테이지(stage 1)의 메모리 깊이(memory depth)를 줄일 수 있으며, 이로 인해 덧셈/뺄셈 버터플라이 연산 횟수와 지연(latency)도 줄어들게 된다.

도 2는 본 발명에 따른 LTE 시스템의 IFFT 입력 제어 장치를 도시한 도면이며, 도 3은 도 2의 LTE 시스템의 IFFT 입력 제어 장치에 대한 세부 구성을 도시한 도면이다.

여기서, 본 발명에 따른 LTE 시스템의 IFFT 입력 제어 장치(이하에서는 '제어 장치'라 칭한다.)는 LTE 시스템의 FFT 구조 중 초기(stage 1)의 연산 구조를 중심으로 설명하도록 한다.

도 2 및 도 3을 참조하면, 본 발명에 따른 LTE 시스템의 IFFT 입력 제어 장치(이하에서는 '제어 장치'라 칭한다.)는 제1 멀티플렉서(MUX)(110), 버터플라이 연산부(120), 메모리(130), 곱셈기(140), 제2 멀티플렉서(MUX)(150) 및 제어부(160)를 포함할 수 있다.

제1 멀티플렉서(MUX)(110)는 제어부(160)에 의해 제어되며, 입력 데이터 중 일부를 선택하여 버터플라이 연산부(120)로 제공하고, 나머지 데이터를 제2 멀티플렉서(MUX)(150)로 제공한다. 여기서, 나머지 데이터는 제2 멀티플렉서(MUX)(150)를 통해 stage 2의 메모리(미도시)에 저장될 수 있다.

일 예로서, 제1 멀티플렉서(MUX)(110)는 입력 데이터의 사이즈가 'A'이고, Null 사이즈가 B이면, A-B/2에 해당하는 데이터를 버터플라이 연산부(120)로 제공하고, 나머지 B/2에 해당하는 데이터를 제2 멀티플렉서(MUX)(150)로 제공할 수 있다.

버터플라이 연산부(120)는 제1 멀티플렉서(MUX)(110)로부터 입력되는 데이터에 대해 버터플라이 연산을 수행한다. 이때, 버터플라이 연산부(120)는 FFT 구조의 stage 1에 대한 버터플라이 연산을 수행하도록 한다.

여기서, 버터플라이 연산부(120)는 RADIX-2 단일 경로 피드백(Single-path Delay Feedback, SDF) 구조로, 제1 멀티플렉서(MUX)(110)로부터 수신되는 데이터에 대하여 RADIX-2 버터플라이 연산을 수행하고, 메모리(130) 또는 제2 멀티플렉서(MUX)(150)와 연결된 곱셈기(140)로 결과값을 출력한다.

일 예로서, 버터플라이 연산부(120)는 입력 데이터의 버터플라이 연산 결과, 뺄셈 값(subtraction value)을 stage 1의 메모리(130)에 저장하고, 덧셈 값(addition value)을 제2 멀티플렉서(MUX)(150)와 연결된 곱셈기(140)로 출력하도록 한다.

여기서, 버터플라이 연산부(120)는 2048포인트 FFT 구조의 첫 번째 스테이지에서 입력된 전체 포인트의 절반, 즉, N/2(=1024)개의 입력 데이터를 메모리(130)로 제공하여 저장되도록 하고, 이후 N/2(=1024) 클럭 후에 입력되는 나머지 N/2(=1024)개의 데이터와 해당 메모리(130)에 기 저장된 N/2(=1024)개의 입력 데이터에 대한 덧셈 연산 및 뺄셈 연산을 수행한다.

이때, 버터플라이 연산부(120)는 뺄셈 연산에 대한 결과값, 즉, 뺄셈 값을 메모리(130)로 출력하여 저장되도록 하고, 덧셈 연산에 대한 결과값, 즉, 덧셈 값을 곱셈기(140)로 출력하도록 한다. 여기서, 덧셈 값은 제2 멀티플렉서(MUX)(150)를 통해 두 번째 스테이지(stage 2)의 메모리(미도시)에 저장될 수 있다. 또한, 뺄샘 값은 미리 정해진 시간, 예를 들어, 1024 클럭 후에 stage 2로 입력될 수 있다.

메모리(130)는 피드백 메모리로, 버터플라이 연산부(120)로부터 출력된 결과값을 저장하고, 저장된 값을 다시 버터플라이 연산부(120)로 피드백한다.

일 예로서, 메모리(130)는 N포인트 FFT 구조의 첫 번째 스테이지에서 전체 포인트의 절반, 즉, N/2개의 입력 데이터를 저장하고, 이후 N/2 클럭 후에 입력되는 나머지 N/2개의 데이터와 해당 메모리(130)에 기 저장된 N/2개의 입력 데이터에 대한 뺄셈 결과를 다시 저장하도록 한다.

곱셈기(140)는 버터플라이 연산부(120)로부터 출력되는 결과값에 미리 정해진 특정 값, 예를 들어, '-j'를 곱하여 제2 멀티플렉서(MUX)(150)로 출력하도록 한다.

제2 멀티플렉서(MUX)(150)는 제어부(160)에 의해 제어되며, 곱셈기(140)로부터 출력되는 값이나 버터플라이 연산부(120)를 거치지 않고 제1 멀티플렉서(110)로부터 직접 입력되는 데이터 중에 일부 데이터를 선택하여 stage 2의 입력 데이터로 출력한다.

제어부(160)는 버터플라이 연산부(120)의 내부 구성유닛, 예를 들어, 멀티플렉서(121, 123, 124, 126), 뺄셈기(122), 덧셈기(125) 등에 대한 제어를 수행하고, 제1 멀티플렉서(MUX)(110), 곱셈기(140), 제2 멀티플렉서(MUX)(150)를 제어한다.

도 4는 본 발명의 일 실시예에 따른 LTE 시스템의 IFFT 입력 제어 장치의 입력 제어 동작에 대한 실시예를 도시한 도면으로, 특히 메모리 측면에서의 데이터 구조 변화를 나타낸 것이다.

도 4의 실시예를 참조하면, 3GPP LTE system에서의 서브캐리어(subcarrier)는 15kHz의 주파수 간격을 가지고 있으며 20MHz의 대역폭(bandwidth)을 가지는 시스템에서 1,200개의 서브캐리어를 가지게 된다. 따라서 N = 2,048포인트의 FFT가 선택된다. 2,048포인트 FFT 프로세서는 RF 필터의 특성을 고려하여 최대 100RB(= 1,200 subcarrier)에 데이터를 실어 보낸다. 이때 2,048포인트 FFT 프로세서는 가드 대역(Guard band)을 사용하기 때문에, 도 4에서와 같이 IFFT 입력으로 848개(2,048-1,200)의 Null이 서브캐리어의 가운데 부분에 포함되게 된다.

따라서, 본 발명에서는 Null('0')이 IFFT의 가운데에 위치하고 있는 점을 이용하여 메모리의 크기와 버터플라이 연산 횟수를 줄이고자 한다.

도 4의 실시예는 2048포인트 FFT 구조를 기반으로 하기 때문에 전체 메모리 사이즈(N)는 2048이 되며, 리소스 맵퍼(Resource mapper)에 저장되는 심볼 데이터(symbol data)는 2xA의 크기를 갖는다. 여기서, A는 데이터의 사이즈로서, 예를 들어, 2xA=1200이고 상부의 A, 즉, '600'에 해당하는 심볼 데이터는 Data0, 하부의 A, '즉, '600'에 대한하는 심볼 데이터는 Data1이 될 수 있으며, 이때 Null 사이즈(B)가 848이라 가정한다. 2048포인트 FFT 구조에서 stage 1의 메모리는 전체 메모리 사이즈의 1/2 크기, 즉, N/2=1024 크기의 메모리 깊이(memory depth)를 갖는다.

이때, Data0 및 Data1의 위치가 교환되어 stage 1에 각각 입력되면, stage 1의 메모리는 Data1에 해당하는 600개의 데이터 'D600 내지 D1199 (size 600)'이 'n0 에서 n1023'에 해당하는 크기의 메모리 영역에 할당하도록 한다. 이때, 도 4의 실시예에서, stage 1의 메모리는 Data1에 포함된 600개의 데이터 중 Data1의 사이즈에서 Null 사이즈의 절반값을 뺀 값, 다시 말해 A-B/2=600-(848/2)=176개의 데이터 'D1024 내지 D1199' 만 'n424 내지 n599' 영역에 저장한다. 한편, 600개의 데이터 중 나머지 424개의 데이터 'D600 내지 D1023'은 제1 멀티플렉서(MUX)로부터 바이패스(bypass)되어 제2 멀티플렉서로 제공되며, 이때 멀티플렉서를 통해 stage 2로 입력될 수 있다. 여기서, stage 2로 입력된 데이터는 제어부에 의해 일부 데이터가 선택될 수 있으며, 선택된 데이터는 stage 2의 메모리에 저장되고 선택되지 않은 일부 데이터는 stage 2의 버터플라이 연산에 이용될 수 있다. 이 경우, 2048포인트 FFT 구조에서 Data1에 대한 stage 1의 메모리 깊이를 1024에서 176으로 감소시킬 수 있으며, 그로 인해 stage 1의 메모리 사이즈 및 버터플라이 연산 횟수 등을 최소화할 수 있게 된다.

여기서, 종래의 IFFT의 전체 latency는 bit reverse가 없는 구조에서 N(=2048) 클럭의 지연(latency)이 발생하지만, 본 발명에 따른 IFFT의 경우 N/2+A-B/2(=1200)개의 클럭 지연(clock latency) 후에 IFFT의 output이 출력되게 된다. 따라서, 본 발명은 2048포인트 FFT 구조에서 발생하는 지연을 감소시킬 수 있게 된다.

한편, Data0은 연산을 위한 데이터로서, 제1 멀티플렉서에 의해 Data0의 데이터 'D0 내지 D599 (size 600)' 중 176개의 데이터 'D0 내지 D175'가 stage 1로 입력되면, 이때 입력된 147개의 데이터는 앞서 메모리에 저장된 Data1의 데이터들과 버터플라이 연산이 이루어진다.

이때, stage 1의 메모리에 저장된 Data0의 147개 데이터는 Data1의 147개 데이터와 버터플라이 연산되며, 버터플라이 연산 결과 뺄셈 값(subtraction value)은 stage 1의 메모리에 저장하고, 덧셈 값(addition value)은 stage 2로 제공되어 stage 2의 버터플라이 연산에 적용될 수 있다.

따라서, stage 2의 메모리에는 도 4에 도시된 바와 같이, Data1에 대해, 제1 멀티플렉서에 의해 바이패스된 424개의 데이터와, Data1의 147개 데이터 중 덧셈 연산에 이용된 88개의 데이터, 즉, 512개의 데이터가 저장될 수 있다. 여기서, stage 2의 메모리에 저장된 데이터는 Null을 포함하지 않기 때문에, 버터플라이 연산 횟수 등을 최소화할 수 있게 된다.

도 5는 본 발명의 일 실시예에 따른 LTE 시스템의 IFFT 입력 제어 장치의 연산 처리 동작에 대한 실시예를 도시한 도면이다.

여기서, 도 5의 실시예는 데이터 사이즈 A=5, Null 사이즈 B=6인 경우의 16포인트 FFT 데이터 타이밍도를 나타낸 것으로, FFT 입력 데이터의 순서를 x(0), x(1), x(2) 순으로 순차적으로 입력하는 대신에, 도 5의 in에서 보는 바와 같이 x(8), x(9), x(5), x(6), x(7), x(0), x(1), x(2), x(3), x(4), x(5), x(6), x(7), x(2), x(3), x(4)와 같은 순서로 입력되도록 조정하였다.

다시 말해, 리소스 맵퍼(Resource mapper)에 저장되어 있는 심볼 데이터(symbol data)로 원래는 x(5), x(6), x(7), x(8), x(9), Null, Null, ..., Null, x(0), x(1), x(2), x(3), x(4)와 같은 순서로 입력되어야 하는데, 본 발명에서는 연산 횟수 및 지연 등을 최소화하기 위하여 입력순서를 일부 조정하였다.

도 5의 실시예에 따르면, FFT 입력의 시작으로 인덱스 A+B/2=8에서 A-B/2=2개의 데이터, 즉, 데이터 x(8), x(9)가 멀티플렉서에 의해 선택되고, 선택된 데이터 x(8), x(9)가 연속적으로 stage 1에 입력되어 메모리에 저장된다. 여기서, 5개의 데이터 중 stage 1에 입력된 두 개의 데이터 x(8), x(9)를 제외하고, 나머지 세 개(=B/2)의 데이터 x(5), x(6), x(7)은 stage 2로 입력된다.

이후, x(0)부터 A-B/2=2개의 데이터, 즉, 데이터 x(0), x(1)이 다시 stage 1에 입력되면서, 메모리에 저장되어 있던 x(8), x(9)와 함께 덧셈, 뺄셈 버터플라이 연산이 이루어진다.

여기서, 덧셈 연산 'x(8)+x(0)' 및 'x(9)+x(1)'은 (A-B/2)/2 클럭(clk) 동안 stage 2의 메모리에 저장되고, 뺄셈 연산 'x(8)-x(0)' 및 'x(9)-x(1)'은 stage 1의 메모리에 저장되었다가 N/2(=16/2=8) 클럭 이후에 stage 2에 입력된다.

이후, x(2)부터 B(=6) 개의 데이터, 즉, 데이터 x(2),x(3),x(4),x(5),x(6),x(7)이 stage 2로 입력되며, x(2)부터 B/2=3개의 데이터, 즉, x(2),x(3),x(4)가 stage 1로 입력되게 된다.

이와 같은 방식으로 16개의 데이터에 대해 stage 1의 버터플라이 연산이 수행되고, 이후 stage 2 이후에는 기존의 radix-2 기반의 FFT에서와 같은 동작을 수행하게 된다.

도 6은 본 발명에 따른 장치가 적용된 컴퓨팅 시스템을 도시한 도면이다.

도 6을 참조하면, 컴퓨팅 시스템(1000)은 버스(1200)를 통해 연결되는 적어도 하나의 프로세서(1100), 메모리(1300), 사용자 인터페이스 입력 장치(1400), 사용자 인터페이스 출력 장치(1500), 스토리지(1600), 및 네트워크 인터페이스(1700)를 포함할 수 있다.

프로세서(1100)는 중앙 처리 장치(CPU) 또는 메모리(1300) 및/또는 스토리지(1600)에 저장된 명령어들에 대한 처리를 실행하는 반도체 장치일 수 있다. 메모리(1300) 및 스토리지(1600)는 다양한 종류의 휘발성 또는 불휘발성 저장 매체를 포함할 수 있다. 예를 들어, 메모리(1300)는 ROM(Read Only Memory) 및 RAM(Random Access Memory)을 포함할 수 있다.

따라서, 본 명세서에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서(1100)에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 두 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM과 같은 저장 매체(즉, 메모리(1300) 및/또는 스토리지(1600))에 상주할 수도 있다. 예시적인 저장 매체는 프로세서(1100)에 커플링되며, 그 프로세서(1100)는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 저장 매체는 프로세서(1100)와 일체형일 수도 있다. 프로세서 및 저장 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

110: 제1 멀티플렉서 120: 버터플라이 연산부
130: 메모리 140: 곱셈기
150: 제2 버터플라이 연산부 160: 제어부

Claims

무선 통신 시스템에서 역 고속 푸리에 변환(inverse fast Fourier transform, IFFT) 구조의 입력을 제어하는 입력 제어 장치로서,
상기 입력 제어 장치로 입력되는 심볼 데이터 중에서 미리 정의된 조건에 따라 상기 IFFT 구조의 첫 번째 스테이지에 적용되는 일부 데이터를 선택하고, 상기 일부 데이터에 뒤따르는 나머지 데이터를 상기 IFFT 구조의 두 번째 스테이지의 메모리에 할당하는 제1 멀티플렉서(multiplexer),
상기 제1 멀티플렉서에 의해 선택된 상기 일부 데이터를 수신하고, 상기 수신된 일부 데이터를 사용하여 상기 IFFT 구조의 상기 첫 번째 스테이지에 대해 버터플라이 연산(butterfly operation)을 수행하는 버터플라이 연산기,
상기 버터플라이 연산기에서 출력된 결과 값과 미리 결정된 값을 곱하는 곱셈기, 및
상기 곱셈기의 출력 값 및 상기 나머지 데이터를 수신하는 제2 멀티플렉서
를 포함하고,
상기 일부 데이터는 A-B/2의 크기를 갖고, 상기 나머지 데이터는 B/2의 크기를 가지며, 여기서 A는 상기 심볼 데이터의 크기를 나타내고, B는 널(null) 데이터의 크기를 나타내며, 2A는 전체 심볼 데이터의 크기를 나타내는, 입력 제어 장치.
제1항에서,
상기 제1 멀티플렉서는 미리 결정된 클록 이후에 상기 일부 데이터를 선택하고, 상기 첫 번째 스테이지의 상기 버터플라이 연산기에 할당하기 위해 상기 나머지 데이터를 선택하는, 입력 제어 장치.
제1항에서,
상기 버터플라이 연산기는 상기 제1 멀티플렉서를 통해 상기 메모리 내에 상기 나머지 데이터를 저장하고, 미리 결정된 클록 이후에 입력되는 데이터 및 상기 메모리 내에 이전에 저장된 데이터에 대해 덧셈 연산 및 뺄셈 연산을 수행하는, 입력 제어 장치.
제1항에서,
상기 버터플라이 연산기는 뺄셈 값을 상기 버터플라이 연산의 결과로서 상기 첫 번째 스테이지의 상기 메모리 내에 저장하고, 덧셈 값을 상기 곱셈기에게 출력하는, 입력 제어 장치.
제1항에서,
상기 메모리는 상기 버터플라이 연산기에서 출력되는 뺄셈 값을 저장하고, 미리 결정된 제1 클록 이후에 저장된 뺄셈 값을 상기 버터플라이 연산기에게 피드백하는, 입력 제어 장치.
제5항에서,
상기 메모리 내에 저장된 상기 뺄셈 값은 미리 결정된 제2 클록 이후에 상기 두 번째 스테이지로 출력되는, 입력 제어 장치.
제5항에서,
상기 곱셈기는 상기 버터플라이 연산기에서 출력되는 연산 값 및 미리 결정된 복소 값에 대해 곱셈 연산을 수행하는, 입력 제어 장치.
제6항에서,
상기 버터플라이 연산기는 Radix-2 유형의 단일 경로 피드백(single-path delay feedback, SDF) 구조에 의해 구현되고, 상기 제1 멀티플렉서로부터 입력되는 데이터에 대해 Radix-2 버터플라이 연산을 수행하는, 입력 제어 장치.
무선 통신 시스템에서 역 고속 푸리에 변환(inverse fast Fourier transform, IFFT)을 제어하는 방법으로서,
심볼 데이터 중에서 크기가 A-B/2인 일부 심볼 데이터를 IFFT 구조의 첫 번째 스테이지로 송신하고, 크기가 B/2인 나머지 심볼 데이터를 상기 첫 번째 스테이지로 송신하는 단계 - 여기서 A는 상기 심볼 데이터의 크기를 나타내고, B는 널(null) 데이터의 크기를 나타내며, 2A는 상기 IFFT 구조로 입력되는 전체 심볼 데이터의 크기를 나타냄 -, 그리고
미리 정의된 조건에 따라 상기 일부 심볼 데이터를 버터플라이 연산기에게 전달하고, 상기 나머지 심볼 데이터를 상기 첫 번째 스테이지의 메모리로 할당하는 단계
를 포함하는 방법.
제9항에서,
상기 전달된 일부 심볼 데이터를 수신하고, 상기 일부 심볼 데이터를 사용하여 상기 첫 번째 스테이지에 대해 버터플라이 연산을 수행하는 단계,
상기 버터플라이 연산기에서 출력되는 결과 값과 미리 결정된 값을 곱함으로써 출력 값을 출력하는 단계, 그리고
상기 출력 값 및 상기 첫 번째 스테이지의 제1 멀티플렉서에 의해 할당된 상기 나머지 심볼 데이터를 두 번째 스테이지로 출력하기 위해 수신하는 단계
를 더 포함하는 방법.