KR101259044B1

KR101259044B1 - 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법

Info

Publication number: KR101259044B1
Application number: KR1020110066519A
Authority: KR
Inventors: 정윤호; 양기정; 장수현
Original assignee: 한국항공대학교산학협력단
Priority date: 2011-07-05
Filing date: 2011-07-05
Publication date: 2013-04-29
Also published as: KR20130005123A

Abstract

본 발명은 SDR(Software Defined Radio)을 위해 다채널 입력을 지원하면서 64~2048 포인트의 가변길이 연산을 최소의 복소승산기만 이용하도록 하여 구현 면적을 줄이며 저전력 동작이 가능하도록 한 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법에 관한 것으로, 타겟 통신 방식에서 사용되는 가변 길이를 분석하여 얻어진 radix-2/2/4/2/4/2/4/2와 radix-3/4/2/4/2/4/2가 결합된 mixed-radix(MR) 알고리즘과 트위들 팩터(Twiddle Factor(TF)) 비단순 승산 최적화 및 단순화된 데이터 맵핑을 통해 64~2048 길이 중 현재 사용되는 모든 길이에 해당하는 64/128/256/512/1024/1536/2048-포인트 가변 길이 연산을 완벽하게 지원하면서도 하드웨어 복잡도를 최소화할 수 있어 저비용으로 무선랜, 모바일 와이맥스, LTE(Long Term Evolution), LTE-advanced 통신 방식을 완벽하게 지원할 수 있는 효과가 있다.

Description

다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법{Fast Fourier transform apparatus and method for MIMO-OFDM based SDR system}

본 발명은 다중입출력(MIMO) 직교주파수분할다중화(OFDM) 기반 소프트웨어 정의 무선(SDR) 시스템을 위한 고속 푸리에 변환 장치 및 그 방법에 관한 것으로, 특히 SDR 시스템을 위해 다채널 입력을 지원하면서 64~2048 포인트의 가변길이 연산을 최소의 복소승산기만 이용하도록 하여 구현 면적을 줄이며 저전력 동작이 가능하도록 한 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법에 관한 것이다.

다양한 통신 방식들의 등장과 이러한 다양한 통신 방식들을 이용하는 고성능 무선 휴대 단말기들의 폭발적 확산 및 무선 데이터 사용 비용의 감소는 한정적인 무선 자원의 불균형한 집중을 가져오게 되었다. 예를 들어, 최근 이동통신 단말기나 스마트폰 및 타블렛이나 패드로 불리는 휴대형 통신 단말들의 경우 무선 데이터 접속 기능이 강화되면서 가입자 선점을 위해 각 통신사에서는 각각 저렴한 데이터 통신 요금이나 데이터 무제한 요금제를 도입하여 가입자의 무선 통신 이용을 유도하고 있다.

특히, 고속 이동 데이터의 전송을 위해서 무선랜(WLAN, 802.11n)과 모바일 와이맥스(mobile WiMAX, 802.16e)(국내 브랜드명, 와이브로)의 전환 활용이 대안으로 등장하였으며, 현재의 기지국으로 부족한 무선 자원을 감당할 수 없는 상황에 이르자 현재 사용중인 3세대 이동통신 방식인 WCDMA(Wideband Code Division Multiple Access)의 후속 버전인 LTE(Long Term Evolution)의 도입을 앞당기기로 하는 등 대책마련에 고심하고 있다.

이러한 환경에서, OFDM(Orthogonal Frequency Division Multiplexing)은 복수의 직교하는 부반송파를 사용하여 좁은 대역에서도 데이터를 병렬 전송할 수 있기 때문에 다중경로 페이딩 채널 환경에 강한 장점이 있어 현재 고속 이동 데이터 전송을 위한 프로토콜(무선랜(WLAN, IEEE 802.11n), 모바일 와이맥스(WiMAX, IEEE 802.16e), LTE, 기타 4세대 통신 방식)에 공통적으로 적용되고 있다. 또한, 이러한 OFDM 만으로는 제한된 무선 환경으로 더 높은 고속 데이터 전송이 어렵기 때문에 채널 대역폭을 확장시키지 않으면서 시스템 용량을 증가시킬 수 있는 MIMO(Multiple-Input and Multiple-Output) 기술을 OFDM 기술과 결합한 MIMO-OFDM 기술이 제한된 주파수 자원 효율을 극대화할 수 있는 대안으로 활용되고 있다.

한편, 이렇게 정해진 대역에 대해서 시스템 용량을 극대화하기 위한 기술들 외에도, 서비스의 연속성이나 전체 무선 자원의 부하 분산 개념에서 접근한 방법으로 SDR(Software Define Radio) 시스템이 등장하였다. 이는 안테나단 이후의 통신부, 변조부 등을 소프트웨어적으로 변경하여 다른 무선 통신 방식의 서비스를 제공받을 수 있도록 해주는 기술로, SDR 모듈을 탑재할 경우 복수의 시스템을 동시에 지원하는 것이 가능하므로 사용 환경에 따라 적절한 무선 통신 방식을 선택하여 변경할 수 있게 된다. 예를 들어, 실외에서는 모바일 와이맥스(802.16e, mobile WiMAX)를 이용하다가 실내에서는 기 설치된 AP(Access 포인트)를 통해 무선랜(802.11n, WLAN)을 이용하여 무선 자원을 효율적으로 활용할 수 있다. 최근에는 기술적으로 유사한 통신 방식을 지원하는 LTE 역시 지원할 수 있도록 함으로써, 상기 3가지 통신방식들을 그 통신 자원의 균형적 분산을 위해 SDR방식으로 선별하여 이용할 수 있도록 함으로써 사용자의 불편을 줄이고 사업자의 경우 과도한 기지국 증설 비용을 줄일 수 있도록 하는 연구가 지속되고 있다.

이렇게 MIMO-OFDM 방식과 SDR 방식을 결합하기 위해서, 특히 최근 각광받고 있는 802.11n 무선랜과 802.16e 모바일 와이맥스를 지원함과 아울러, 근래에 도입될 예정에 있는 LTE, LTE-advanced 또한 지원하기 위해서는 이들에 공통적으로 사용되는 FFT(Fast Fourier transform) 장치를 가능한 효율적으로 설계할 필요가 있다. 특히, 다양한 기능들과 넓은 화면, 높은 전력 소모, 작은 배터리 공간과 같은 각종 제한이 존재하고 있는 이동통신 단말기나 휴대형 장치에 적용될 FFT 장치의 경우 가능한 작은 크기, 낮은 비용, 낮은 전력 소모 또한 동시에 만족시켜야 한다.

결국, 현재 사용되고 있는 무선랜과 모바일 와이맥스, LTE, LTE-advanced 시스템을 동시에 지원할 수 있는 FFT 장치는 64/128/256/512/1024/1536/2048 포인트의 FFT 연산을 가변적으로 수행할 수 있어야 한다.

이러한 복수 포인트의 FFT 연산(scalable FFT 연산)을 위한 다양한 접근 방식들이 존재하고 있는데, 데이터 패스 수만큼 FFT 장치를 구현하는 방식으로 가장 일반적인 단일 경로 지연 궤환(Single-path Delay Feedback(SDF)) 파이프라인 FFT구조를 이용할 경우 복잡한 비단순 승산을 최소화할 수 있지만 다수의 데이터 경로 수를 가지는 MIMO-OFDM의 경우에는 하드웨어 복잡도가 선형적으로 증가하기 때문에 실제 적용이 어렵다 다른 방식으로, 하나의 FFT 장치로 다중 경로를 동시에 처리하도록 하여 하드웨어 복잡도를 줄이는 다중경로 지연 통신기(Multi-path Delay Communicator(MDC)) 구조는 비단순 승산의 수가 많아 부하가 높아지는 문제가 있다. 이러한 부하 증가에도 불구하고 MIMO-OFDM의 경우 MDC가 SDF에 비해 개선의 여지가 존재하는데, k개의 입력 데이터 경로를 가지는 MIMO-OFDM 시스템의 경우 k개의 radix-2 SDF(R2SDF)구조보다 radix-4 MDC(R4MDC)구조가 면적 효율이 좋음이 증명된바 있고, 4x4 MIMO-OFDM 시스템의 경우 radix-4와 radix-2를 혼합한 mixed-radix MDC(MRMDC)구조가 R4MDC 구조보다 비단순 승산의 수를 더 줄일 수 있음이 확인되었다. 그렇지만 이러한 MRMDC의 구조는 단순한 radix-4/2연산의 반복으로 되어 있어 다양한 길이의 FFT를 지원하지 못하는 한계가 존재한다.

결국, 현재까지의 다양한 FFT 방식들은 하드웨어 복잡도가 크거나, 비단순 승산의 수가 많거나, 혹은 적용 길이가 제한되는 문제가 있어 앞서 설명한 바와 같이 SDR를 적용하여 현재 통신 환경에 따라 64/128/256/512/1024/1536/2048 포인트의 FFT 연산을 선택적으로 실행할 수 있는 낮은 복잡도의 효율적 구조는 제시되고 있지 못한 실정이다.

전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 타겟 통신 방식에서 사용되는 가변 길이를 분석하여 얻어진 radix-2/2/4/2/4/2/4/2와 radix-3/4/2/4/2/4/2가 결합된 mixed-radix(MR) 알고리즘과 트위들 팩터(Twiddle Factor(TF)) 비단순 승산 최적화 및 단순화된 데이터 맵핑을 통해 64~2048 길이 중 현재 사용되는 모든 길이에 해당하는 64/128/256/512/1024/1536/2048-포인트 가변 길이 연산을 완벽하게 지원하면서도 하드웨어 복잡도를 최소화한 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법을 제공하는 것이다.

본 발명 실시예들의 다른 목적은 다중경로 지연 통신기(Multi-path Delay Communicator(MDC)) 구조를 적용함으로써 1~4채널의 다채널 입력 지원이 가능하여 n×m MIMO 방식을 선택적으로 지원할 수 있도록 한 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법을 제공하는 것이다.

본 발명 실시예들의 또 다른 목적은 타겟 통신 방식에서 사용되는 가변 길이를 분석하여 얻어진 radix-2/2/4/2/4/2/4/2 및 radix-3/4/2/4/2/4/2 분해 구조의 mixed-radix(MR) 알고리즘을 적용하면서 radix-4/2/4/2/4/2 구조를 공용화하고, 현재 선택된 통신 방식을 지원하는데 필요하지 않은 하드웨어 블록에는 클럭을 제공하지 않도록 하여 통신 속도에 따라 전력 소모를 크게 줄임으로써 저전력 구동이 가능하도록 한 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법을 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치는 하나 이상의 채널을 가진 입력 데이터를 수신되는 길이 선택 정보에 따라 선택적으로 처리하는 radix-3 버터플라이 모듈과, 상기 길이 선택 정보에 따라 상기 입력 데이터와 상기 radix-3 버터플라이 모듈의 출력 중 하나를 선택하는 먹스로 이루어진 제 1가변길이 선택 모듈부와; 상기 제1가변길이 선택 모듈부의 출력 데이터를 병렬로 재구성하는 데이터 맵핑 모듈(Data Mapping Module)과; 순차적으로 배치된 radix-2/2/4/2 버터플라이 모듈들과, 상기 데이터 맵핑 모듈의 출력이나 상기 각 버터 플라이 모듈이 제공하는 출력 중 하나를 상기 길이 선택 정보에 따라 선택하도록 상기 각 버터 플라이 모듈의 출력단에 구성된 먹스들을 포함하며, 3번째 구성된 radix-4 버터플라이 모듈의 출력단에 배치된 먹스는 2번째 구성된 radix-2 버터플라이 모듈의 출력을 더 선택할 수 있도록 구성된 제 2가변길이 선택 모듈부와; 상기 제 2가변길이 선택 모듈부의 출력을 처리하기 위해 순차적으로 배치된 radix-4/2/4/2 버터플라이 모듈들로 이루어진 기본 길이 모듈부와; 상기 기본길이 모듈부의 출력을 재정렬하는 데이터 재정렬 모듈(Data Reordering Module)을 포함한다.

상기 제 2가변길이 선택 모듈부의 radix-2/2/4/2 버터플라이 모듈들은 순차적으로 제 1종류의 radix-2 버터플라이 모듈, 제 2종류의 radix-2 버터플라이 모듈, 제 1종류의 radix-4 버터플라이 모듈 및 제 2종류의 radix-2 버터플라이 모듈로 이루어질 수 있고, 상기 기본길이 모듈부의 radix-4/2/4/2 버터플라이 모듈들은 순차적으로 제 1종류의 radix-4 버터플라이 모듈, 제 2종류의 radix-2 버터플라이 모듈, 제 2종류의 radix-4 버터플라이 모듈 및 제 3종류의 radix-2 버터플라이 모듈로 이루어질 수 있다.

상기 제 1가변길이 선택 모듈부의 radix-3 버터플라이 모듈은 입력 데이터 채널의 수에 맞추어 구성된 하나 이상의 radix-3 버터플라이와 상기 각 버터플라이의 출력을 비단순 승산하는 비단순 승산기를 포함할 수 있다.

클럭과 길이 선택 정보를 입력받아 상기 구성된 모듈 중 클럭 입력에 필요한 모든 모듈에 대해 선택적으로 클럭을 제공하며, 선택된 길이의 연산에 필요하지 않은 모듈에 대해서는 클럭을 제공하지 않는 클럭 분배 모듈(Clock Distribution Module)을 더 포함하는 것이 바람직하다.

상기 길이 선택 정보는 64/128/256/512/1024/1536/2048 포인트 연산 중 하나를 선택할 수 있으며, 그로 인해 무선랜, 모바일 와이맥스 그리고 LTE(Long Term Evolution), LTE-advanced 통신 방식을 모두 지원할 수 있다.

청구항 3에 있어서, 상기 radix-3 버터플라이 및 제 2종류의 radix-2 버터플라이 모듈만 비단순 승산기를 포함하고 그 외의 버터플라이 모듈은 단순 승산기 만을 포함하거나 승산기를 포함하지 않는다. 또한, 상기 제 2종류의 radix-2 버터플라이 모듈에 적용된 비단순 승산기는 선택 가능한 채널 수만큼 적용된다.

한편, 상기 radix-4 버터플라이 모듈들은 종류에 상관없이 선택 가능 채널 수 미만의 단순 승산기만 적용되고, 상기 제 1종류의 radix-2 버터플라이 모듈에는 1개의 단순 승산기가 적용되며, 제 3종류의 radix-2 버터플라이 모듈에는 승산기가 적용되지 않을 수 있다.

상기 길이 선택 정보에 따라 제 1가변 길이 모듈부와 제 2가변 길이 모듈부 및 기본 길이 모듈부가 radix-3/4/2/4/2/4/2 MRMDC(Mixed Radix Multi-path Delay Communicator) 구조가 될 경우 1536 포인트 연산이 이루어진다.

상기 기본 길이 모듈부는 64 포인트 길이의 FFT를 연산하기 위한 radix-4/2/4/2 MRMDC(Mixed Radix Multi-path Delay Communicator) 구조가 된다.

본 발명의 다른 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치는 수신되는 길이 선택 정보에 따라 radix-2/2/4/2/4/2/4/2 MRMDC 구조를 통해 64/128/256/512/1024/2048 포인트 FFT 연산을 수행하는 제 1알고리즘 처리부와; 수신되는 길이 선택 정보에 따라 radix-3/4/2/4/2/4/2 MRMDC 구조를 통해 1536 포인트 FFT 연산을 수행하는 제 2알고리즘 처리부를 포함하되, 상기 제 2알고리즘 처리부의 radix-4/2/4/2/4/2 구조는 제 1알고리즘 처리부와 공용할 수 있다.

본 발명의 또 다른 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치는 하나 이상의 채널을 가진 입력 데이터를 수신되는 길이 선택 정보에 따라 선택적으로 처리하는 radix-3 버터플라이 모듈과, 상기 길이 선택 정보에 따라 상기 입력 데이터와 상기 radix-3 버터플라이 모듈의 출력 중 하나를 선택하는 먹스로 이루어진 제 1가변길이 선택 모듈부와; 수신되는 길이 선택 정보를 기준으로 입력 데이터를 병렬로 재구성하는 데이터 맵핑 모듈과; radix-2와 radix-4 버터플라이 모듈이 순차적으로 2/2/4/2/4/2/4/2구조로 배치된 연산부와; 상기 데이터 맵핑 모듈의 출력을 상기 길이 선택 정보에 따라 상기 연산부를 구성하는 앞쪽 2/2/4/2/4 버터플라이 모듈 중 하나에 제공하여 그 후속 버터플라이 모듈들을 포함한 연산 경로로 선택된 길이의 가변 고속 푸리에 변환 연산을 수행하도록 하는 먹스부와; 상기 길이 선택 정보에 따라 현재 선택된 길이의 연산에 필요한 버터플라이 모듈에만 클럭을 제공하는 클럭 분배 모듈과; 상기 연산부의 출력을 재구성하는 데이터 재구성 모듈을 포함하되, 상기 먹스부는 상기 길이 선택 정보에 따라서 상기 선택된 길이의 가변 고속 푸리에 변환 연산을 수행하는 연산 경로 상의 버터플라이 모듈 중 기 선택된 하나의 모듈에 대한 연산을 바이패스하도록 구성될 수 있다.

본 발명의 또 다른 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법은 radix-3 버터플라이 모듈을 데이터 맵핑 전에 선택적으로 수행하도록 구성된 전치 연산부와, radix-2와 radix-4 버터플라이 모듈이 2/2/4/2/4/2/4/2 구조로 배치된 연산부를 포함하여 구성된 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법으로서, 수신되는 길이 선택 정보를 기준으로 radix-3 버터플라이 모듈을 선택적으로 이용하는 전치 연산 단계와; 상기 전치 연산 단계의 결과를 데이터 맵핑 모듈을 통해 입력 데이터를 병렬로 재구성하는 데이터 맵핑 단계와; 상기 데이터 맵핑 모듈의 출력을 상기 길이 선택 정보에 따라 상기 연산부를 구성하는 앞쪽 2/2/4/2/4 버터플라이 모듈 중 하나에 제공하고, 기 설정된 버터플라이 모듈의 연산을 바이패스하는 길이 선택 단계와; 상기 길이 선택 단계에서 상기 데이터 맵핑 모듈의 출력이 제공된 버터플라이 모듈 이후의 버터플라이 모듈들을 순차적으로 거쳐 선택된 길이의 가변 고속 푸리에 변환 연산을 수행하도록 하는 연산 단계와; 상기 연산 단계를 통해 연산된 결과를 재구성하는 데이터 재구성 단계를 포함하여 이루어진다.

본 발명 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법은 타겟 통신 방식에서 사용되는 가변 길이를 분석하여 얻어진 radix-2/2/4/2/4/2/4/2와 radix-3/4/2/4/2/4/2가 결합된 mixed-radix(MR) 알고리즘과 트위들 팩터(Twiddle Factor(TF)) 비단순 승산 최적화 및 단순화된 데이터 맵핑을 통해 64~2048 길이 중 현재 사용되는 모든 길이에 해당하는 64/128/256/512/1024/1536/2048-포인트 가변 길이 연산을 완벽하게 지원하면서도 하드웨어 복잡도를 최소화할 수 있어 저비용으로 무선랜, 모바일 와이맥스, LTE(Long Term Evolution), LTE-advanced 통신 방식을 완벽하게 지원할 수 있는 효과가 있다.

본 발명 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법은 다중경로 지연 통신기(Multi-path Delay Communicator(MDC)) 구조를 적용함으로써 1~4채널의 다채널 입력 지원이 가능하여 n×m MIMO 방식을 선택적으로 지원할 수 있도록 하여 다양한 종류의 MIMO 구조에 대응할 수 있는 효과가 있다.

본 발명 실시예에 따른 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치 및 그 방법은 타겟 통신 방식에서 사용되는 가변 길이를 분석하여 얻어진 radix-2/2/4/2/4/2/4/2 및 radix-3/4/2/4/2/4/2 분해 구조의 mixed-radix(MR) 알고리즘을 적용하면서 radix-4/2/4/2/4/2 구조를 공용화하고, 현재 선택된 통신 방식을 지원하기 위해 필요하지 않은 하드웨어 블록에는 클럭을 제공하지 않도록 하여 통신 속도에 따라 전력 소모를 크게 줄임으로써 저전력 구동이 가능하도록 함으로써, 전력이 부족한 휴대형 통신 장치에 적용될 경우 효율적 전원 관리가 가능한 효과가 있다.

도 1은 본 발명 실시예를 설명하기 위한 FFT 처리부 블록도.
도 2는 본 발명 실시예에 따른 데이터 맵핑 모듈의 구성도.
도 3은 본 발명 실시예에 따른 제 1종류의 radix-2 버터플라이 모듈의 구성을 보인 블록도.
도 4는 본 발명 실시예에 따른 제 2 종류의 radix-2 버터플라이 모듈의 구성을 보인 블록도.
도 5는 본 발명 실시예에 따른 제 1 종류의 radix-4 버터플라이 모듈의 구성을 보인 블록도.
도 6은 본 발명 실시예에 따른 제 2 종류의 radix-4 버터플라이 모듈의 구성을 보인 블록도.
도 7은 본 발명 실시예를 설명하기 위한 FFT 처리부 블록도.
도 8은 본 발명의 실시예에 따른 FFT 처리 블록도.
도 9는 본 발명의 실시예에 따른 radix-3 버터플라이 모듈의 구성을 보인 블록도.

상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다.

먼저, 도 1은 본 발명 실시예를 설명하기 위한 FFT 처리 블록도를 보인 것으로, 도시한 바와 같이 수신되는 길이 선택 정보(NpointSel)를 기준으로 하나 이상의 채널 입력 데이터를 병렬로 재구성하는 데이터 맵핑 모듈(Data Mapping Module)(10)과, 순차 배치된 제 1종류의 radix-2 버터플라이 모듈(21), 제 2종류의 radix-2 버터플라이 모듈(22), 제 1종류의 radix-4 버터플라이 모듈(23) 및 제 2종류의 radix-2 버터플라이 모듈(24)과 상기 각 모듈(21~24) 출력단에 배치되어 상기 데이터 맵핑 모듈(10)로부터 제공되는 출력과 해당 버터플라이 모듈(21~24)의 출력 중 하나를 상기 길이 선택 정보에 따라 선택하여 후속 버터플라이 모듈의 입력으로 제공하는 복수의 먹스(31~34)로 이루어진 가변길이 선택 모듈부와, 상기 가변 길이 선택 모듈부의 출력을 순차 처리하도록 순차적으로 구성된 제 1종류의 radix-4 버터플라이 모듈(25), 제 2종류의 radix-2 버터플라이 모듈(26), 제 2종류의 radix-4 버터플라이 모듈(27) 및 제 3종류의 radix-2 버터플라이 모듈(28)로 이루어진 기본 길이 모듈부와, 상기 기본 길이 모듈부의 출력을 재정렬하는 데이터 재정렬 모듈(Data Reordering Module)(40)로 이루어진다.

즉, 도시된 예는 FFT 처리에 사용되는 radix-2, radix-4 알고리즘을 바탕으로 구성되는데, 일반적으로 radix가 높을수록 하드웨어 구조는 더 복잡해지기 때문에 radix-2 알고리즘이 radix-4 알고리즘에 비해 덜 복잡한 구조를 가짐으로써 면적 면에서 이득을 얻을 수 있다. 파이프라인 구조는 전술했던 SDF 및 MDC와 SDC(Single-path Delay Communicator)의 3가지 형태가 이용되는데, OFDM 방식의 경우 입출력 구조와 작은 하드웨어 자원 사용에 의해 주로 SDF 방식이 사용되지만 MIMO-OFDM의 경우에는 다수의 입력 데이터 패스를 가지기 때문에 SDF를 이용할 경우 복소수 처리 부하가 증가하여 MDC 방식이 더 일반적으로 사용된다.

현재까지 연구된 결과에 따르면 4채널까지의 MIMO-OFDM의 경우 MRMDC 방식의 FFT 처리부가 가장 하드웨어 복잡도가 낮다. 따라서, 본 발명의 실시예에서는 radix-2와 radix-4로 이루어진 MRMDC(Mixed Radix Multi-path Delay Communicator)를 이용한다.

그렇다면, 이러한 방식으로 구성함에 있어 어떠한 radix 혼합 배치와 이러한 각 radix 버터플라이 모듈을 어떻게 구성할 경우 적어도 WiMAX와 WLAN의 표준에 정의된 상이한 길이의 FFT 처리를 효과적으로 수행하며, 나아가 LTE, LTE advanced에 정의된 길이까지도 모두 효과적으로 대응할 수 있는 FFT 처리부를 최소한의 자원을 통해 구성할 수 있는지 설명하도록 한다.

먼저, 가변 길이(N-포인트)의 이산 퓨리에 변환(discrete Fourier transform, DFT)의 식을 정의하면 다음과 같다.

무선랜(WLAN, IEEE 802.11n)과 모바일 와이맥스(mobile WiMAX, IEEE 802.16e)의 표준 규격을 보면, MIMO-OFDM을 위한 FFT의 크기는 무선랜의 경우 64/128 포인트이고, 모바일 와이맥스의 경우 128/512/1024/2048 포인트이다. 따라서, SDR 시스템을 지원하기 위해서는 하나의 FFT 처리부를 통해서 64/128/512/1024/2048 포인트를 가변적으로 지원할 수 있어야 하기 때문에 본 발명의 실시예에서는 수학식 분석을 통해서 최적의 분해 방법을 획득한 후 이를 이용한다. 이러한 분해 방식을 이용할 경우 다양한 길이의 FFT 연산을 작은 자원을 이용하여 대응할 수 있게 되며 발생되는 트위들 팩터(Twiddel Factor, TF)의 비단순 승산을 최적화 할 수 있게 된다.

먼저, 가장 긴 길이에 대응하기 위해서 2048-포인트 FFT식을 표현하기 위해서 수학식 1의 n, k를 수학식 2와 같이 정리한다.

상기 수학식 2를 수학식 1에 대입하여 정리하면, 2048-포인트의 FFT 식을 다음의 수학식 3과 같이 표현할 수 있다.

이러한 수학식 3의 변수 x₂₀₄₈,A₁,A₂,A₃,B₁,B₂는 수학식 4의 값을 가진다.

수학식 3을 통해서 2048-포인트 FFT는 2-포인트 FFT와 1024-포인트 FFT로, 1024-포인트 FFT는 2-포인트 FFT와 512-포인트 FFT로, 512-포인트 FFT는 4-포인트 FFT와 128-포인트 FFT로, 128-포인트 FFT는 2-포인트 FFT와 64-포인트 FFT로 연산됨을 확인할 수 있다.

이러한 수학적 분석을 통해 본 발명의 실시예에서는 MR-2/2/4/2/4/2/4/2 분해 방법을 이용한다.

이러한 분해 방법을 이용하게 될 경우, 처음의 2-포인트 FFT와 복소수 승산

을 건너뛰면 쉽게 1024-포인트 FFT를 구현할 수 있다. 마찬가지로 두 번째의 2-pont FFT와 복소수 승산

을 건너뛰면 512-포인트 FFT를, 3번째의 4-포인트 FFT와 복소수 승산

을 건너뛰면 128-포인트 FFT를, 4번째의 2-포인트 FFT와 복소수 승산

을 건너뛰면 64- 포인트 FFT를 쉽게 구현할 수 있다. 이는 하나의 FFT 처리부를 이용하여 다양한 크기의 FFT 연산을 지원할 수 있음을 의미한다. TF

,

은 각 FFT 크기에 따라 변수의 값이 달라지는데, 2048-포인트 FFT일 때 TF

의

,

은 각각

,

이며, 1024-포인트 FFT일 때

이 0이 되어

은

이 된다. 마찬가지로 512-포인트 FFT일 때 TF

의

,

은 각각

,

이 되며, 128-포인트 FFT일 때

이 0이 되어

은

이 된다.

결국, 다양한 FFT 연산에 맞는 TF의 인덱스가 결정됨으로써, 발생되는 TF 비단순 승산을 최적화시킬 수 있다. 이렇게 최적화된 TF는 TF ROM(Read Only Memory) 하나에 저장되어 사용될 수 있으므로 64/128/512/1024/2048 포인트에 적합한 TF ROM을 구현할 수 있으며 이로 인해서 하드웨어 복잡도를 줄일 수 있다.

이러한 TF의 최적화는 LTE를 지원하기 위해 256 포인트의 길이가 추가될 경우 그에 적합한 TF를 고려하여 이루어질 수 있으며 이를 위한 하드웨어적 부하 증가는 미비하다.

도 1에 도시된 블록도를 통해서 나타낸 바와 같이 MR 2/2/4/2/4/2/4/2 분해 방법은 앞 단에 구성된 제 1종류의 radix-2 버터플라이 모듈(R2BM1)(21)과 제 2종류의 radix-2 버터플라이 모듈(R2BM2)(22)의 radix-2 2개를 이용하여 2048/1024 포인트 FFT를 선택적으로 지원해 줄 수 있고 그 후단에 구성된 radix-4와 radix-2를혼용하여 512/128/64 포인트 FFT를 지원한다.

먼저 1-4 채널의 입력 데이터가 데이터 맵핑 모듈에 제공되면 FFT 크기에 맞추어 재구성된 1~4개의 데이터(idata)가 출력된다. 만일 2048-포인트 FFT의 경우 해당 데이터 맵핑 모듈(10)의 출력은 처음에 위치한 R2BM1(21)에 입력(N1)되어 2048-포인트 FFT가 연산된다. 1024-포인트 FFT의 경우에는 먹스(31)의 선택에 따라 상기 데이터 맵핑 모듈(10)의 출력이 처음 위치한 R2BM1(21)을 지나쳐 두 번째에 위치한 R2BM2(22)의 입력(N2)으로 제공되어 1024-FFT가 연산된다. 512-포인트 FFT의 경우 먹스(32)의 선택에 따라 상기 데이터 맵핑 모듈(10)의 출력이 세 번째에 위치한 R4BM1(23)의 입력(N3)으로 제공되고, 128-포인트 FFT의 경우 먹스(33)의 선택에 따라 상기 데이터 맵핑 모듈(10)의 출력이 네 번째에 위치한 R2BM2(24)의 입력(N4)으로 제공되며, 64-포인트 FFT의 경우 먹스(34)의 선택에 따라 상기 데이터 맵핑 모듈(10)의 출력이 다섯 번째에 위치한 R4BM1(25)의 입력(N5)으로 제공되어 해당 FFT 연산이 이루어지게 된다.

이렇게 길이 선택을 위한 가변길이 선택 모듈부분을 지난 연산 출력은 여섯 번째에 위치한 R2BM2(26)에 제공되어 여덟 번째에 위치한 R2BM3(28)까지의 기본 길이 모듈 부분에서 순차적으로 연산된 후 데이터 재구성 모듈(40)을 통해 출력이 재구성됨으로써 원하는 FFT 연산 결과가 출력된다.

즉, 도시된 도 1의 구성을 통해서 무선랜과 모바일 와이맥스 표준에 제시된 모든 길이의 FFT 연산이 단일 FFT 처리부를 통해서 가변적으로 처리될 수 있다.

도 2는 데이터 맵핑 모듈의 구성을 간략히 보인 블록도로서, 도시한 바와 같이 1~4 채널 데이터를 기 설정된 복수의 지연 블록들을 통해 수행할 FFT의 길이에 맞추어 지연시키는 지연부(11)와, 상기 지연부(11)를 통해 지연된 신호 중에서 FFT 길이에 적합하게 지연된 신호를 선택하는 복수의 먹스로 이루어진 먹스부(12)와, 상기 먹스부(12)를 통해 제공되는 신호들을 MDC 구조에 맞추어 재구성하는 스위치부(13)와, 상기 스위치부(13)를 통해 재구성된 신호들을 다시 FFT 길이에 맞추어 지연시키는 복수의 지연 블록들을 포함하는 지연부(14)와, 상기 지연부(14)의 출력 중 적절하게 지연된 신호를 선택하여 출력하는 복수의 먹스로 이루어진 먹스부(15)를 포함하여 구성된다.

상기 먹스부들(12, 15)은 FFT 연산 길이에 대한 정보인 NpointSel 신호를 기반으로 동작될 수 있다.

도 3 내지 도 6은 실질적으로 FFT 연산을 수행하게 되는 radix-2, radix-4 버터플라이 모듈을 나타낸 것으로 본 실시예에서는 4채널 입력의 예를 보인다. 도시된 도 3은 제 1종류의 radix-2 버터플라이 모듈(R2BM1)을, 도 4는 제 2종류의 radix-2 버터플라이 모듈(R2BM2)을, 도 5는 제 1종류의 radix-4 버터플라이 모듈(R4BM1)을, 그리고 도 6은 제 2종류의 radix-4 버터플라이 모듈(R4BM2)을 나타낸다. 이들의 세부 구성은 도시된 바와 같이 각각 3개의 블록으로 구분되어 나타나며, 각각 버터플라이부, 승산부, 커뮤니케이터부로 이루어진다. 제 3종류의 radix-2 버터플라이 모듈(R2BM3)(도 1의 28)은 실질적으로 제 1종류의 radix-2 버터플라이 모듈(R2BM1)과 버터플라이부 의 구조가 같고 커뮤니케이터부의 구조는 지연 팩터(Delay Factor) 크기가 1인 점 외에는 같으며 단지 승산부가 없다는 점만 상이하므로 별도의 도면으로 나타내지는 않았다.

도 3을 살펴보면, 제 1종류의 radix-2 버터플라이 모듈(R2BM1)(100)은 1~4개의 입력 데이터(iDATA A~iDATA D)가 입력되어 2개의 radix-2 버터플라이 연산이 이루어지는 버터플라이부(110)와, 상기 버터플라이부(110)를 통한 신호를 1개의 단순 승산기를 통해 승산하는 승산부(120)와, 상기 승산부(120)의 출력을 처리하는 커뮤니케이터부(130)로 이루어진다. 커뮤니케이터부(130)는 일반적인 커뮤니케이터의 구조와 같이 선행 지연부(131), 스위치부(132), 후속 지연부(133)로 이루어지며, 본 실시예 R2BM1(100)의 경우 커뮤니케이터부(130)의 지연부 지연 팩터(delay factor) 크기는 256으로 고정될 수 있다.

도 4는 제 2종류의 radix-2 버터플라이 모듈(R2BM2)(200)에 대한 구성 블록도로서, 역시 2개의 radix-2 버터플라이 연산이 이루어지는 버터플라이부(210)와, 상기 버터플라이부(210)를 통한 신호를 4개의 비단순 승산기 및 비단순 승산을 위한 TF ROM(221)를 통해 승산하는 승산부(220)와, 상기 승산부(220)의 출력을 처리하는 커뮤니케이터부(230)로 이루어진다. 상기 커뮤니케이터부(230)에 적용된 지연부의 지연 팩터 크기는 2d로서, 그 위치에 따라 d 값이 달라진다. 도 1의 경우에는 그 배치 순서에 따라 d 값이 순차적으로 64, 8, 1이 될 수 있다. 한편, 상기 TF ROM(221)의 경우, 연산되는 FFT의 크기에 따라 상이한 TF를 가변적으로 제공한다.

도 5는 제 1종류의 radix-4 버터플라이 모듈(R4BM1)(300)의 구성을 나타낸 것으로, 도시한 바와 같이 radix-4 버터플라이부(310)와, 3개의 단순 승산기로 이루어진 승산부(320), 그리고 커뮤니케이터부(330)로 구성된다. 상기 커뮤니케이터부(330)의 지연 팩터 크기는 도 1의 실시예의 경우 그 위치에 따라 순차적으로 32, 4를 j값으로 이용할 수 있다.

도 6은 제 2종류의 radix-4 버터플라이 모듈(R4BM2)(400)의 구성을 나타낸 것으로, 도시한 바와 같이 radix-4 버터플라이부(410)와, 3개의 단순 승산기로 이루어진 승산부(420), 그리고 커뮤니케이터부(430)로 구성된다. 상기 커뮤니케이터부(330)의 지연 팩터 크기는 도 1의 실시예에서 1이 될 수 있다.

결국, 본 발명의 실시예를 나타낸 도 1의 구성에 사용되는 버터플라이 모듈들 중 제 2종류의 radix-2 버터플라이 모듈(R2BM2)에만 비단순 승산기가 적용되므로 비단순 승산기의 수를 최적화할 수 있게 된다.

한편, 최근 논의되는 3G LTE를 더 수용하기 위해서는 256 포인트 FFT 연산이 필요하기 때문에 도 1의 구성을 변형하여 256 포인트 FFT 연산이 추가로 가능하도록 함과 아울러, 전력소모 감소에 대한 요구에 대응하기 위하여 전력소모를 최적화할 수 있도록 동적 전력소모(Dynamic power consumption)의 주된 원인인 클럭 신호 동작을 최소화하도록 선택적 클럭 제공 구성을 추가하면 도 7의 구성과 같다.

도 7에 도시한 실시예에 따른 구성 블록도는 도 1에 도시된 구성을 수용하여 64/128/512/1024/2048 포인트 FFT에 대한 연산을 그대로 지원하도록 함과 아울러 256 포인트 FFT 연산을 위하여 우회 경로를 더 구성한다.

도시된 바와 같이, 수신되는 길이 선택 정보(NpointSel)를 기준으로 하나 이상의 채널 입력 데이터를 병렬로 재구성하는 데이터 맵핑 모듈(510)과, 순차 배치된 제 1종류의 radix-2 버터플라이 모듈(R2BM1)(521), 제 2종류의 radix-2 버터플라이 모듈(R2BM2)(522), 제 1종류의 radix-4 버터플라이 모듈(R4BM1)(523) 및 제 2종류의 radix-2 버터플라이 모듈(R2BM2)(524)과 상기 각 모듈(521~524) 출력단에 배치되어 상기 데이터 맵핑 모듈(510)로부터 제공되는 출력과 해당 버터플라이 모듈(521~524)의 출력 중 하나를 상기 길이 선택 정보에 따라 선택하여 후속 버터플라이 모듈의 입력으로 제공하는 복수의 먹스(531~534)로 이루어진 가변길이 선택 모듈부와, 상기 가변 길이 선택 모듈부의 출력을 순차 처리하도록 순차적으로 구성된 제 1종류의 radix-4 버터플라이 모듈(R4BM1)(525), 제 2종류의 radix-2 버터플라이 모듈(R2BM2)(526), 제 2종류의 radix-4 버터플라이 모듈(R4BM2)(527) 및 제 3종류의 radix-2 버터플라이 모듈(R2BM3)(528)로 이루어진 기본 길이 모듈부와, 상기 기본 길이 모듈부의 출력을 재정렬하는 데이터 재정렬 모듈(550)과, 상기 길이 선택 정보(NpointSel)에 따라 상기 각 모듈들(510, 521~528, 550) 중 해당 길이의 FFT 연산을 위해 필요한 모듈에만 클럭을 제공하는 클럭 분배 모듈(540)로 이루어진다.

한편, 도시된 구성에서, 256-포인트 FFT 연산을 위해서 버터플라이 모듈들 중에서 두 번째에 위치되는 R2BM2(522)의 출력을 세 번째에 위치되는 R4BM1(523)의 입력으로 제공하는 대신 해당 모듈을 우회하여 그 다음의 네 번째에 위치되는 R2BM2(524)의 입력으로 선택 제공하도록 하는 우회 경로 및 128-포인트 FFT 연산을 위한 상기 데이터 맵핑 모듈(510)의 출력, 512/1024/2048 포인트 FFT 연산을 위한 그 앞단의 R4BM1(523)의 출력, 256-포인트 FFT 연산을 위한 R2BM2(522)의 출력 중 하나를 상기 길이 선택 정보(NpointSel)에 따라 선택할 수 있도록 먹스(533) 구성을 변형한다.

이를 통해서, 2048-포인트 연산을 위해서 데이터 맵핑 모듈(510)의 출력을 R2BM1(521)의 입력(Na)으로 제공하거나, 512-포인트 연산을 위해서 데이터 맵핑 모듈(510)의 출력을 R4BM1(523)의 입력(Nc)으로 제공하거나, 128-포인트 연산을 위해서 데이터 맵핑 모듈(510)의 출력을 R2BM2(524)의 입력(Ne)으로 제공하거나, 64-포인트 연산을 위해서 데이터 맵핑 모듈(510)의 출력을 R4BM1(525)의 입력(Nf)으로 제공할 수 있다. 더불어, 1024-포인트 연산이나 256-포인트 연산을 위해서 데이터 맵핑 모듈(510)의 출력을 R2BM2(522)의 입력(Nb)으로 제공할 수 있으며, 256-포인트 연산의 경우에만 R2BM2(522)의 출력이 다음번 R4BM1(523)을 우회하여 직접 그 다음번 R2BM2(524)의 입력(Nd)이 되도록 한다.

한편, 상기 클럭 분배 모듈(540)의 경우, 2048-포인트 연산의 경우 모든 버터플라이 모듈에 클럭을 인가하고, 1024-포인트 연산의 경우 R2BM1(521)에는 클럭을 인가하지 않고, 512-포인트 연산의 경우 R2BM(521)과 R2BM2(522)에 클럭을 인가하지 않으며, 256-포인트 연산의 경우 R2BM(521)과 R4BM1(523)에 클럭을 인가하지 않는다. 128-포인트 연산과 64-포인트 연산의 경우 각각 R2BM2(524) 앞 단의 버터플라이 모듈들, R4BM1(525) 앞 단의 버터플라이 모듈들에 클럭을 인가하지 않는다.

그에 따라서 SDR에 의해 선택된 통신 방식과 FFT 연산의 길이에 따라 필요한 버터플라이 모듈에만 클럭이 인가되므로 동적 전력 소모량을 크게 경감시킬 수 있게 된다.

전술한 바와 같이 radix-2/2/4/2/4/2/4/2 알고리즘을 통해서 64/128/256/512/1024/2048 포인트를 가변하여 지원할 수 있으나, LTE, LTE- advanced 시스템의 경우 128/512/1024/1536/2048 포인트 FFT 연산을 가변 지원해야만 한다.

하지만, 기존의 구성으로는 1536-포인트 FFT 연산을 할 수 없기 때문에 이를 최소한의 하드웨어 변형으로 추가할 수 있는 새로운 방안이 필요하다.

그에 따라, 본 발명의 실시예에서는 1536-포인트 FFT를 위해서 mixed radix-3/4/2/4/2/4/2 알고리즘을 활용한다. 이러한 알고리즘을 적용할 경우 기 구성된 radix-4/2/4/2/4/2 구조를 공용화할 수 있게 되므로 하드웨어 부담을 최소화하면서도 1536-포인트 연산이 가능하게 된다. 결국, 기존의 radix-4/2/4/2/4/2 구조를 통한 512-포인트 FFT 연산 알고리즘에 radix-3를 적용하는 것으로 비교적 간단한 하드웨어 부가 만으로 1536 포인트 FFT를 지원하도록 할 수 있어, 사실상 64/128/256/512/1024/1536/2048 포인트를 가변적으로 지원하는 FFT 시스템을 최소한의 하드웨어로 구현할 수 있게 된다.

이러한 radix-3/4/2/4/2/4/2 알고리즘을 위해서, 수학식 1의 n, k를 수학식 5와 같이 정리한다.

상기 수학식 5를 수학식 1에 대입하여 정리하면, 1536-포인트의 FFT 식을 다음의 수학식 6과 같이 표현할 수 있다.

이러한 수학식 6의 변수 x₁₅₃₆,A₂,A₃,B₁,B₂는 수학식 7의 값을 가진다.

수학식 7을 통해서 1536-포인트 FFT는 3-포인트 FFT와 512-포인트 FFT로 연산됨을 알 수 있다. 즉, 1개의 radix-3 버터플라이 모듈을 더 적용함으로써 활용할 수 있으며, 이 경우 2048-포인트 FFT의 TFR을 재사용할 수 있어 TF 비단순 승산을 최적화할 수 있다.

도시된 바와 같이, 1536-포인트 FFT를 더 지원하기 위해서 도 7의 구성에 추가적으로 radix-3 버터플라이 모듈(560)을 데이터 맵핑 모듈(510) 앞 단에 구성하면서, 하나 이상의 채널을 가지는 입력 데이터(Ng)를 상기 radix-3 버터플라이 모듈(R3BM)(560)을 통해 연산한 결과와 상기 모듈(560)을 바이패스한 입력 데이터 중 하나를 길이 선택 정보(NpointSel)를 통해 선택하여 상기 데이터 맵핑 모듈(510)에 제공하는 먹스(535)를 구성한다. 상기 radix-3 버터플라이 모듈(560)은 상기 길이 선택 정보 및 클럭 신호에 의해 선택적으로 동작할 수 있다.

결국, 1536-포인트 FFT인 경우 상기 radix-3 버터플라이 모듈(560)에서 연산된 입력과 동일한 채널의 출력 데이터가 데이터 맵핑 모듈(510)에 제공되며, 상기 데이터 맵핑 모듈(510)에서 입력 데이터 스트림이 FFT의 크기에 맞게 재구성되어 곧바로 radix-4 버터플라이 모듈(R4BM1)(523)의 입력(Nc)으로 제공되어 순차적으로 후속 버터플라이 모듈들을 통해 연산됨으로써 1536-포인트 FFT 연산이 이루어지게 된다.

만일, 그 외의 길이라면 상기 입력 데이터(Ng)는 곧바로 데이터 맵핑 모듈(510)에 제공되며 전술했던 방식을 통해 연산된다.

도 9는 본 발명의 실시예에 따른 radix-3 버터플라이 모듈(600)의 구성 예를 보인 것으로, 도시된 예에서는 4채널 입력의 경우를 보인 것이다.

도시된 바와 같이 버터플라이부(610)에는 입력 채널 수에 맞게 4개의 Radix-3 DSF 버터플라이(R3SDF)들이 구성되며, 버터플라이(R3SDF)의 각 출력을 4개의 비단순 승산기 및 비단순 승산을 위한 TF ROM(621)를 통해 승산하는 승산부(620)로 이루어진다.

이렇게 입력되는 각 채널의 입력 데이터는 radix-3 버터플라이 연산 및 비단순 승산 연산 후 동일한 채널을 입력으로 받는 데이터 맵핑 모듈에 제공된다.

이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.

510: 데이터 맵핑 모듈 521: R2BM1
522, 524, 526: R2BM2 523,525: R4BM1
527: R4BM2 528: R2BM3
540: 클럭 분배 모듈 550: 데이터 재정렬 모듈
560: R3BM

Claims

하나 이상의 채널을 가진 입력 데이터를 수신되는 길이 선택 정보에 따라 선택적으로 처리하는 radix-3 버터플라이 모듈과, 상기 길이 선택 정보에 따라 상기 입력 데이터와 상기 radix-3 버터플라이 모듈의 출력 중 하나를 선택하는 먹스로 이루어진 제 1가변길이 선택 모듈부와;
상기 제1가변길이 선택 모듈부의 출력 데이터를 병렬로 재구성하는 데이터 맵핑 모듈(Data Mapping Module)과;
순차적으로 배치된 radix-2/2/4/2 버터플라이 모듈들과, 상기 데이터 맵핑 모듈의 출력이나 상기 각 버터 플라이 모듈이 제공하는 출력 중 하나를 상기 길이 선택 정보에 따라 선택하도록 상기 각 버터 플라이 모듈의 출력단에 구성된 먹스들을 포함하며, 3번째 구성된 radix-4 버터플라이 모듈의 출력단에 배치된 먹스는 2번째 구성된 radix-2 버터플라이 모듈의 출력을 더 선택할 수 있도록 구성된 제 2가변길이 선택 모듈부와;
상기 제 2가변길이 선택 모듈부의 출력을 처리하기 위해 순차적으로 배치된 radix-4/2/4/2 버터플라이 모듈들로 이루어진 기본 길이 모듈부와;
상기 기본길이 모듈부의 출력을 재정렬하는 데이터 재정렬 모듈(Data Reordering Module)을 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 제 2가변길이 선택 모듈부의 radix-2/2/4/2 버터플라이 모듈들은 순차적으로 제 1종류의 radix-2 버터플라이 모듈, 제 2종류의 radix-2 버터플라이 모듈, 제 1종류의 radix-4 버터플라이 모듈 및 제 2종류의 radix-2 버터플라이 모듈인 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 2에 있어서, 상기 기본길이 모듈부의 radix-4/2/4/2 버터플라이 모듈들은 순차적으로 제 1종류의 radix-4 버터플라이 모듈, 제 2종류의 radix-2 버터플라이 모듈, 제 2종류의 radix-4 버터플라이 모듈 및 제 3종류의 radix-2 버터플라이 모듈인 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 제 1가변길이 선택 모듈부의 radix-3 버터플라이 모듈은 입력 데이터 채널의 수에 맞추어 구성된 하나 이상의 radix-3 버터플라이와 상기 각 버터플라이의 출력을 비단순 승산하는 비단순 승산기를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 클럭과 길이 선택 정보를 입력받아 상기 구성된 모듈 중 클럭 입력에 필요한 모든 모듈에 대해 선택적으로 클럭을 제공하며, 선택된 길이의 연산에 필요하지 않은 모듈에 대해서는 클럭을 제공하지 않는 클럭 분배 모듈(Clock Distribution Module)을 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 길이 선택 정보는 64/128/256/512/1024/1536/2048 포인트 연산 중 하나를 선택하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 3에 있어서, 상기 radix-3 버터플라이 및 제 2종류의 radix-2 버터플라이 모듈만 비단순 승산기를 포함하고 그 외의 버터플라이 모듈은 단순 승산기 만을 포함하거나 승산기를 포함하지 않는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 7에 있어서, 상기 제 2종류의 radix-2 버터플라이 모듈에 적용된 비단순 승산기는 선택 가능한 채널 수만큼 적용된 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 3에 있어서, 상기 radix-4 버터플라이 모듈들은 종류에 상관없이 선택 가능 채널 수 미만의 단순 승산기만 적용된 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 3에 있어서, 상기 제 1종류의 radix-2 버터플라이 모듈에는 1개의 단순 승산기가 적용되고, 제 3종류의 radix-2 버터플라이 모듈에는 승산기가 적용되지 않는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 길이 선택 정보에 따라 제 1가변 길이 모듈부와 제 2가변 길이 모듈부 및 기본 길이 모듈부가 radix-3/4/2/4/2/4/2 MRMDC(Mixed Radix Multi-path Delay Communicator) 구조가 될 경우 1536 포인트 연산이 이루어지는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 기본 길이 모듈부는 64 포인트 길이의 FFT를 연산하기 위한 radix-4/2/4/2 MRMDC(Mixed Radix Multi-path Delay Communicator) 구조인 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 제2 가변길이 모듈부와 기본 길이 모듈부에 포함된 버터플라이 모듈들은 각각 radix-2나 radix-4 버터플라이 유닛과 스위치 및 복수의 지연부로 이루어진 통신부(communicator)를 포함하여 구성되는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 1에 있어서, 상기 고속 푸리에 변환 장치는 무선랜, 모바일 와이맥스, LTE(Long Term Evolution), LTE-advanced 통신 방식을 모두 지원하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
수신되는 길이 선택 정보에 따라 radix-2/2/4/2/4/2/4/2 MRMDC 구조를 통해 64/128/256/512/1024/2048 포인트 FFT 연산을 수행하는 제 1알고리즘 처리부와;
수신되는 길이 선택 정보에 따라 radix-3/4/2/4/2/4/2 MRMDC 구조를 통해 1536 포인트 FFT 연산을 수행하는 제 2알고리즘 처리부를 포함하되,
상기 제 2알고리즘 처리부의 radix-4/2/4/2/4/2 구조는 제 1알고리즘 처리부와 공용하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
하나 이상의 채널을 가진 입력 데이터를 수신되는 길이 선택 정보에 따라 선택적으로 처리하는 radix-3 버터플라이 모듈과, 상기 길이 선택 정보에 따라 상기 입력 데이터와 상기 radix-3 버터플라이 모듈의 출력 중 하나를 선택하는 먹스로 이루어진 제 1가변길이 선택 모듈부와;
수신되는 길이 선택 정보를 기준으로 입력 데이터를 병렬로 재구성하는 데이터 맵핑 모듈과;
radix-2와 radix-4 버터플라이 모듈이 순차적으로 2/2/4/2/4/2/4/2구조로 배치된 연산부와;
상기 데이터 맵핑 모듈의 출력을 상기 길이 선택 정보에 따라 상기 연산부를 구성하는 앞쪽 2/2/4/2/4 버터플라이 모듈 중 하나에 제공하여 그 후속 버터플라이 모듈들을 포함한 연산 경로로 선택된 길이의 가변 고속 푸리에 변환 연산을 수행하도록 하는 먹스부와;
상기 길이 선택 정보에 따라 현재 선택된 길이의 연산에 필요한 버터플라이 모듈에만 클럭을 제공하는 클럭 분배 모듈과;
상기 연산부의 출력을 재구성하는 데이터 재구성 모듈을 포함하되,
상기 먹스부는 상기 길이 선택 정보에 따라서 상기 선택된 길이의 가변 고속 푸리에 변환 연산을 수행하는 연산 경로 상의 버터플라이 모듈 중 기 선택된 하나의 모듈에 대한 연산을 바이패스하도록 구성된 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 16에 있어서, 상기 radix-3 버터플라이 모듈과 상기 연산부를 구성하는 radix-2 버터플라이 모듈 중 3개의 모듈에만 비단순 승산기가 구성되며 그 외의 버터플라이 모듈에는 단순 승산기가 구성되거나 혹은 구성되지 않는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 16에 있어서, 상기 연산부를 구성하는 버터플라이 모듈들은 각각 radix-2나 radix-4 버터플라이 유닛과, 스위치 및 복수의 지연부로 이루어진 통신부(communicator)를 포함하여 구성되는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
청구항 16에 있어서, 상기 길이 선택 정보는 64/128/256/512/1024/1536/2048 포인트 연산 중 하나를 선택하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 장치.
radix-3 버터플라이 모듈을 데이터 맵핑 전에 선택적으로 수행하도록 구성된 전치 연산부와, radix-2와 radix-4 버터플라이 모듈이 2/2/4/2/4/2/4/2 구조로 배치된 연산부를 포함하여 구성된 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법으로서,
수신되는 길이 선택 정보를 기준으로 radix-3 버터플라이 모듈을 선택적으로 이용하는 전치 연산 단계와;
상기 전치 연산 단계의 결과를 데이터 맵핑 모듈을 통해 입력 데이터를 병렬로 재구성하는 데이터 맵핑 단계와;
상기 데이터 맵핑 모듈의 출력을 상기 길이 선택 정보에 따라 상기 연산부를 구성하는 앞쪽 2/2/4/2/4 버터플라이 모듈 중 하나에 제공하고, 기 설정된 버터플라이 모듈의 연산을 바이패스하는 길이 선택 단계와;
상기 길이 선택 단계에서 상기 데이터 맵핑 모듈의 출력이 제공된 버터플라이 모듈 이후의 버터플라이 모듈들을 순차적으로 거쳐 선택된 길이의 가변 고속 푸리에 변환 연산을 수행하도록 하는 연산 단계와;
상기 연산 단계를 통해 연산된 결과를 재구성하는 데이터 재구성 단계를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법.
청구항 20에 있어서, 상기 길이 선택 정보에 따라 현재 선택된 길이의 연산에 필요한 버터플라이 모듈에만 클럭을 제공하는 클럭 분배 단계를 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법.
청구항 20에 있어서, 상기 길이 선택 단계는 256 포인트 FFT 연산을 위해 앞쪽 2/2/4/2/4 버터플라이 모듈 중 3번째의 radix-4 버터플라이 모듈을 바이패스하도록 하는 단계를 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법.
청구항 20에 있어서, 상기 전치 연산 단계는 1536 포인트 FFT 연산을 위해 상기 radix-3 버터플라이 모듈 통해 입력되는 하나 이상의 채널을 가진 입력 데이터를 처리하여 그 출력을 상기 데이터 맵핑 모듈에 제공하는 단계를 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법.
청구항 20에 있어서, 상기 길이 선택 정보를 통해 상기 전치 연산 단계 및 길이 선택 단계에서 64/128/256/512/1024/1536/2048 포인트 연산 중 하나의 연산을 선택하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법.
청구항 20에 있어서, 상기 길이 선택 정보에 따라 무선랜, 모바일 와이맥스, LTE 및 LTE-advanced 통신방식에 포함된 모든 길이의 고속 퓨리에 변환을 지원하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 기반 소프트웨어 정의 무선 시스템을 위한 고속 푸리에 변환 방법.