CN113300748B - 一种波束赋形装置、基站及波束赋形方法 - Google Patents

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Abstract

本发明实施例提供了一种波束赋形装置、基站及波束赋形方法。所述装置包括：通信连接的数据解析模块以及数据处理模块；其中，所述数据解析模块用于接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；所述数据处理模块包括M个数字信号处理DSP处理器，所述DSP处理器包括复乘运算器；所述数据处理模块用于通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；所述数据处理模块还用于对所述复乘结果累加，得到赋形后的频域数据。本发明实施例解决了现有技术中，波束赋形过程中，动态功耗较高且需要消耗较多的LUT资源和REG资源的问题。

Description

一种波束赋形装置、基站及波束赋形方法
技术领域
本发明涉及移动通信技术领域，尤其涉及一种波束赋形装置、基站及波束赋形方法。
背景技术
在无线通信系统中，波束赋形(Beam Forming，BF)技术通过调整天线阵列中特定阵元的赋形系数，产生不同的加权，然后利用波的干涉原理，使天线阵列产生在期望方向上的特定指向的波束，进而提高信噪比，提高系统的容量和覆盖的范围。
现有技术中，主要通过有源天线处理单元(Active Antenna Unit，AAU)AAU部分的天线接口单元(Antenna Interface Unit，AIU)实现波束赋形的功能；在波束赋形实现的过程中，采用特定时钟频率的(例如491.52MHz)，将需要的赋形权值(赋形因子)和频域数据由基带处理单元(Base Band Unite，BBU)发送到AAU。
在5G协议标准中，每100M带宽对应的物理资源块(Physical Resource Blocks，PRB)的个数为273个，采样率为122.88M。对于现有的5G新空口(New Radio，NR)波束赋形方案，N个天线，若下行符号数据为1*M流，波束赋形模块需要对每个天线做M次复乘，复乘后的结果采用庞大的加法树相加；为改善时序，加法树之间需插入大量的流水寄存器，消耗了大量的组合逻辑(Look Up Table，LUT)和时序逻辑(Register，REG)资源，导致在布局布线时该模块需要借用周边其他模块的REG资源，造成布局布线拥塞；此外，波束赋形模块需要同时读取大量URAM(Ultra RAM)的2个端口，造成动态功耗较高。
发明内容
本发明实施例提供一种波束赋形装置、基站及波束赋形方法，以解决现有技术中，波束赋形过程中，动态功耗较高且需要消耗较多的LUT资源和REG资源的问题。
一方面，本发明实施例提供了一种波束赋形装置，包括：通信连接的数据解析模块以及数据处理模块；
其中，所述数据解析模块用于接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；
所述数据处理模块包括M个数字信号处理DSP处理器，所述DSP处理器包括复乘运算器；其中，M为所述原始下行数据的流数；
所述数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；所述数据处理模块还用于对所述复乘结果累加，得到赋形后的频域数据。
可选地，所述装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的缓存模块；
所述缓存模块用于接收所述数据解析模块发送的符号数据以及赋形因子，并将所述符号数据以及所述赋形因子串行输入至所述数据处理模块。
可选地，所述赋形因子包括物理下行控制信道PDCCH赋形因子以及物理下行共享信道PDSCH赋形因子；
所述缓存模块包括：
用于缓存所述符号数据的下行数据缓存子模块、用于缓存PDCCH赋形因子的PDCCH因子缓存子模块以及用于缓存所述PDSCH赋形因子的PDSCH因子缓存子模块。
可选地，所述装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的控制信号模块；
所述数据解析模块还用于将所述原始下行数据解析得到控制信号数据，并将所述控制信号数据通过所述控制信号模块转发至所述数据处理模块。
另一方面，本发明实施例还提供一种基站，包括上述波束赋形装置。
另一方面，本发明实施例还提供一种波束赋形方法，应用于上述波束赋形装置，所述方法包括：
控制所述波束赋形装置的数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；
控制所述波束赋形装置的数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；以及控制所述数据处理模块对所述复乘结果累加，得到赋形后的频域数据。
可选地，所述波束赋形装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的缓存模块；
所述方法还包括：
控制所述缓存模块接收所述数据解析模块发送的符号数据以及赋形因子，并将所述符号数据以及所述赋形因子串行输入至所述数据处理模块。
可选地，所述波束赋形装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的控制信号模块；
所述方法还包括：控制所述数据解析模块将所述原始下行数据解析得到控制信号数据，并将所述控制信号数据通过所述控制信号模块转发至所述数据处理模块。
又一方面，本发明实施例还提供一种电子设备，该电子设备包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的波束赋形方法中的步骤。
再一方面，本发明实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的波束赋形方法中的步骤。
在本发明实施例中，通过数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；所述数据处理模块还用于对所述复乘结果累加，得到赋形结果；利用DSP内部的累加器实现了加法功能，降低额外的加法器的使用，消除了庞大的加法树，不消耗额外的LUT和REG资源，降低了资源开销以及功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的波束赋形装置的示意图之一；
图2为本发明实施例的数据处理模块的示意图之一；
图3为本发明实施例的数据处理模块的示意图之二；
图4为本发明实施例提供的波束赋形装置的示意图之二；
图5为本发明实施例提供的波束赋形方法的流程图；
图6为本发明实施例提供的电子设备的结构框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。
在本发明的各种实施例中，应理解，下述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
在本发明所提供的实施例中，应理解，“与A相应的B”表示B与A相关联，根据A可以确定B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息确定B。
图1示出了本发明实施例提供的一种波束赋形装置，包括：通信连接的数据解析模块以及数据处理模块；
其中，所述数据解析模块用于接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；其中，数据解析模块通过通用公共无线电接口(Common Public Radio Interface，CPRI)接收原始下行数据，根据CPRI的传输格式及数据包的包头，解析出相应的下行符号数据以及赋形因子，所述赋形因子包括物理下行共享信道(Physical Downlink SharedChannel，PDSCH)因子以及物理下行控制信道(Physical Downlink Control Channel，PDCCH)因子。其中，PDSCH因子即原始下行数据中的PDSCH数据，PDCCH因子即原始下行数据中的PDCCH数据。
如图2所示，所述数据处理模块包括M个数字信号处理(Digital SignalProcessing，DSP)处理器，图2中每一列的DSP0、DSP1、……、DSPM-1作为一个数据处理模块，所述DSP处理器包括复乘运算器；其中，M为所述原始下行数据的流数；每个DSP处理器用于处理一流原始下行数据；
所述数据处理模块用于：
通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；所述数据处理模块还用于对所述复乘结果累加，得到赋形后的频域数据；频域数据即赋形结果。
在此过程中，DSP处理器通过复乘运算器将所述赋形因子与所述符号数据进行复乘；最后数据处理模块根据DSP处理器自带的累加器将每个复乘结果进行累加，得到赋形后的频域数据，即波束赋形的结果。
具体地，以M为24为例，64天线波束赋形为例，复乘累加过程如下公式1所示：
公式1：
Figure BDA0002389270840000051
Figure BDA0002389270840000061
其中，F表示符号数据，BA表示赋形因子，即赋形因子矩阵中的BjAi，其中，i、j为整数，i的取值范围是0到N-1，N为天线数目，j的取值范围是0到M-1。复乘累加后的结果为一行64列的输出矩阵，Touti表示输出矩阵中的元素，即赋形后的频域数据。
上述1*24流数据与24流*64天线的波束赋形，现有技术中需要做24次复乘，本发明实施例中，复乘模块实现流程如图3所示，上方输入为16天线并行输入，每天线内部24流依次串行，左方输入为24个子载波(Resource Element，RE)，即两个PRB并行输入；每个RE内部24流依次串行，在实现时，一个复乘累加单元即为一个DSP。
图3中每一列DSP对应一天线，p0表示第1个天线，p15表示第16个天线；以第一列为例进行说明，DSP0p0在第一个时钟周期内完成数据的流0的RE0(RE中包括符号数据F0与赋形因子B0)与赋形因子的天线0流0的复乘生成复乘结果T0；如以下公式2所示：
F0*B0A0＝T0
第二个时钟周期内完成数据的流1的RE0与赋形因子的天线0流1的复乘生成复乘结果T1，并利用DSP的IP核的累加功能与T0相加，避免了额外加法器的使用，直到24流的数据复乘并且相加完成，得到天线0的一个RE的加权后的结果，输出给后级。
DSP1p0延后1个时钟周期，处理RE1的24流。同理，第一列的24个DSP顺序输出RE0到RE23的结果。与此同时，第一行处理16路天线的数据，每路32bit，则输出为512bit。此外，波束赋形的结果要求每个RE的结果按时钟周期流水输出，则每列的24个DSP的输出按时钟周期依次输出。这样，在24个时钟周期内完成24个RE的矩阵乘法，相当于在单个时钟周期内完成1*24的矩阵和24*16的矩阵乘法。这样，16天线的赋形因子输入带宽需求仅为16*32＝512比特，为现有方案的1/24，降低了赋形因子的带宽需求。
这样，基于DSP处理器本级的输出能与后级输出相加的结构，在M个时钟周期完成矩阵乘法中的加法步骤，降低额外的加法器的使用，消除了庞大的加法树，利用DSP内部的累加器实现了加法功能，不消耗额外的LUT和REG资源，降低了资源开销。且DSP处理器基于现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)资源，功耗较低；在5G NR的下行链路波束赋形过程中，可通过64根天线实现单用户和多用户的空分复用，有效提升频谱效率。
本发明上述实施例中，通过数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；所述数据处理模块还用于对所述复乘结果累加，得到赋形结果；利用DSP内部的累加器实现了加法功能，降低额外的加法器的使用，消除了庞大的加法树，不消耗额外的LUT和REG资源，降低了资源开销以及功耗；本发明实施例解决了现有技术中，波束赋形过程中，动态功耗较高且需要消耗较多的LUT资源和REG资源的问题。
可选地，如图4所示，本发明实施例中，所述装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的缓存模块；
所述缓存模块用于接收所述数据解析模块发送的符号数据以及赋形因子，并将所述符号数据以及所述赋形因子串行输入至所述数据处理模块，这样在每个时钟周期内，将符号数据与对应的赋形因子输入至数据处理模块，确保符号数据乘上正确对应的赋形因子。
结合图3中所述的复乘模块，对于1*24流数据与24流*64天线的波束赋形，现有技术中，需要做24*64次复乘，至少需要96块URAM以缓存PDSCH因子，消耗大量的FPGA资源；而本发明实施例中由于复乘方案的优化，只使用8组八级级联的URAM即可。
此外，在波束赋形的过程中，由于快速傅里叶逆变换(Inverse Fast fouriertransform，IFFT)的需要，优先处理RE1638至RE3275，然后插入820个0，再处理RE0至RE1637。
进一步地，本发明实施例中，如图4所示，所述赋形因子包括物理下行控制信道(Physical Downlink Control Channel，PDCCH)赋形因子以及物理下行共享信道(Physical Downlink Shared Channel，PDSCH)赋形因子；
所述缓存模块包括：
用于缓存所述符号数据的下行数据缓存子模块、用于缓存PDCCH赋形因子的PDCCH因子缓存子模块以及用于缓存所述PDSCH赋形因子的PDSCH因子缓存子模块，在每个时钟周期内，将PDCCH因子、PDSCH因子分别发送至数据处理模块。
可选地，本发明实施例中，所述装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的控制信号模块；
所述数据解析模块还用于将所述原始下行数据解析得到控制信号数据，并将所述控制信号数据通过所述控制信号模块转发至所述数据处理模块；控制信号数据例如信道状态信息参考信号(Channel State Information-Reference Signals，CSI-RS)，用于指示当前时钟周期内的符号数据、赋形因子是否为有效数据，控制信号模块如图4中CSI-RS模块所示；
数据处理模块根据接收到的CSI-RS判断当前时钟周期内接收的符号数据与赋形因子均有效，则对其进行复乘累加处理；若无效，则不作处理。
本发明上述实施例中，通过数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；数据处理模块接收赋形因子，然后通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；所述数据处理模块还用于对所述复乘结果累加，得到赋形结果；利用DSP内部的累加器实现了加法功能，降低额外的加法器的使用，消除了庞大的加法树，不消耗额外的LUT和REG资源，降低了资源开销以及功耗。
本发明实施例中还提供了一种基站，包括上述波束赋形装置。
参见图5，本发明实施例还提供了一种波束赋形方法，应用于上述波束赋形装置，所述方法包括：
步骤501，控制所述波束赋形装置的数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块。
结合图1，波束赋形装置包括：通信连接的数据解析模块以及数据处理模块；控制数据解析模块CPRI接口接收原始下行数据，根据CPRI的传输格式及数据包的包头，解析出相应的下行符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块。
所述赋形因子包括PDSCH因子以及PDCCH因子。其中，PDSCH因子即原始下行数据中的PDSCH数据，PDCCH因子即原始下行数据中的PDCCH数据。
步骤502，控制所述波束赋形装置的数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；以及控制所述数据处理模块对所述复乘结果累加，得到赋形后的频域数据。
如图2所示，所述数据处理模块包括M个数字信号处理(Digital SignalProcessing，DSP)处理器，图2中每一列的DSP0、DSP1、……、DSPM-1作为一个数据处理模块，所述DSP处理器包括复乘运算器；其中，M为所述原始下行数据的流数；每个DSP处理器用于处理一流原始下行数据。
波束赋形过程中，控制DSP处理器首先将原始下行数据中的赋形因子与所述符号数据进行复乘，最后根据DSP处理器自带的累加器将每个复乘结果进行累加，得到赋形后的频域数据，即波束赋形的结果。
具体地，以M为24为例，64天线波束赋形为例，复乘累加过程如下公式3所示：
公式3：
Figure BDA0002389270840000101
其中，F表示符号数据，BA表示赋形因子，即赋形因子矩阵中的BjAi，其中，i、j为整数，i的取值范围是0到N-1，N为天线数目，j的取值范围是0到M-1。复乘累加后的结果为一行64列的输出矩阵，Touti表示输出矩阵中的元素，即赋形后的频域数据。
上述1*24流数据与24流*64天线的波束赋形，现有技术中需要做24次复乘，本发明实施例中，复乘模块实现流程如图3所示，上方输入为16天线并行输入，每天线内部24流依次串行，左方输入为24个子载波(Resource Element，RE)，即两个PRB并行输入；每个RE内部24流依次串行，在实现时，一个复乘累加单元即为一个DSP。
图3中每一列DSP对应一天线，p0表示第1个天线，p15表示第16个天线；以第一列为例进行说明，DSP0p0在第一个时钟周期内完成数据的流0的RE0(RE中包括符号数据F0与赋形因子B0)与赋形因子的天线0流0的复乘生成复乘结果T0；如以下公式4所示：
F0*B0A0＝T0
第二个时钟周期内完成数据的流1的RE0与赋形因子的天线0流1的复乘生成复乘结果T1，并利用DSP的IP核的累加功能与T0相加，避免了额外加法器的使用，直到24流的数据复乘并且相加完成，得到天线0的一个RE的加权后的结果，输出给后级。
DSP1p0延后1个时钟周期，处理RE1的24流。同理，第一列的24个DSP顺序输出RE0到RE23的结果。与此同时，第一行处理16路天线的数据，每路32bit，则输出为512bit。此外，波束赋形的结果要求每个RE的结果按时钟周期流水输出，则每列的24个DSP的输出按时钟周期依次输出。这样，在24个时钟周期内完成24个RE的矩阵乘法，相当于在单个时钟周期内完成1*24的矩阵和24*16的矩阵乘法。这样，16天线的赋形因子输入带宽需求仅为16*32＝512比特，为现有方案的1/24，降低了赋形因子的带宽需求。
这样，基于DSP处理器本级的输出能与后级输出相加的结构，在M个时钟周期完成矩阵乘法中的加法步骤，降低额外的加法器的使用，消除了庞大的加法树，利用DSP内部的累加器实现了加法功能，不消耗额外的LUT和REG资源，降低了资源开销。且DSP处理器基于现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)资源，功耗较低；在5G NR的下行链路波束赋形过程中，可通过64根天线实现单用户和多用户的空分复用，有效提升频谱效率。
可选地，本发明实施例中，所述波束赋形装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的缓存模块；
所述方法还包括：
控制所述缓存模块接收所述数据解析模块发送的符号数据以及赋形因子，并将所述符号数据以及所述赋形因子串行输入至所述数据处理模块。
可选地，本发明实施例中，所述赋形因子包括物理下行控制信道PDCCH赋形因子以及物理下行共享信道PDSCH赋形因子；
所述缓存模块包括：
用于缓存所述符号数据的下行数据缓存子模块、用于缓存PDCCH赋形因子的PDCCH因子缓存子模块以及用于缓存所述PDSCH赋形因子的PDSCH因子缓存子模块。
可选地，本发明实施例中，所述波束赋形装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的控制信号模块；
所述方法还包括：控制所述数据解析模块将所述原始下行数据解析得到控制信号数据，并将所述控制信号数据通过所述控制信号模块转发至所述数据处理模块。
本发明的实施例中，通过控制数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；控制数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；以及控制所述数据处理模块对所述复乘结果累加，得到赋形结果；利用DSP内部的累加器实现了加法功能，降低额外的加法器的使用，消除了庞大的加法树，不消耗额外的LUT和REG资源，降低了资源开销以及功耗；本发明实施例解决了现有技术中，波束赋形过程中，动态功耗较高且需要消耗较多的LUT资源和REG资源的问题。
另一方面，本发明实施例还提供了一种电子设备，包括存储器、处理器、总线以及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述波束赋形方法中的步骤。
举个例子如下，图6示出了一种电子设备的实体结构示意图。
如图6所示，该电子设备可以包括：处理器(processor)610、通信接口(Communications Interface)620、存储器(memory)630和通信总线640，其中，处理器610，通信接口620，存储器630通过通信总线640完成相互间的通信。处理器610可以调用存储器630中的逻辑指令，以执行如下方法：
控制所述波束赋形装置的数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；
控制所述波束赋形装置的数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；以及控制所述数据处理模块对所述复乘结果累加，得到赋形后的频域数据。
此外，上述的存储器630中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
再一方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各实施例提供的波束赋形方法，例如包括：
控制所述波束赋形装置的数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；
控制所述波束赋形装置的数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；以及控制所述数据处理模块对所述复乘结果累加，得到赋形后的频域数据。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种波束赋形装置，其特征在于，包括：通信连接的数据解析模块以及数据处理模块；
其中，所述数据解析模块用于接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；
所述数据处理模块包括M个数字信号处理DSP处理器，所述DSP处理器包括复乘运算器；其中，M为所述原始下行数据的流数；
所述数据处理模块用于通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；
所述数据处理模块还用于对所述复乘结果累加，得到赋形后的频域数据。
2.根据权利要求1所述的波束赋形装置，其特征在于，还包括：与所述数据解析模块以及数据处理模块分别通信连接的缓存模块；
所述缓存模块用于接收所述数据解析模块发送的符号数据以及赋形因子，并将所述符号数据以及所述赋形因子串行输入至所述数据处理模块。
3.根据权利要求2所述的波束赋形装置，其特征在于，所述赋形因子包括物理下行控制信道PDCCH赋形因子以及物理下行共享信道PDSCH赋形因子；
所述缓存模块包括：
用于缓存所述符号数据的下行数据缓存子模块、用于缓存PDCCH赋形因子的PDCCH因子缓存子模块以及用于缓存所述PDSCH赋形因子的PDSCH因子缓存子模块。
4.根据权利要求1所述的波束赋形装置，其特征在于，还包括：与所述数据解析模块以及数据处理模块分别通信连接的控制信号模块；
所述数据解析模块还用于将所述原始下行数据解析得到控制信号数据，并将所述控制信号数据通过所述控制信号模块转发至所述数据处理模块。
5.一种基站，其特征在于，包括如权利要求1至4中任一项所述的波束赋形装置。
6.一种波束赋形方法，应用于如权利要求1至4中任一项所述的波束赋形装置，其特征在于，所述方法包括：
控制所述波束赋形装置的数据解析模块接收原始下行数据，将所述原始下行数据解析得到符号数据以及赋形因子，并将所述符号数据以及所述赋形因子分别发送至所述数据处理模块；
控制所述波束赋形装置的数据处理模块通过所述复乘运算器将所述赋形因子与所述符号数据进行复乘，得到复乘结果；以及控制所述数据处理模块对所述复乘结果累加，得到赋形后的频域数据。
7.根据权利要求6所述的波束赋形方法，其特征在于，所述波束赋形装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的缓存模块；
所述方法还包括：
控制所述缓存模块接收所述数据解析模块发送的符号数据以及赋形因子，并将所述符号数据以及所述赋形因子串行输入至所述数据处理模块。
8.根据权利要求6所述的波束赋形方法，其特征在于，所述波束赋形装置还包括：与所述数据解析模块以及数据处理模块分别通信连接的控制信号模块；
所述方法还包括：控制所述数据解析模块将所述原始下行数据解析得到控制信号数据，并将所述控制信号数据通过所述控制信号模块转发至所述数据处理模块。
9.一种电子设备，包括处理器、存储器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述计算机程序被所述处理器执行时实现如权利要求6至8中任一项所述的波束赋形方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如权利要求6至8中任一项所述的波束赋形方法的步骤。
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