CN103092060B - 基于fpga的时间间隔测量系统与测量方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的时间间隔测量系统与测量方法，主要解决现有技术测量分辨率低，测量误差大的问题。该时间间隔测量系统包括：闸门信号产生模块（1）、时钟管理模块（2）、时间间隔测量模块（3）、数据处理模块（4）、数据输出模块（5）和计算机（6）。闸门信号产生模块（1）将时间间隔信号转换为闸门信号并输出到时间间隔测量模块（3）；时间间隔测量模块（3）对闸门信号进行延迟后进行测量，并将测量数据输出到数据处理模块（4）；数据处理模块（4）将测量数据组成数据帧后输出到数据输出模块（5）；数据输出模块（5）将数据帧输出到计算机（6）计算出待测时间间隔。本发明有效地提高了测量分辨率，降低了测量误差，且实现简单，可用于高分辨率的时间间隔测量领域。

Description

基于FPGA的时间间隔测量系统与测量方法

技术领域

本发明属于时间测量领域，涉及一种基于FPGA的时间间隔测量系统和一种基于FPGA的时间间隔测量方法，可用于高分辨的时间间隔测量。

背景技术

时间间隔测量技术在国民经济与国防建设中起着重要的作用。它为科学研究和实验以及工程技术的发展等提供了必不可少的时间坐标。高分辨率时间间隔测量系统在原子物理、高能物理实验、天文观测等基础研究领域和航空航天技术、卫星发射和定位、电力传输等应用研究领域都有着普遍的应用。

近年来FPGA实现逐渐成为时间间隔测量系统实现的研究热点。使用可编程FPGA芯片，可以大大降低系统成本和设计风险，提高可靠性和开发效率，并且容易实现多通道的测量。现有的时间间隔测量方法绝大多数都是基于延迟链实现的，要求延迟链中的所有延迟单元具有很好的延迟一致性。然而在FPGA芯片内部很难构造具有优秀延迟一致性且可以提供高延迟分辨率的延迟单元，因此现有的基于FPGA实现的时间间隔测量方法测量分辨率较低，测量误差也比较大。

发明内容

本发明的目的在于针对现有技术的不足，提供一种基于FPGA的时间间隔测量系统与测量方法，以提高测量分辨率、降低测量误差。

为了实现上述目的，本发明基于FPGA的时间间隔测量系统，包括：

闸门信号产生模块（1），用于将时间间隔信号转换为闸门信号，并将闸门信号输出到时间间隔测量模块（3）；

时钟管理模块（2），用于减小参考时钟信号引入的误差和抖动，其输出连接到时间间隔测量模块（3）；

时间间隔测量模块（3），用于对闸门信号进行延迟然后进行测量，并将测量数据输出到数据处理模块（4）；

数据处理模块（4），用于对时间间隔测量得到的数据进行处理，并将处理后的数据输出到数据输出模块（5）；

数据输出模块（5），用于将处理后的数据输出到计算机（6），以计算出待测时间间隔；

其特征在于：

所述的时间间隔测量模块（3），包括n个延迟单元和n个计数器，每个延迟单元和其相应的计数器构成一个测量通道，其通道编号为0至n-1，其中n为大于等于1的整数，其上限由FPGA芯片资源量决定；

每个通道的延迟单元之间采用相互独立的非链状结构；每个通道的计数器，采用不同的位宽，即通道0采用多位宽计数器，其他通道均采用2位计数器，且通道0的计数器位宽决定着系统的测量范围，其位宽每增加1位，系统的测量范围将在原有基础上扩大一倍；

0至n-1通道的n个计数器布局成m×p型结构，即m个计数器为一行，p个计数器为一列的矩阵式结构，以提高各个延迟单元的延迟一致性，其中m、p均为大于等于1的整数，且m×p＝n。

为实现上述目的，本发明基于FPGA的时间间隔测量方法，包括如下步骤：

(1)产生闸门信号:

(1a)检测待测时间间隔开始信号START的上升沿，并在其上升沿产生闸门信号S_g的上升沿；

(1b)检测待测时间间隔结束信号STOP的上升沿，并在其上升沿产生闸门信号的下降沿；

(2)对产生的闸门信号同时进行n路延迟，产生n个具有不同时间延迟的闸门信号，该n路延迟所提供的时延应在0至一个参考信号时钟周期的范围内均匀分布，其中n为大于等于1的整数；

(3)以外部参考时钟信号S_r为计数时钟，对n个闸门信号分别进行计数，并记录n个计数结果N_i，其中，0≤i≤n-1；

(4)将n个计数结果按照从小到大的顺序进行排列，并将最小的计数结果作为比较基准；

(5)将排列后的计数结果组成数据帧，并输出到计算机；

(6)计算机根据接收到的数据帧，计算出待测时间间隔T_x：

$T_x=\frac{(\left(\underset{i=1}{\overset{n-1}{\mathrm{\Σ}}}(N_i-C_0)\right)+C_0)\×T_r}{n}.$

其中，N_i为第i个计数结果，n为计数器个数，0<i≤n-1，C₀为比较基准，T_r为参考时钟信号的周期。

本发明具有如下优点：

1.本发明提出的系统所使用的延迟单元是相互独立的非链状结构，实现简单；

2.本发明采用多通道时间间隔测量，有效地提高了测量分辨率，降低了测量误差；

3.本发明只在通道0选择使用多位宽的计数器，其他使用的都是2bit的计数器，简化了设计，节省了资源占用；

4.本发明的计数器位宽可调，可通过调整计数器的位宽扩大测量范围，计数器的位宽每增加一位，系统的测量范围便会在原有基础上扩大一倍；

5.本发明的时间间隔测量系统具有15ps的测量分辨率，且测量稳定度高。

附图说明

图1是本发明的时间间隔测量系统框图；

图2是本发明数据处理模块的输出格式示意图；

图3是本发明测量时间间隔的流程图。

具体实施方式

下面将结合附图和具体实例对本发明做进一步详细说明。

参照图1，本发明基于FPGA的时间间隔测量系统，包括闸门信号产生模块1、时钟管理模块2、时间间隔测量模块3、数据处理模块4、数据输出模块5和计算机6。其中：

所述的闸门信号产生模块1，使用FPGA芯片内部的逻辑门电路来搭建，用于将时间间隔信号转换为闸门信号。

所述的时钟管理模块2，使用FPGA芯片内部的全局时钟树和全局时钟缓冲器来实现，用于对参考时钟信号S_r进行时钟管理后输入到时间间隔测量模块3，在降低时钟抖动的同时保证参考时钟信号传输的同步性，有效地减小参考时钟信号引入的误差。

所述的时间间隔测量模块3，主要由n个延迟单元和n个计数器组成。每个延迟单元和其相应的计数器构成一个测量通道，其编号为0至n-1，其中n为大于等于1的整数。该延迟单元利用FPGA芯片内部布线资源实现，即利用从闸门信号产生模块1的输出到各个通道计数器最低位输入之间的布线路径作为各个延迟单元，其功能是对闸门信号进行延迟，使得闸门信号在不同的时刻输入到各个通道的计数器，每个通道的延迟单元之间采用相互独立的非链状结构。本系统中要求延迟单元所提供的延迟在0至一个参考信号周期T_r均匀分布，因此该时间间隔测量系统的测量分辨率为T_r/n。计数器利用Verilog HDL硬件描述语言进行开发，在FPGA硬件上实现对参考时钟信号的计数功能。本实例取n=1024，即时间间隔测量模块3由1024个延迟单元和1024个计数器组成，延迟单元编号为300000至301023，计数器编号为310000至311023，其中计数器310000为36bit计数器，其他的计数器均为2bit计数器。0至n-1通道的n个计数器可以布局成m×p型结构，即m个计数器为一行，p个计数器为一列的矩阵式结构，以提高各个延迟单元的延迟一致性，其中m、p均为大于等于1的整数，且m×p=n。本实例取m=8，p=128，即8个计数器为一行，128个计数器为一列的矩阵式结构。

所述数据处理模块4，由t个处理子模块组成，并用Verilog HDL语言编程实现，以在FPGA芯片上实现数据处理功能，其中t为大于等于n的整数。本实例取t=1025，通道0有两个数据处理模块40000-0和40000-1，通道1至通道1023的数据处理模块具有相同的输入和输出格式，编号分别为40001-41023。数据处理模块40000-0输出为64bit，其输出格式如图2(a)所示；其他数据处理模块的输出均为32bit，其输出格式如图2(b)所示。

所述的数据输出模块5，调用FPGA芯片内部的IP核，使用Verilog HDL语言编程，实现FPGA芯片与计算机的数据传输。

闸门信号产生模块1将时间间隔开始信号START和时间间隔结束信号STOP转换为闸门信号S_g，并将闸门信号输出到时间间隔测量模块3；时间间隔测量模块3对闸门信号进行延迟后以参考时钟信号S_r为计数时钟对其进行测量，并将测量数据输出到数据处理模块4；数据处理模块4将测量结果按照图2的格式组成数据帧，并将数据帧输出到数据输出模块5；数据输出模块5将数据帧输出到计算机6，由计算机6计算出本实例的待测时间间隔。具体计算公式如下：

$T_x=\frac{((\underset{i=1}{\overset{n-1}{\mathrm{\&Sigma;}}}{N}_i-N_{0^{\&prime;}})+(N_0-N_{0^{\&prime;}})\&times;4)\&times;T_r}{1024},$

其中，N_i为第i个通道的测量结果，i=1,2,……1023，N₀为通道0计数结果，T_r为参考时钟信号的周期，N_0'为通道0计数结果的低两位，T_x为待测时间间隔。

参照图3，本发明的时间间隔测量方法，其实现步骤如下：

步骤1.根据待测时间间隔信号产生闸门信号:

(1a)检测待测时间间隔开始信号START的上升沿，并在其上升沿产生闸门信号S_g的上升沿；

(1b)检测待测时间间隔结束信号STOP的上升沿，并在其上升沿产生闸门信号的下降沿；

步骤2.对产生的闸门信号同时进行n路延迟，产生n个具有不同时间延迟的闸门信号，该n路延迟所提供的时延应在0至一个参考信号时钟周期的范围内均匀分布，因此本发明所提供的延迟分辨率为参考时钟信号的一个周期T_r除以n，记作1个测量分辨率，其中n为大于等于1的整数，本实例取n=1024。

步骤3.以外部参考时钟信号S_r为计数时钟，对n个延迟后的闸门信号分别进行计数，并记录每个计数结果N_i，其中，0≤i≤n-1。参考时钟信号的周期T_r根据n路延迟的延迟范围选择，等于最大延迟时间与最小延迟时间之差，本实例取T_r=15360ns。

步骤4.将n个计数结果按照从小到大的顺序进行排列，并将最小的计数结果作为比较基准C₀，这n个计数结果即代表上述n个延迟后的闸门信号上升沿与下降沿之间所包含的参考时钟信号的周期数。

步骤5.将排列后的计数结果组成一个数据帧，并输出到计算机。

步骤6.计算机根据接收到的数据帧计算出待测时间间隔T_x：

(6a)用每个计数结果减去比较基准，计算各个计数结果与比较基准之差的总和N_r；

$N_r=\underset{i=1}{\overset{n-1}{\mathrm{\&Sigma;}}}(N_i-C_0)$

其中，N_i为计数结果i，0≤i≤n-1，C₀为比较基准；

(6b)将各个计数结果与比较基准之差的总和N_r与比较基准C₀相加，再将其和值与测量分辨率相乘，得出待测时间间隔T_x；

T_x＝(N_r+C₀)×1LSB

其中，1LSB为1个测量分辨率，它等于参考时钟信号的周期T_r除以n。

以上仅是本发明的一个实例，不构成对本发明的任何限制，显然在本发明的基础上可以进行适当的扩展和改进，但这些都属于本发明的权利保护范围。

Claims (1)

1.一种基于FPGA的时间间隔测量方法，包括如下步骤：

(1)产生闸门信号:

(1a)检测待测时间间隔开始信号START的上升沿，并在其上升沿产生闸门信号S_g的上升沿；

(1b)检测待测时间间隔结束信号STOP的上升沿，并在其上升沿产生闸门信号的下降沿；

(2)对产生的闸门信号同时进行n路延迟，产生n个具有不同时间延迟的闸门信号，该n路延迟所提供的时延应在0至一个参考信号时钟周期的范围内均匀分布，其中n为大于等于1的整数；

(3)以外部参考时钟信号S_r为计数时钟，对n个闸门信号分别进行计数，并记录n个计数结果N_i，其中，0≤i≤n-1；

(4)将n个计数结果按照从小到大的顺序进行排列，并将最小的计数结果作为比较基准；

(5)将排列后的计数结果组成数据帧，并输出到计算机；

(6)计算机根据接收到的数据帧，计算出待测时间间隔T_x：

$T_x=\frac{(\left(\underset{i=1}{\overset{n-1}{\mathrm{\&Sigma;}}}(N_i-C_0)\right)+C_0)\&times;T_r}{n}.$

其中，N_i为第i个计数结果，n为计数器个数，0<i≤n-1，C₀为比较基准，

T_r为参考时钟信号的周期。