CN109444856B - 一种应用于高分辨率时间数字转换器的整数周期测量电路 - Google Patents

一种应用于高分辨率时间数字转换器的整数周期测量电路 Download PDF

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Abstract

本发明公开了一种应用于高分辨率时间数字转换器的整数周期测量电路，包括延迟匹配模块、延迟路径选择模块、计数器模块以及计数值读取模块；start信号和clock信号经过相同的延迟匹配模块进入计数器模块，启动计数器开始计数；延迟路径选择模块比较clock信号和stop信号的相位差输出后，stop信号选择长延时路径或短延时路径，触发计数值读取模块读取计数器输出作为整个电路输出值。本发明应用延迟匹配和读取信号延迟路径选择技术，能够精准测出待测时间间隔的整数周期的值。

Description

一种应用于高分辨率时间数字转换器的整数周期测量电路
技术领域
本发明属于激光雷达光信号接收机系统技术领域，具体涉及一种应用于高分辨率时间数字转换器的整数周期测量电路。
背景技术
激光雷达利用激光发射器发出激光照射在被探测的物体上，由目标物反射回的激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化电路得出脉冲的飞行时间信息。脉冲的飞行时间信息本质上表达的就是被探测物体与激光雷达之间的实际距离。因而时间数字转换器的性能直接决定了激光雷达测距的准确性。
一般地，高分辨率时间数字转换器TDC在工作过程中，会将测量时间间隔分为整数和分数两部分分开测量，整数部分测量结果会因为触发器和输入信号start、stop的有效沿(逻辑上升沿或逻辑下降沿)与clock时钟信号有效沿相邻非常近时出错，出错的原因在于检测边沿信号的触发器正常工作时需要一定的建立和保持时间，当触发器的时钟信号clock和输入信号有效沿相邻非常近时，触发器输出可能出现亚稳态或者整数周期测量电路的结果相差一个周期，而整数部分的误差影响实际测量时间很大，例如，5ns的时钟周期，相差一个周期的对应的距离为7.5m。
发明内容
本发明的目的是针对高分辨率时间数字转换器TDC上述问题，提出一种应用于高分辨率时间数字转换器的整数周期测量电路，采用了触发信号选择不同路径延迟、输入信号路径延迟及路径结点负载匹配、计数读取分开的处理以及使用非常短建立时间触发器的技术方法，特别适用于高分辨率时间数字转换器TDC。本发明要解决的技术问题通过以下技术方案实现：
一种应用于高分辨率时间数字转换器的整数周期测量电路，包括延迟匹配模块、延迟路径选择模块、计数器模块以及计数值读取模块；start信号和clock信号经过相同的延迟匹配模块进入计数器模块，启动计数器开始计数；延迟路径选择模块比较clock信号和stop信号的相位差输出后，stop信号选择长延时路径或短延时路径，触发计数值读取模块读取计数器输出作为整个电路输出值。
进一步地，所述相同的延迟匹配模块均包括依次连接的延迟a单元和延迟b单元，且所述延迟a单元的延迟时间为相对于系统周期的时间，和开关所用的延迟相匹配；所述延迟b单元的延迟时间小于clock信号半个周期的时间。
进一步地，所述长延时路径比短延时路径多两个延迟b单元。
进一步地，所述长延时路径指的是，stop信号作为stop信号通路中延时a单元和延迟路径选择模块的输入，经过开关流向依次连接的两个延迟b单元后进入计数器读取模块；所述短延时路径指的是，stop信号作为stop信号通路中延时a单元和延迟路径选择模块的输入，经过开关后直接进入计数器读取模块。
进一步地，所有D触发器建立时间tsu在0～3个皮秒。
与现有技术相比，本发明的有益效果：
(1)在本发明中，延迟路径选择模块根据输入信号clock和stop有效沿的相对位置选择stop信号不同延迟的传播通路，且长延迟路径比短延迟路径多两个延迟b单元的延迟，这样能够避免clock信号和stop信号有效沿相邻非常近的情况时，计数值读取模块读取错误的计数值。
(2)在本发明中，计数和读取分开处理，能准确的读取有效沿对应的计数值，在整数周期测量中，stop信号作为计数值读取模块的触发信号读取其有效沿来临时计数器的计数值，并锁存到计数值读取中。
(3)本发明的时钟clock和输入的有效沿即使相邻十几个皮秒也能正确读出实际的测量结果。
附图说明
图1为本发明应用于高分辨率时间数字转换器的整数周期测量电路实例示意图；
图2为本发明stop平移时序图；
图3为延迟路径选择时序图；
图4为基于延迟锁相环的高分辨率时间数字转换器时序图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
如图1所示的应用于高分辨率时间数字转换器的整数周期测量电路，包括延迟匹配100、延迟匹配200、计数器300、延迟路径选择400、开关500、延迟匹配600以及计数值读取700。延迟匹配100由延迟a1001、延迟a1002以及延迟a1003组成；所述的延迟匹配200由延迟b2001和延迟b2002组成；延迟匹配600由延迟b6001和延迟b6002组成。延迟a1001、延迟a1002以及延迟a1003的延迟时间相同，为相对于系统周期的时间，和开关所用的延迟相匹配。延迟b2001、延迟b2002、b6001和延迟b6002的延迟时间相同，延迟b单元的延迟时间小于clock信号半个周期的时间。
整个电路的连接关系具体如下：在start信号通路中，start信号连接至延迟匹配100的延迟a1001的输入，延迟匹配100的延迟a1001的输出连接至延迟匹配200的延迟b2001的输入，延迟匹配200的延迟b2001的输出连接至计数器300的输入；在clock信号通路中，clock信号连接至延迟匹配100的延迟a1002的输入，延迟匹配100的延迟a1002的输出连接至延迟匹配200的延迟b2002的输入，延迟匹配200的延迟b2002的输出连接至计数器300的输入；在stop信号通路中，stop信号分别连接至延迟匹配100的延迟a1003的输入和延迟路径选择400的输入，延迟匹配100的延迟a1003的输出连接至开关500的第一个输入，延迟路径选择400的输出连接至开关500的第二个输入，开关500的第一个输出连接至延迟匹配600的延迟b6001的输入，延迟匹配600的延迟b6001的输出连接至延迟匹配600的延迟b6002的输入，开关500的第二个输出连接延迟匹配600的延迟b6002的输出，延迟匹配600的延迟b6002的输出连接至计数值读取700的一个输入，计数器500的输出连接至计数值读取700的另一个输入，计数值读取700的输出作为整个电路的输出。
本发明的应用于高分辨率时间数字转换器的整数周期测量电路，其工作原理如下：start信号有效沿到来之后，经过和时钟clock信号的相同的延迟保持相位差不变进入计数器，启动计数器开始计数，当stop信号来到之后，延迟路径选择400比较stop和clock信号的相位差输出选择路径控制信号，在stop信号还未传到开关500之前控制开关导通相应延迟路径，触发计数值读取700读取计数器300输出作为整个电路输出值。因为选择不同的延迟路径，stop信号到达计数值读取700的相位和start或clock信号到达计数器300的相比提前或者滞后一定的时间，提前不影响读出的结果，滞后可以避免读出亚稳态结果或者少一个周期。
在图2的a图中，stop有效沿在clock时钟有效沿之前一点距离，此时选择较短的延迟路径，stop左移提前一定的时间到达计数值读取700；在图2的b图中，stop有效沿在clock时钟有效沿之后一点距离，此时选择较长的延迟路径，stop右移滞后一定的时间到达计数值读取700。
在图3的a图中，stop有效沿在clock时钟有效沿之前一点距离时，stop采样clock时钟信号为低电平，延迟路径选择400的输出Ch_ctr输出低电平，开关500选择较短的延迟路径；在图3的b图中，stop有效沿在clock时钟有效沿之后一点距离时，stop采样clock时钟信号为高电平，延迟路径选择400的输出Ch_ctr输出高电平，开关500选择较长的延迟路径。
图4给出的是基于延迟锁相环的高分辨率时间数字转换器时序图，是本发明的应用于高分辨率时间数字转换器的整数周期测量电路整数部分测量的具体应用场景。
本发明中，延迟路径选择模块根据输入信号clock和stop有效沿的相对位置选择stop信号不同延迟的传播通路，且长延迟路径比短延迟路径多两个延迟b单元的延迟，这样能够避免clock信号和stop信号有效沿相邻非常近的情况时，计数值读取模块读取错误的计数值。另外，计数和读取分开处理，能准确的读取有效沿对应的计数值，在整数周期测量中，stop信号作为计数值读取模块的触发信号读取其有效沿来临时计数器的计数值，并锁存到计数值读取中。本发明的时钟clock和输入的有效沿即使相邻十几个皮秒也能正确读出实际的测量结果。
本发明应用延迟匹配和读取信号延迟路径选择技术，能够精准测出待测时间间隔的整数周期的值。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (5)

1.一种应用于高分辨率时间数字转换器的整数周期测量电路，其特征在于：包括延迟匹配模块、延迟路径选择模块、计数器模块以及计数值读取模块；其中，
start信号和clock信号经过相同的延迟匹配模块进入计数器模块，启动计数器开始计数；延迟路径选择模块比较clock信号和stop信号的相位差输出后，stop信号选择长延时路径或短延时路径，触发计数值读取模块读取计数器输出作为整个电路输出值，其中，若stop信号有效沿在clock信号有效沿之前一点距离，stop信号选择短延时路径，若stop信号有效沿在clock信号有效沿之后一点距离，stop信号选择长延迟路径。
2.根据权利要求1所述的应用于高分辨率时间数字转换器的整数周期测量电路，其特征在于：所述相同的延迟匹配模块均包括依次连接的延迟a单元和延迟b单元，且所述延迟a单元的延迟时间为相对于系统周期的时间，和开关所用的延迟相匹配；所述延迟b单元的延迟时间小于clock信号半个周期的时间。
3.根据权利要求2所述的应用于高分辨率时间数字转换器的整数周期测量电路，其特征在于：所述长延时路径比短延时路径多两个延迟b单元。
4.根据权利要求3所述的应用于高分辨率时间数字转换器的整数周期测量电路，其特征在于：所述长延时路径指的是，stop信号作为stop信号通路中延时a单元和延迟路径选择模块的输入，经过开关流向依次连接的两个延迟b单元后进入计数器读取模块；所述短延时路径指的是，stop信号作为stop信号通路中延时a单元和延迟路径选择模块的输入，经过开关后直接进入计数器读取模块。
5.根据权利要求4所述的应用于高分辨率时间数字转换器的整数周期测量电路，其特征在于：所有D触发器建立时间tsu在0～3个皮秒。
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