CN1696845A - 用两级级联延时线法测量时间间隔的方法及装置 - Google Patents

Abstract

用两级级联延时线法测量时间间隔的方法及装置属于高精度时间间隔测量技术领域，其方法的特征在于基于脉冲计数法测量待测时间间隔内的时钟上升沿个数即整时钟周期数，再用第一级延时线测量待测时间间隔前后两个不足整周期部分的时间间隔，并将小于第一级延时线分辨率的部分被送到第二级延时线进一步细分测量，最后用各步测量的结果计算出待测时间间隔值。其装置的特征是：第一、第二两级延时线仅由延时单元和D触发器组成，它具有测量精度高，结构简单，易于集成的优点。

Description

用两级级联延时线法测量时间间隔的方法及装置

技术领域

本发明涉及高精度时间间隔测量技术，属于光盘读出信号分析检测领域

背景技术

最常见的测量时间间隔的方法是脉冲计数法，其原理如图1所示。待测信号的高/低电平(即时间间隔)控制高频计数器的开关，通过计算期间的脉冲数目就可以得到待测的时间宽度。假设测量得到的脉冲数目为n，计数时钟周期T₀，则实际测量结果T_w′是计数时钟周期的整数倍数nT₀。这种方法测量过程相对简单，但是测量精度和分辨率不易提高。由于待测信号的上升沿或下降沿相对于计数时钟的位置是随机的，不一定正好落在时钟的边沿上，测量值T_w′与真实值T_w存在误差：

            ΔT_w＝T_w′-T_w＝T₂-T₁

这个误差是一个随机数，取值在-T₀～+T₀之间。不难看出，脉冲计数法要提高测量的精度和分辨率，则必须提高计数时钟的频率。例如若要达到1ns的分辨率，则时钟频率需要达到1GHz以上。虽然随着现代微电子技术的发展可以将时钟频率提高到3GHz，但是此时电路板的布线、材料选择、加工等问题和器件本身的价格，都会使系统成本过高，从工程和经济角度都将很成问题。可见单纯靠提高时钟频率提高精度并不能满足精密时间间隔测量的要求，从20世纪70年代开始，有人开始研究对计数周期的细分方法，测量不足整周期部分的时间宽度，从而达到减小测量误差、提高测量精度的目的。

目前主要的周期细分方法可归纳为以下四类：时幅转换法、间隔展宽法、游标法和延时线法。时幅转换法的核心思想是将小量的时间间隔利用电容充放电转换为电信号幅度(一般为电压幅度)，通过测量电压来间接测量时间间隔，如图2所示。由于是模拟电路处理，在转换过程中没有连续量离散化的过程，因此在转换过程中不存在量化误差。理论上，这种方法能够达到1ps的分辨率，但是实际电路中容易受到电流电压抖动、电路噪声和串扰、温度变化以及电容工作区非线性度的影响，导致电路稳定性较差。另外转换时间较长，不适合快速连续测量。电路调整也比较复杂。

间隔展宽法类似时幅转换法，同样利用电容充放电将时间间隔按比例扩展成间距比较大的时间间隔，然后再用脉冲计数法测量。它同样具有时幅转换法转换时间长、电路复杂、稳定性差的缺点。

游标法测量原理类似游标卡尺测距原理，它使用两路频率相差微小的时钟，其周期差值就是游标法所能达到的分辨率。理论上该方法同样可以提供到1ps的分辨率，并且可以采用纯数字电路实现。但是使用游标法最大的缺点是单发测量需要很长的转换时间，从而限制了它的应用范围。

相比较以上方法，延时线方法是最具优势的一类方法。因为其转换时间短，纯数字电路，容易集成在单个芯片中，结构紧凑，受外界干扰小，分辨率可以达到100ps以下。这类方法主要利用0逻辑单元延时或路径传输延时来对时间间隔进行数字化。目前有十种以上不同的延时线方法提出，然而大部分都是基于单级延时线或并联延时线设计，这就意味着通常需要几十甚至上百个的延时单元才能达到需要的分辨率，从而导致非线性度的增大和电路结构的扩大。Mantyniemi等设计了一种两级延时线的时间插值，从而大大减小了延时单元的数目。但是这种方法是基于数字CMOS技术按ASIC芯片设计的，一次设计的成本很高，尤其当少量生产时。而且设计过程相当复杂，且设计加工周期长。

发明内容：

本发明的目的：光盘读出信号抖晃特性是衡量整个光盘存储播放系统性能的一个重要指标，特别在高速系统中，该参数尤为重要。目前对于抖晃的测量主要应用时间间隔分析仪，其分辨率可达100ps，缺点是价格昂贵，而且不是专门针对光盘抖晃测量的仪器，操作不便，不易集成。本发明利用逻辑单元和信号传输的延时，提出了用两级级联延时线方法实现时域数字化，达到了皮秒级测量精度，并应用到高速光盘盘片的抖晃测量中。

本发明的原理：两级级联延时线法的原理如图3所示，待测的开始信号沿和停止信号沿之间的时间间隔T_m通过与时钟信号比较变成三部分：基于脉冲计数法测量得到的整数个参考时钟CLOCK周期N₀τ₀以及不足整周期部分的间隔T₁₁和T₁₂。这两段不足整周期的间隔首先被分辨率为τ₁的第一级延时线插值计算，得到整数数目N₁₁和N₂₁。其小于τ₁宽度的间隔T₁₂、T₂₂继续被更小分辨率τ₂的第二级延时线细分，得到N₁₂和N₂₂。这样，实际测量的时间间隔为：

T_m＝N₀τ₀+(N₁₁τ₁+N₁₂τ₂)-(N₂₁τ₁+N₂₂τ₂)

其理论测量误差为±τ₂。

本发明所述的测量方法的特征在于它是在现场可编程门阵列即FPGA芯片中依次按以下步骤实现的：

步骤1：把周期为τ₀的时钟信号和开始信号输入至一个18位二进制计数器得到用N₀表示的，在待测时间间隔T_m内时钟信号上升沿的个数。

步骤2：同时，上述时钟信号和开始信号也输入至第1个预处理电路，生成输入到分辨率为τ₁的第1个第一级延时线的阶跃信号FA和FB，且FA信号已由第1个预处理电路补偿了处理过程中的时间延时，该延时用τ_a表示；

步骤3：步骤2中的第1个第一级延时线生成8路分别用FQA0、FQA1、…、FQA7表示的状态信号，这些信号依次由第1个第一级延时线中的8个D触发器的Q端输出，再通过第1个8线-3线优先编码器编码，形成一个三位状态码，它表示在开始信号到来后第1个第一级延时线测量得到的自开始信号上升沿起到随后到来的第一个时钟信号上升沿止的用T₁₁表示的时间间隔内包含的整τ₁时间间隔的个数，用N₁₁表示这个三位数据；

步骤4：步骤2中的第1个第一级延时线还生成8路阶跃信号，分别用FDA0、FDA1、…、FDA7表示，这些阶跃信号依次由第1个第一级延时线中的8个串联的延时单元给出，每经过一个延时单元输出一路信号，这样相邻两路阶跃信号的上升沿之间有τ₁的时间间隔。将这8路信号经过τ_b延时后，送入第1个8选1多路选择器，并用第1个8线-3线优先编码器输出的三位状态码作为多路选择器的选通信号，8路阶跃信号经τ_b延时的目的是为了保证三位选通信号比8路阶跃信号先到达多路选择器；

步骤5：步骤4中的第1个8选1多路选择器根据选通信号选择输入信号中上升沿领先于步骤2中所述的FB信号上升沿小于一个τ₁时间间隔的那路信号作为第1个第二级延时线的一个输入信号SA，FB信号经过延时单元τ_c补偿了从第1个第一级延时线到第1个8选1多路选择器之间的电路处理时间后作为第1个第二级延时线的另一个输入信号SB，阶跃信号SA上升沿和阶跃信号SB上升沿之间的时间间隔等于T₁₂；

步骤6：上述第1个第二级延时线由16个延时为τ₃的延时单元，16个D触发器和16个延时为τ₄的延时单元组成，且τ₄略小于τ₂，它们按下述方式连接，将16个延时为τ₃的延时单元串联，SA信号从第一个延时为τ₂的延时单元输入，每个τ₃延时单元的输出都与D触发器的D端连接，将16个延时为τ₄的延时单元也串联，SB信号从第一个延时为τ₄的延时单元输入，每个τ₄延时单元的输出都作为一个D触发器的时钟与CP端连接，第1个第二级延时线的分辨率τ₂＝τ₃-τ₄；

步骤7：步骤6中所述的第1个第二级延时线生成16路分别用SQA0、SQA1、…、SQA15，这些信号依次由第1个第二级延时线中的16个D触发器的Q端输出，再通过第1个16线-4线优先编码器编码后得到一个四位状态码，它表示T₁₂中包含的整τ₂时间间隔的个数，用N₁₂表示；

步骤8：一旦停止信号到来，该停止信号便和步骤1中的时钟信号一起进入第2个预处理电路，生成输入到与步骤2中所述相同的分辨率为τ₁的第2个第一级延时线的阶跃信号FC和FD，且FC信号也由第2个预处理电路补偿了处理过程中的时间延时，该延时用τ_a表示；

步骤9：步骤8中的第2个第一级延时线也生成8路分别用FQB0、FQB1、…、FQB7表示的状态信号，这些信号依次由第2个第一级延时线中的8个D触发器的Q端输出，再通过第2个8线-3线优先编码器编码，形成一个三位状态码，它表示在自停止信号上升沿起到随后到来的第一个时钟信号上升沿止的用T₂₁表示的时间间隔内包含的整τ₁时间间隔的个数，用N₂₁表示这个三位数据；

步骤10：步骤8中所述的第2个第一级延时线也还生成8路阶跃信号，分别用FDB0、FDB1、…、FDB7表示，这些阶跃信号依次由第2个第一级延时线中的8个串联的延时单元给出，每经过一个延时单元输出一路信号，这样相邻两路阶跃信号的上升沿之间有τ₁的时间间隔。将这8路信号经过τ_b延时后，送入第2个8选1多路选择器，并用第2个8线-3线优先编码器输出的三位状态码作为多路选择器的选通信号，8路阶跃信号经τ_b延时的目的同样是为了保证三位选通信号比8路阶跃信号先到达多路选择器；

步骤11：步骤10中的第2个8选1多路选择器根据选通信号选择输入信号中上升沿领先于步骤2中所述的FD信号上升沿小于一个τ₁时间间隔的那路信号作为第2个第二级延时线的一个输入信号SC，FD信号经过延时单元τ_c补偿了从第2个第一级延时线到第2个8选1多路选择器之间的电路处理时间后作为第2个第二级延时线的另一个输入信号SD，阶跃信号SC上升沿和阶跃信号SD上升沿之间的时间间隔等于T₂₂；

步骤12：上述第2个第二级延时线也由16个延时为τ₃的延时单元，16个D触发器和16个延时为τ₄的延时单元组成，且τ₄略小于τ₃，它们按下述方式连接，将16个延时为τ₃的延时单元串联，SC信号从第一个延时为τ₃的延时单元输入，每个τ₃延时单元的输出都与D触发器的D端连接，将16个延时为τ₄的延时单元也串联，SD信号从第一个延时为τ₄的延时单元输入，每个τ₄延时单元的输出都作为一个D触发器的时钟与CP端连接，第2个第二级延时线的分辨率也为τ₂＝τ₃-τ₄；

步骤13：步骤12中所述的第2个第二级延时线生成16路分别用SQB0、SQB1、…、SQB15，这些信号依次由第2个第二级延时线中的16个D触发器的Q端输出，再通过第2个16线-4线优先编码器编码后得到一个四位状态码，它表示T₂₂中包含的整τ₂时间间隔的个数，用N₂₂表示；

步骤14：将分别由上述步骤1、3、7、9、13得到的五个整数N₀、N₁₁、N₁₂、N₂₁、N₂₂送到数据组合电路，形成一个32位的数据送到计算机后，计算得到时间间隔T_m的实际测量值：

本发明所述的测量装置的特征在于它含有：

(1)一个18位二进制计数器，有一个时钟信号端，其计数输入端与一个输入为开始信号和停止信号的或门的输出端相连；

(2)第1、第2两个预处理电路，它们各自含有依次串联的3个D触发器以及连接在第1个D触发器Q端且用于消除处理过程中延时时间的延时器，其延时时间为τ_a；各自所述的第1个D触发器时钟端分别与上述开始或停止信号连接，而其余D触发器的时钟端输入上述时钟信号；

(3)第1、第2两个第一级延时线分别由8个D触发器和8个延时为τ₁的延时单元组成，每个D触发器的时钟端分别与第1、第2两个预处理电路中最后一个D触发器的Q端相连，每个延时线中的8个延时单元是串联的，首个延时单元与预处理电路中τ_a延时单元的输出相连，每个延时单元的输出又与D触发器的D端连接；

(4)第1、第2两个8线-3线优先编码器各自的8个输入端分别与上述第1、第2两个第一级延时线的8个D触发器的Q端连接；

(5)第1、第2两个8选1多路选择器各自的8个数据输入端分别通过一个延时时间为τ_b的延时单元与上述第1、第2两个第一级延时线中8个延时为τ₁的延时单元的输出端相连，而各自的选通信号输入端分别与上述第1、第2两个8线-3线优先编码器的输出端相连；

(6)第1、第2两个第二级延时线分别由16个延时为τ₃的延时单元，16个D触发器和16个延时为τ₄的延时单元组成，16个延时为τ₃的延时单元串联，每个τ₃延时单元的输出都与D触发器的D端连接，16个延时为τ₄的延时单元也串联，每个τ₄延时单元的输出都作为一个D触发器的时钟与CP端连接，第1、第2两个第二级延时线各自的第一个τ₃延时单元的输入端分别接第1、第2两个8选1多路选择器的输出端，而各自的第一个τ₄延时单元的输入端分别接τ_c延时器的输出端，τ_c延时器的输入端分别与第1、第2两个预处理电路的最后一个D触发器的Q端相连；

(7)第1、第2两个16线-4线编码器各自的输入端分别接上述第1、第2两个第二级延时线中16个D触发器的Q端；

(8)数据组合电路设有N₀、N₁₁、N₁₂、N₂₁、N₂₂共5个数据输入端；

(9)计算机，它的数据输入端与上述数据组合电路的32位数据构成的数组输出端相连，计算机按下式计算得到时间间隔T_m的实际测量值：

T_m＝N₀τ₀+(N₁₁τ₁+N₁₂τ₂)-(N₂₁τ₁+N₂₂τ₂)

本发明还具有以下特点：整个系统集成在单片FGPA芯片中；测量分辨率高，结构紧凑，受环境影响小，操作简单；系统时间间隔测量分辨率达到75ps，精度(σ)＜50ps；系统输入信号频率1K～450M Hz；工作温度：20℃～80℃。

使用证明，本发明达到了预期目的。

附图说明

图1、脉冲计数法原理示意图；

图2、时幅转换法原理示意图；

图3、两级级联延时线法原理示意图；

图4、两级级联延时线法原理图；

图5、两级级联延时线法结构框图；

图6、预处理电路的输出信号图；

图7、第一级延时线电路结构示意图；

图8、第一级延时线信号波形图；

图9、第二级延时线电路结构示意图；

图10、两级级联延时线法流程图；

具体实施方式：

图5所示的为两级级联延时线法的装置电路是在一块XC2V80-6-fg256芯片中实现的，该芯片是Xilinx公司的Virtex II系列FPGA芯片。系统的基本时钟工作频率为200MHz，并用它作为18位二进制计数器的计数的时钟信号。第一级延时线的分辨率τ₁大约为800皮秒。由于在FPGA芯片中能够得到的逻辑单元延时或者路径延时基本都在几百皮秒，若要得到100ps以下的分辨率，第二级延时线不能再按照第一级延时线方法设计。本发明中采用的设计方法使第二级延时线的分辨率τ₂为75ps，突破电路物理延时的限制，得到了更高的分辨率。为保证测量互不干扰和连续测量，每进行一次测量前，都有一个复位信号RESET对整个电路进行复位。

Claims (2)

1、用两级级联延时线测量时间间隔的方法，其特征在于它是在现场可编程门阵列即FPGA芯片中依次按以下步骤实现的：

步骤1：基于脉冲计数法，用一个由上升沿触发器组成的二进制计数器，测量用T_m表示的从开始信号上升沿起到停止信号上升沿止的待测时间间隔内周期为τ₀的时钟信号上升沿的个数N₀；

步骤2：基于延时线法，分别用两个分辨率为τ₁的第一级延时线测量在自开始信号上升沿起到随后到来第一个时钟信号上升沿止的用T₁₁表示的时间间隔内包含的整τ₁时间间隔的个数N₁₁，以及在自停止信号上升沿起到随后到来的第一个时钟信号上升沿止的用T₂₁表示的时间间隔内包含的整τ₁时间间隔的个数N₂₁，并将T₁₁内不足整τ₁时间间隔的部分T₁₂和T₂₁内不足整τ₁时间间隔的部分T₂₂，分别传递给两个第二级延时线；

步骤3：分别用两个分辨率为τ₂的第二级延时线测量T₁₂内包含的整τ₂时间间隔的个数N₁₂和T₂₂内包含的整τ₂时间间隔的个数N₂₂，T₁₂内不足整τ₂时间间隔的部分和T₂₂内不足整τ₂时间间隔的部分将被舍去，成为测量的理论误差；

步骤4：把上述各步骤得到的N₀、N₁₁、N₂₁、N₁₂、N₂₂用一个数据组合电路组和成一个32位的数据，然后把它送往计算机，按下式计算得到待测的时间间隔值T_m；

         T_m＝N₀τ₀+(N₁₁τ₁+N₁₂τ₂)-(N₂₁τ₁+N₂₂τ₂)

现在对上述各步骤的实现流程详述如下：

在步骤1中所用的二进制计数器是一个18位二进制计数器；

步骤2包括以下实现步骤：

步骤2-1：一旦开始信号和时钟信号到达，就被输入至由3个D触发器组成的第1个预处理电路，生成输入到分辨率为τ1的第1个第一级延时线的两个阶跃信号(FA)和(FB)，且(FA)上升沿和(FB)上升沿之间的时间间隔等于T₁₁，所生成的阶跃信号(FA)已由第1个预处理电路补偿了处理过程中的时间延时，该延时用τ_a表示；

一旦停止信号和时钟信号到达，就被输入至由3个D触发器组成的第2个预处理电路，生成输入到分辨率为τ₁的第2个第一级延时线的两个阶跃信号(FC)和(FD)，且(FC)上升沿和(FD)上升沿之间的时间间隔等于T₂₁，所生成的阶跃信号(FC)也由第2个预处理电路补偿了处理过程中的时间延时，该延时也为τ_a；

步骤2-2：第1个第一级延时线由8个D触发器和8个延时为τ₁的延时单元组成，8个延时单元是串联的，(FA)信号从第一个延时单元输入，每个延时单元的输出都与D触发器的D端连接，(FB)信号作为8个D触发器的时钟直接与CP端连接，输入的(FA)和(FB)信号经该延时线生成8路分别用(FQA0)、(FQA1)、…、(FQA7)表示的状态信号，这些信号依次由第1个第一级延时线中的8个D触发器的Q端输出，再通过第1个8线-3线优先编码器编码，形成一个三位状态码，它表示在开始信号到来后第1个第一级延时线测量得到的自开始信号上升沿起到随后到来的第一个时钟信号上升沿止的用T₁₁表示的时间间隔内包含的整τ1时间间隔的个数，用N₁₁表示这个三位数据；

第2个第一级延时线与第1个第一级延时线的结构相同，输入的(FC)和(FD)信号经该延时线生成8路分别用(FQB0)、(FQB1)、…、(FQB7)表示的状态信号，这些信号依次由第2个第一级延时线中的8个D触发器的Q端输出，再通过第2个8线-3线优先编码器编码，形成一个三位状态码，它表示在自停止信号上升沿起到随后到来的第一个时钟信号上升沿止的用T₂₁表示的时间间隔内包含的整τ1时间间隔的个数，用N₂₁表示这个三位数据；

步骤3包括以下步骤：

步骤3-1：上述第1个第一级延时线还生成8路阶跃信号，分别用(FDA0)、(FDA1)、…、(FDA7)表示，这些阶跃信号依次由第1个第一级延时线中的8个串联的延时单元给出，每经过一个延时单元输出一路信号，这样相邻两路阶跃信号的上升沿之间有τ₁的时间间隔。将这8路信号经过τ_b延时后，送入第1个8选1多路选择器，并用第1个8线-3线优先编码器输出的三位状态码作为多路选择器的选通信号，8路阶跃信号经τ_b延时的目的是为了保证三位选通信号比8路阶跃信号先到达多路选择器；

上述第2个第一级延时线也生成8路阶跃信号，分别用(FDB0)、(FDB1)、…、(FDB7)表示，这些阶跃信号依次由第2个第一级延时线中的8个串联的延时单元给出，每经过一个延时单元输出一路信号，这样相邻两路阶跃信号的上升沿之间有τ₁的时间间隔。将这8路信号经过τ_b延时后，送入第2个8选1多路选择器，并用第2个8线-3线优先编码器输出的三位状态码作为多路选择器的选通信号，8路阶跃信号经τ_b延时的目的同样是为了保证三位选通信号比8路阶跃信号先到达多路选择器；

步骤3-2：上述第1个8选1多路选择器根据选通信号选择输入信号中上升沿领先于步骤2中所述的(FB)信号上升沿小于一个τ₁时间间隔的那路信号作为第1个第二级延时线的一个输入信号(SA)，(FB)信号经过延时单元τ_c补偿了从第1个第一级延时线到第1个8选1多路选择器之间的电路处理时间后作为第1个第二级延时线的另一个输入信号(SB)，阶跃信号(SA)上升沿和阶跃信号(SB)上升沿之间的时间间隔等于T₁₂；

上述第2个8选1多路选择器根据选通信号选择输入信号中上升沿领先于步骤2中所述的(FD)信号上升沿小于一个τ₁时间间隔的那路信号作为第2个第二级延时线的一个输入信号(SC)，(FD)信号经过延时单元τ_c补偿了从第2个第一级延时线到第2个8选1多路选择器之间的电路处理时间后作为第2个第二级延时线的另一个输入信号(SD)，阶跃信号(SC)上升沿和阶跃信号(SD)上升沿之间的时间间隔等于T₂₂；

步骤3-3：上述第1个第二级延时线由16个延时为τ₃的延时单元，16个D触发器和16个延时为τ₄的延时单元组成，且τ₄略小于τ₃，它们按下述方式连接，将16个延时为τ₃的延时单元串联，(SA)信号从第一个延时为τ₃的延时单元输入，每个τ₃延时单元的输出都与D触发器的D端连接，将16个延时为τ₄的延时单元也串联，(SB)信号从第一个延时为τ₄的延时单元输入，每个τ₄延时单元的输出都作为一个D触发器的时钟与CP端连接；

上述第2个第二级延时线也由16个延时为τ₃的延时单元，16个D触发器和16个延时为τ₄的延时单元组成，且τ₄略小于τ₃，它们按下述方式连接，将16个延时为τ₃的延时单元串联，(SC)信号从第一个延时为τ₃的延时单元输入，每个τ₃延时单元的输出都与D触发器的D端连接，将16个延时为τ₄的延时单元也串联，(SD)信号从第一个延时为τ₄的延时单元输入，每个τ₄延时单元的输出都作为一个D触发器的时钟与CP端连接；

上述两个第二级延时线的分辨率τ₂＝τ₃-τ₄；

步骤3-4：上述(SA)和(SB)信号经第1个第二级延时线生成16路分别用(SQA0)、(SQA1)、…、(SQA15)，这些信号依次由第1个第二级延时线中的16个D触发器的Q端输出，再通过第1个16线-4线优先编码器编码后得到一个四位状态码，它表示T₁₂中包含的整τ₂时间间隔的个数，用N₁₂表示；

上述(SC)和(SD)信号经第2个第二级延时线生成16路分别用(SQB0)、(SQB1)、…、(SQB15)，这些信号依次由第2个第二级延时线中的16个D触发器的Q端输出，再通过第2个16线-4线优先编码器编码后得到一个四位状态码，它表示T₂₂中包含的整τ₂时间间隔的个数，用N₂₂表示。

2、根据权利要求1所述的用两级级联延时线法测量时间间隔的方法而提出的装置，其特征在于它含有：

(1)一个18位二进制计数器，有一个时钟信号端，其计数输入端与一个输入为开始信号和停止信号的或门的输出端相连；

(2)第1、第2两个预处理电路，它们各自含有依次串联的3个D触发器以及连接在第1个D触发器Q端且用于消除处理过程中延时时间的延时器，其延时时间为τ_a；各自所述的第1个D触发器时钟端分别与上述开始或停止信号连接，而其余D触发器的时钟端输入上述时钟信号；

(3)第1、第2两个第一级延时线分别由8个D触发器和8个延时为τ₁的延时单元组成，每个D触发器的时钟端分别与第1、第2两个预处理电路中最后一个D触发器的Q端相连，每个延时线中的8个延时单元是串联的，首个延时单元与预处理电路中τ_a延时单元的输出相连，每个延时单元的输出又与D触发器的D端连接；

(4)第1、第2两个8线-3线优先编码器各自的8个输入端分别与上述第1、第2两个第一级延时线的8个D触发器的Q端连接；

(5)第1、第2两个8选1多路选择器各自的8个数据输入端分别通过一个延时时间为τ_b的延时单元与上述第1、第2两个第一级延时线中8个延时为τ₁的延时单元的输出端相连，而各自的选通信号输入端分别与上述第1、第2两个8线-3线优先编码器的输出端相连；

(6)第1、第2两个第二级延时线分别由16个延时为τ₃的延时单元，16个D触发器和16个延时为τ₄的延时单元组成，16个延时为τ₃的延时单元串联，每个τ₃延时单元的输出都与D触发器的D端连接，16个延时为τ₄的延时单元也串联，每个τ₄延时单元的输出都作为一个D触发器的时钟与CP端连接，第1、第2两个第二级延时线各自的第一个τ₃延时单元的输入端分别接第1、第2两个8选1多路选择器的输出端，而各自的第一个τ₄延时单元的输入端分别接τ_c延时器的输出端，τ_c延时器的输入端分别与第1、第2两个预处理电路的最后一个D触发器的Q端相连；

(7)第1、第2两个16线-4线编码器各自的输入端分别接上述第1、第2两个第二级延时线中16个D触发器的Q端；

(8)数据组合电路设有N₀、N₁₁、N₁₂、N₂₁、N₂₂共5个数据输入端；

(9)计算机，它的数据输入端与上述数据组合电路的32位数据构成的数组输出端相连，计算机按下式计算得到时间间隔T_m的实际测量值：

         T_m＝N₀τ₀+(N₁₁τ₁+N₁₂τ₂)-(N₂₁τ₁+N₂₂τ₂)

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