CN105245209B - 一种延时线电路及其盲区的避开方法 - Google Patents
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Abstract
本发明公开了一种延时线电路，包括第一延时线、第二延时线和控制模块。第一延时线尾部的第一输出端与控制模块的第一输入端电性连接，第二延时线中部的第二输出端与控制模块的第二输入端电性连接。第一延时线和第二延时线的输入端均接收输入信号和周期信号，周期信号的周期为T，第一延时线和第二延时线的延时总长为T1，且0.9T＜T1＜1.1T。第一延时线在周期信号上升沿触发，第二延时线在周期信号下降沿触发。第二输出端的输出比第一输出端的输出延时0.5T。通过对称结构的两条延时线，且两条延时线的输出相差半个周期，以致一条延时线进入盲区时，采用另一条延时线的测量结果，避免了盲区对测量结果的影响。
Description
技术领域
本发明涉及数字电路技术领域，尤其涉及一种延时线电路及其盲区的避开方法。
背景技术
现有的延迟线电路在实际应用中，周期的频率也无法连续调节，因此，开始信号与结束信号之间的时间间隔无法被周期整除，因此，存在非整周期误差。因此，在现有的延迟线电路中，采用延迟线测量非整周期。
但是，当延时线的延时总长接近一个周期时，则会存在一段盲区。该盲区为延时线的延时总长与周期相差的一段时间。当延迟线处于盲区时，无法对超过延时总长且小于一个周期的时间进行精确的测量。因此，对于小时间高精度高稳定性测量要求的应用，盲区则会成为影响延时线测量精度、稳定性，使测量值存在异常周期性波动。
综上所述，如何克服延时线电路中盲区对延时线测量的影响，是当前亟待解决的技术问题。
发明内容
有鉴于此，实有必要提供一种避开延时线电路的盲区，以致不受该盲区影响的延时线电路，以及避开该延时线电路的盲区的方法。
一种延时线电路，包括第一延时线、第二延时线和控制模块。第一延时线尾部的第一输出端与控制模块的第一输入端电性连接，第二延时线中部的第二输出端与控制模块的第二输入端电性连接。第一延时线和第二延时线的输入端均接收输入信号和周期信号，周期信号的周期为T，第一延时线和第二延时线的延时总长为T1，且0.9T＜T1＜1.1T。第一延时线在周期信号上升沿触发，第二延时线在周期信号下降沿触发。第二输出端的输出比第一输出端的输出延时0.5T。第一输出端有效时，控制模块接收第二延时线测量的第一测量数据，并采用第一测量数据进行0.5T补偿处理后的第二测量数据。第二输出端有效时，控制模块采用第一延时线测量的第三测量数据。
优选地，第一延时线包括多个首尾连接的第一延时单元和多个上升沿触发的第一D触发器，第一个第一延时单元的输入端接收输入信号，每一个第一延时单元的输出端与一个第一D触发器的D端电性连接，每一个第一D触发器的C端接收周期信号，在第一延时线尾部的多个第一D触发器中选中一个第一D触发器，选中的第一D触发器的Q端与控制模块的第一输入端电性连接。
优选地，第一延时单元包括反相器。
优选地，第二延时线包括多个首尾连接的第二延时单元和多个下降沿触发的第二D触发器，第一个第二延时单元的输入端接收输入信号，每一个第二延时单元的输出端与一个第二D触发器的D端电性连接，每一个第二D触发器的C端接收周期信号，在第二延时线中部的多个第二D触发器中选中一个第二D触发器，选中的第二D触发器的输出比选中的第一D触发器的输出延时0.5T，选中的第二D触发器的Q端与控制模块的第二输入端电性连接。
优选地，第二延时单元包括反相器。
一种延时线电路盲区的避开方法，包括如下步骤：
控制模块判断自身的第一输入端是否有效。
若第一输入端有效时，控制模块接收第二延时线的第一测量数据，并采用第一测量数据进行0.5T补偿处理后的第二测量数据。
优选地，第一输入端有效为：输入信号到达选中的第一D触发器，且选中的第一D触发器处于周期信号上升沿时，选中的第一D触发器的Q端输出有效，以致第一输入端有效。
优选地，控制模块判断自身的第一输入端是否有效的步骤之后，还包括：
控制模块判断测量是否结束。
若测量未结束，控制模块判断自身的第二输入端是否有效。
若第二输入端有效时，控制模块采用第一延时线的第三测量数据。
优选地，第二输入端有效为：输入信号到达选中的第二D触发器，选中的第二触发器处于周期信号下降沿时，选中的第二D触发器的Q端输出有效，以致第二输入端有效。
本发明延时线电路，通过对称结构的两条延时线，且两条延时线的输出相差半个周期，避免了两条延时线同时进入盲区，以及在其中一条延时线进入盲区时，采用另一条延时线的测量结果，避免了盲区对本发明延时线电路测量结果的影响。
附图说明
图1为本发明延时线电路一种实施例的电路图。
图2为本发明延时线电路盲区的避开方法一种实施例的流程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用来限定本发明。
图1展示了本发明延时线电路的一种实施例。如图1所示，在本实施例中，该延时线电路，包括第一延时线DL0、第二延时线DL1和控制模块。
第一延时线DL0包括n个延时单元以及n个第一D触发器。假设，选中的第一D触发器为第n-1个第一D触发器Qn-1。第一个延时单元的输入端接收输入信号Signal，第一延时单元的输出端与第二延时单元的输入端电性连接，第二个延时单元的输出端与第三延时单元的输入端电性连接，......，第n-1延时单元的输出端与第n延时单元的输入端电性连接。第一个延时单元的输出端与第一个第一D触发器Q1的D端电性连接，第二个延时单元的输出端与第二个第一D触发器Q2的D端电性连接，......，第n个延时单元的输出端与第n个第一D触发器Qn的D端电性连接。第一个第一D触发器Q1的C端，第二个第一D触发器Q2的C端，......，第n个第一D触发器Qn的C端均接收周期信号CLK。第n-1个第一D触发器Qn-1的Q端与控制模块的第一输入端S0电性连接。此外，该第一D触发器在周期信号上升沿触发。周期信号CLK的周期为T。第一延时线DL0的延时总长为T1，且0.9T＜T1＜1.1T。
第二延时线DL1包括n个延时单元以及n个第二D触发器，假设，选中的第二触发器为第[(n/2)+2]个第二触发器第一个延时单元的输入端接收输入信号Signal，第一延时单元的输出端与第二延时单元的输入端电性连接，第二个延时单元的输出端与第三延时单元的输入端电性连接，......，第n-1延时单元的输出端与第n延时单元的输入端电性连接。第一个延时单元的输出端与第一个第二D触发器Q1的D端电性连接，第二个延时单元的输出端与第二个第二D触发器Q2的D端电性连接，......，第n个延时单元的输出端与第n个第二D触发器Qn的D端电性连接。第一个第二D触发器Q1的C端，第二个第二D触发器Q2的C端，......，第n个第二D触发器Qn的C端均接收周期信号CLK。第[(n/2)+2]个第二D触发器的Q端与控制模块的第二输入端S1电性连接。此外，该第二D触发器在周期信号下降沿触发。第二触发器的输出比第一触发器Qn-1延时半个周期。周期信号CLK的周期为T。第二延时线DL1的延时总长为T1，且0.9T＜T1＜1.1T。
本实施例中的延时线电路，通过对称结构的两条延时线，且两条延时线的输出相差半个周期，避免了两条延时线同时进入盲区，以及在其中一条延时线进入盲区时，采用另一条延时线的测量结果，避免了盲区对本发明延时线电路测量结果的影响。此外，采用本实施例连续进行测量，并保证了连续精确测量的精度。本实施例设计合理，设计灵活性强，降低了设计成本。
在某些实施例中，例如本优选实施例中，第一延时单元包括反相器，第二延时单元包括反相器。
由于在CMOS的一些基本逻辑门中，反相器的延时时间是最小。因此，本实施通过采用反相器，进一步的提升本实施的测量精度。
参照图1，使用本实施例的延时线电路时。若输入信号Signal到达第一D触发器Qn-1，且第一D触发器Qn-1处于周期信号上升沿时，第一D触发器Qn-1的Q端输出有效，以致控制模块的第一输入端S0有效。当控制模块检测到第一输入端有效时，控制模块接收第二延时线DL1的第一测量数据，并采用该第一测量数据进行0.5T补偿处理后的第二测量数据。若输入信号Signal到达第二D触发器且第二D触发器处于周期信号下降沿时，第二D触发器的Q端输出有效，以致控制模块的第二输入端S1有效。当控制模块检测到第二输入端S1有效时，控制模块采用第一延时线的第三测量数据。
图2展示了本发明延时线电路盲区的避开方法的一种实施例。如图1所示，延时线电路盲区的避开方法，包括如下步骤：
步骤S1，控制模块判断自身的第一输入端是否有效。若第一输入端有效时，执行步骤S2。其中第一输入端有效为：输入信号到达选中的第一D触发器，且选中的第一D触发器处于周期信号上升沿时，选中的第一D触发器的Q端输出有效，以致第一输入端有效。若第一输入端无效时，执行步骤S5。
步骤S2，控制模块接收第二延时线的第一测量数据，并采用第一测量数据进行0.5T补偿处理后的第二测量数据。
步骤S3，控制模块判断测量是否结束。若测量未结束，执行步骤S4。
步骤S4，控制模块判断自身的第二输入端是否有效。若第二输入端有效时，执行步骤S5，其中，第二输入端有效为：输入信号到达选中的第二D触发器，选中的第二触发器处于周期信号下降沿时，选中的第二D触发器的Q端输出有效，以致所述第二输入端有效。若第二输入端无效时，执行步骤S2。
步骤S5，控制模块采用第一延时线的第三测量数据。
步骤S6，控制模块判断测量是否结束。若测量未结束，执行步骤S1。
以上对发明的具体实施方式进行了详细说明，但其只作为范例，本发明并不限制与以上描述的具体实施方式。对于本领域的技术人员而言，任何对该发明进行的等同修改或替代也都在本发明的范畴之中，因此，在不脱离本发明的精神和原则范围下所作的均等变换和修改、改进等，都应涵盖在本发明的范围内。
Claims (9)
1.一种延时线电路，其特征在于，包括第一延时线、第二延时线和控制模块；所述第一延时线和第二延时线结构对称，所述第一延时线尾部的第一输出端与所述控制模块的第一输入端电性连接，所述第二延时线中部的第二输出端与所述控制模块的第二输入端电性连接；所述第一延时线和所述第二延时线的输入端均接收输入信号和周期信号，所述周期信号的周期为T，所述第一延时线和所述第二延时线的延时总长为T1，且0.9T<T1<1.1T；所述第一延时线在周期信号上升沿触发，所述第二延时线在周期信号下降沿触发；所述第二输出端的输出比所述第一输出端的输出延时0.5T；所述第一输出端有效时，所述控制模块接收所述第二延时线测量的第一测量数据，并采用所述第一测量数据进行0.5T补偿处理后的第二测量数据；所述第二输出端有效时，所述控制模块采用所述第一延时线测量的第三测量数据。
2.根据权利要求1所述的延时线电路，其特征在于，所述第一延时线包括多个首尾连接的第一延时单元和多个上升沿触发的第一D触发器，第一个所述第一延时单元的输入端接收所述输入信号，每一个所述第一延时单元的输出端与一个所述第一D触发器的D端电性连接，每一个所述第一D触发器的C端接收所述周期信号，在所述第一延时线尾部的多个所述第一D触发器中选中一个第一D触发器，所述选中的第一D触发器的Q端与所述控制模块的第一输入端电性连接。
3.根据权利要求2所述的延时线电路，其特征在于，所述第一延时单元包括反相器。
4.根据权利要求2所述的延时线电路，其特征在于，所述第二延时线包括多个首尾连接的第二延时单元和多个下降沿触发的第二D触发器，第一个所述第二延时单元的输入端接收所述输入信号，每一个所述第二延时单元的输出端与一个所述第二D触发器的D端电性连接，每一个所述第二D触发器的C端接收所述周期信号，在所述第二延时线中部的多个所述第二D触发器中选中一个第二D触发器，所述选中的第二D触发器的输出比所述选中的第一D触发器的输出延时0.5T，所述选中的第二D触发器的Q端与所述控制模块的第二输入端电性连接。
5.根据权利要求4所述的延时线电路，其特征在于，所述第二延时单元包括反相器。
6.一种权利要求1～5之一所述的延时线电路盲区的避开方法，其特征在于，包括如下步骤：
控制模块判断自身的第一输入端是否有效；
若所述第一输入端有效时，所述控制模块接收所述第二延时线的第一测量数据，并采用所述第一测量数据进行0.5T补偿处理后的第二测量数据。
7.根据权利要求6所述的延时线电路盲区的避开方法，其特征在于，所述第一输入端有效为：输入信号到达选中的第一D触发器，且所述选中的第一D触发器处于周期信号上升沿时，所述选中的第一D触发器的Q端输出有效，以致所述第一输入端有效。
8.根据权利要求6所述的延时线电路盲区的避开方法，其特征在于，所述控制模块判断自身的第一输入端是否有效的步骤之后，还包括：
所述控制模块判断测量是否结束；
若测量未结束，所述控制模块判断自身的第二输入端是否有效；
若所述第二输入端有效时，所述控制模块采用所述第一延时线的第三测量数据。
9.根据权利要求8所述的延时线电路盲区的避开方法，其特征在于，所述第二输入端有效为：输入信号到达选中的第二D触发器，所述选中的第二触发器处于周期信号下降沿时，所述选中的第二D触发器的Q端输出有效，以致所述第二输入端有效。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510653896.8A CN105245209B (zh) | 2015-10-10 | 2015-10-10 | 一种延时线电路及其盲区的避开方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510653896.8A CN105245209B (zh) | 2015-10-10 | 2015-10-10 | 一种延时线电路及其盲区的避开方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105245209A CN105245209A (zh) | 2016-01-13 |
| CN105245209B true CN105245209B (zh) | 2018-01-09 |
Family
ID=55042734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510653896.8A Active CN105245209B (zh) | 2015-10-10 | 2015-10-10 | 一种延时线电路及其盲区的避开方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105245209B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109799450B (zh) * | 2018-12-27 | 2021-01-12 | 大唐微电子技术有限公司 | 一种逻辑电路延迟差异比较装置和方法 |
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| CN101562440A (zh) * | 2009-05-12 | 2009-10-21 | 华为技术有限公司 | 延迟模块和方法、时钟检测装置及数字锁相环 |
| CN205015669U (zh) * | 2015-10-10 | 2016-02-03 | 深圳市建恒测控股份有限公司 | 一种延时线电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100921815B1 (ko) * | 2007-06-18 | 2009-10-16 | 주식회사 애트랩 | 지연시간 측정회로 및 지연시간 측정 방법 |
-
2015
- 2015-10-10 CN CN201510653896.8A patent/CN105245209B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN105245209A (zh) | 2016-01-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |