CN112968690A - 一种高精度低抖动延时脉冲发生器 - Google Patents

Abstract

本发明公开一种高精度低抖动延时脉冲发生器，包括TDC(Time digital converter)模块测量外部触发信号与时钟信号之间的时间间隔，用于补偿脉冲输出的抖动；抖动补偿模块将TDC测得的时间信息与用户设定的延时信息进行处理得出最终延时信息补偿到输出脉冲上；粗延时模块用于对触发信号进行粗略延时，延时输出到细延时芯片上；串口通信模块用与将用户设定的延时信息发送到上位机；Nios II软核处理器模块，将用于设定信息进行处理发送到相应的模块。本发明利用粗细结合的延时方法解决了计数器精度低与数控延时芯片延时范围小的问题，同时利用TDC技术大大降低了输出脉冲的抖动。整个系统集成度高。延时精度到达22ps，脉冲输出抖动为500ps。

Description

一种高精度低抖动延时脉冲发生器

技术领域

本发明涉及一种时序同步装置。尤其是一种用于飞行时间质谱仪的亚纳秒级延时脉冲发生装置。

背景技术

脉冲延时发生器是一种时序控制仪器，它可以将某一触发信号作为时间零点，并且输出相对于时间零点延时可调的脉冲信号，用来驱动其他仪器的工作，从而实现对多个仪器的时序控制，脉冲延时发生器在高速分幅相机、雷达系统、飞行时间质谱仪器等设备中都起着关键的作用。实现脉冲延时的方法包括计数器法、数控延迟线法。

计数器法延时的原理是对稳定的时钟信号进行计数，通过控制计数的个数控制延时时间，该方法比较容易获得动态范围大的延时，但是采样时钟频率的控制，延时分辨率不会很高，同时输出脉冲的抖动也受采样时钟的影响，导致脉冲输出抖动与延时分辨率一样大小，无法获得更低的脉冲输出抖动；数控延时线法采用了模拟电路技术来实现脉冲延时的精准控制，该方法通过D/A将设定的延时信息转换成电压值，外部触发信号到来时触发斜波电路，利用比较器将D/A的电压值与斜波电路的电压值进行比较，当二者相等时输出延时脉冲。该方法可以获得很高的延时分辨率，但是延时动态范围非常有限。

发明内容

本发明的目的是为了克服现有技术中的不足，提供一种高精度低抖动延时脉冲发生器。

本发明的目的是通过以下技术方案实现的：

一种高精度低抖动延时脉冲发生器，包括外部触发输入接口、细延时模块、串口通信模块以及利用FPGA内部资源构建的TDC(Time to digital converter)模块、抖动补偿模块、粗延时模块、Nios II软核处理器；所述外部触发输入接口用于接收外部触发信号；所述TDC模块与所述外部触发输入接口和抖动补偿模块相连接，用于测量出外部触发信号与时钟信号之间的时间间隔；所述抖动补偿模块用于将TDC模块测量结果与用户设定的延时进行处理，得出最终延时值；所述粗延时模块用于对外部触发信号进行粗略延时，输出粗延时脉冲；所述细延时模块用于对经过粗延时的脉冲进行细延时；用户将设定的延时信息通过所述串口通信模块发送到FPGA内部的粗延时模块和TDC模块；所述Nios II软核处理器与串口通信模块、抖动补偿模块、粗延时模块相连接，Nios II软核处理器用于将用户设定的信息进行处理，并将处理的延时信息传递到指定的模块。

进一步的，所述粗延时模块分别与Nios II软核处理器模块、抖动补偿模块、细延时模块相连接。

进一步的，所述抖动补偿模块分别与Nios II软核处理器、TDC模块、细延时模块、粗延时模块相连接。

进一步的，上位机通过串口通信模块与Nios II软核处理器进行通信。

进一步的，细延时模块通过专用延时细腻片构建，串口通信模块通过CP2102构建。

与现有技术相比，本发明的技术方案所带来的有益效果是：

1.将计数器法与数控延时线法相结合，计数器法可以实现大动态范围的延时，数控延时线法可以实现高分辨率的延时，将两种延时方法结合，弥补了计数器法延时分辨率低和数控延时线法动态范围小的缺点，最终可以实现动态范围为1s，延时分辨率可达22ps的脉冲延时。

2.针对计数器法带来的抖动问题，提出将抖动测量出来然后补偿到输出脉冲上的方法，通过FPGA内部资源构造TDC实现时间数字的转换，无需额外使用TDC芯片或者构建TDC硬件电路，极大地降低了延时脉冲发生器的成本和系统集成度。TDC模块配合抖动补偿模块最终将粗延时模块的4.2ns抖动降低至500ps。

附图说明

图1为高精度低抖动延时脉冲发生器的结构框图。

图2为TDC模块的结构框图。

图3为粗延时模块的结构框图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

如图1所示高精度低抖动延时脉冲发生器是由TDC模块、抖动补偿模块、粗延时模块、Nios II处理器模块、串口通信模块、细延时模块等部分组成，其中TDC模块、抖动补偿、粗延时模块、Nios II模块都是在同一FPGA内部。

外部触发信号通过触发信号输入接口进入延时系统，触发电平为3.3V LVTTL，输入阻抗为50Ω。

如图2所示为TDC模块结构图，外部触发信号到来之后，会沿着延时模块依次传播，经过一个延时模块之后，对应的触发器会从1跳变到0，触发器输出0的个数就代表信号经过的延时模块个数，假设信号经过每个延时模块的时长为τ，则经过n个延时模块所需要的时间就为nτ，由于在下一个时钟上升沿到来之后所有锁存器的值会被锁存，因此nτ代表的是触发信号与触发信号之后的时钟信号之间时间长度，再将锁存器的值进行解码就可以实现时间到数字的转换的目的。

抖动补偿模块：外部触发信号与时钟上升沿之间的时间间隔大小在一个时钟周期内随机分布，这会导致粗延时的输出抖动也在一个时钟周期内部随机分布，通过TDC模块将这个时间间隔测量出之后，通过抖动补偿模块将用于与设定的延时与时间间隔进行处理，得出一组经过校准后的延时值，再将这个延时值传递给粗延时模块与细延时模块进行延时。

如图3所示为粗延时模块的结构图，外部信号到来之后触发计数器A、计数器B进行计数，计数器A的作用是对触发信号进行粗延时，计数器B的作用是产生复位细延时芯片的复位信号。当计数器A计数值等于预设值1时，粗延时模块输出一个脉冲A到细延时芯片进一步进行细延时；当计数器B计数值等于预设值2时，粗延时模块输出一个脉冲B到细延时芯片复位细延时芯片，脉冲B的另一个作用是产生延时信号的下降沿。

具体的，本实施例中的粗延时是利计数器法实现。计数器法的延时最小分辨率是由采样时钟决定的，本系统的采样时钟是由外部50MHz晶振倍频得来，最终倍频数是由系统能运行的最大时钟决定的，经过测试发现粗延时模块能够运行的最大时钟为240MHz，因此采取4.8倍频，粗延时精度为4.2ns。由与粗延时模块是通过对外部脉冲信号采样实现的，外部触发信号与采样时钟之间总会存在一个时间间隔，该时间间隔大小范围是从0到一个时钟周期，两个触发信号如果与下一个时钟的时间间隔不相同，则即使设定相同的延时值，二者最终输出的脉冲实际延时是不一样的，触发信号与采样时钟之间的时间间隔是在0到4.2ns之间随机分布的，则最终输出的延时脉冲会存在一个宽度为4.2ns的抖动，需要对这个抖动加以补偿。

本实施例中的细延时是利用专用延时芯片AD9501实现的，AD9501的内部有一个斜波发生器，当斜波电压值与DAC设定值相等时输出延时脉冲，该斜波电压的电压值的置零是通过复位引脚4实现的，拉高4引脚时，复位斜波发生器，如果不对斜波发生器进行复位，则当下一个脉冲到来时斜波发生器的的电压不为零，则无法起到延时的作用。由此粗延时模块应该输出两个脉冲给AD9501，一个用于触发细延时，另一个输出到引脚4，用于AD9501斜波发生器的置零。通过设定第一个脉冲与第二个脉冲之间的时间间隔就可以输出延时脉冲的脉宽大小。

为了消除粗延时模块带来的抖动，构建了TDC(Time to digital converter)模块，利用FPGA内部的加法进位链可以构建抖动测量电路，它是由n位加法器组成，n位加法器有两路输入，一路全部为1，另一路高n-1位为0，最低位引入外部触发信号，当外部触发信号为1时，从最低位进行加法运算，产生进位传递到下一级算数单元进行运算，再次产生进位，就这样脉冲信号在加法进位链上逐级进行传递，传递到的算数单元就会产生进位。当时钟信号到来时，算数单元的锁存器对加法器结果进行锁存，产生进位的算术单元锁存值为0，未产生进位的锁存值为1，这样锁存器锁存一列“0000…111111”的值，0到1跳变的位置就是触发信号传递到的位置，如果每一级进位单元的时间长度已知，则触发信号经过的进位单元个数就转换成了时间，从而测出了触发信号与时钟信号之间的时间间隔。

为了将测得的抖动补偿到延时输出上，构建了抖动补偿模块，外部设定的延时可分为粗延时与细延时，粗延时是通过计数器法实现，其精度为4.2ns；细延时则是通过8位控制字来控制AD9501来实现，其精度理论上为4.2ns/255，从TimeQuest Timing Analyzer中可以看到加法进位链的平均长度为0.073ns，因此AD9501的时间精度是高于进位链的，所以需要用AD9501来细分测量的抖动，例如测量的抖动为0.073ns，0.073ns/0.02ns≈4，所以就用4个单位细延时来表示抖动。对延时需求进行分析，可以得出本模块的要求如下：1)当设定的粗延时为0时，不启动计数器延时，由于进位链是用来补偿粗延时晃动的，此时不启动粗延时，进位链补偿模块也不应该工作；2)当粗延时设定不为零是，粗延时计数器与进位链正常工作，此时如果测量的抖动jitter小于细延时delay_fine，则对外输出粗延时delay_rough应该等于外部设定的粗延时delay，输出的细延时应为delay_fine-jitter；如果测量的jitter大于delay_fine时，delay_fine减jitter不够减，应向高位延时借一位，因此对外输出粗延时为delay_rough＝delay-1，1个单位粗延时代表255个单位的细延时，从而输出的细延时为255–jitter+delay_fine。

出于经济与系统复杂程度考虑，选用Nios II软核处理器来实现PC对于系统的控制。Nios II需要实现的功能有从PC接收用户设定的延时值，然后将延时值发送给延时模块。利用Qsys自带IP核可以实现加速设计，实现数据接收与传输所需添加的主要IP核有UART与PIO。PC通过CP2102将数据发送到UART IP核的读寄存器，UART IP核的rxdata寄存器接收到数据，使能读取中断，并将读取的数据在中断中赋值给PIO，就实现了PC对延时系统的控制。

人机交互是通过串口通信模块与Nios II软核处理器共同完成。用户在上位机设定的数据通过串口通信模块发送到Nios II处理器，Nios II处理器将接受到的数据进行区分，并将区分后的数据发送到相应的模块，以实现对各个模块的控制。

本发明并不限于上文描述的实施方式。以上对具体实施方式的描述旨在描述和说明本发明的技术方案，上述的具体实施方式仅仅是示意性的，并不是限制性的。在不脱离本发明宗旨和权利要求所保护的范围情况下，本领域的普通技术人员在本发明的启示下还可做出很多形式的具体变换，这些均属于本发明的保护范围之内。

Claims (5)

1.一种高精度低抖动延时脉冲发生器，其特征在于，包括外部触发输入接口、细延时模块、串口通信模块以及利用FPGA内部资源构建的TDC(Time to digital converter)模块、抖动补偿模块、粗延时模块、Nios II软核处理器；所述外部触发输入接口用于接收外部触发信号；所述TDC模块与所述外部触发输入接口和抖动补偿模块相连接，用于测量出外部触发信号与时钟信号之间的时间间隔；所述抖动补偿模块用于将TDC模块测量结果与用户设定的延时进行处理，得出最终延时值；所述粗延时模块用于对外部触发信号进行粗略延时，输出粗延时脉冲；所述细延时模块用于对经过粗延时的脉冲进行细延时；用户将设定的延时信息通过所述串口通信模块发送到FPGA内部的粗延时模块和TDC模块；所述Nios II软核处理器与串口通信模块、抖动补偿模块、粗延时模块相连接，Nios II软核处理器用于将用户设定的信息进行处理，并将处理的延时信息传递到指定的模块。

2.如权利要求1所述的高精度低抖动延时脉冲发生器，其特征在于，所述粗延时模块分别与Nios II软核处理器模块、抖动补偿模块、细延时模块相连接。

3.如权利要求1所述的高精度低抖动延时脉冲发生器，其特征在于，所述抖动补偿模块分别与Nios II软核处理器、TDC模块、细延时模块、粗延时模块相连接。

4.如权利要求1所述的高精度低抖动延时脉冲发生器，其特征在于，上位机通过串口通信模块与Nios II软核处理器进行通信。

5.如权利要求1所述的高精度低抖动延时脉冲发生器，其特征在于，细延时模块通过专用延时细腻片构建，串口通信模块通过CP2102构建。

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