CN103197530A

CN103197530A - 一种提高测时分辨率的装置

Info

Publication number: CN103197530A
Application number: CN2013100978113A
Authority: CN
Inventors: 游福初
Original assignee: Beijing Zhenxing Metrology and Test Institute
Current assignee: Beijing Zhenxing Metrology and Test Institute
Priority date: 2013-03-26
Filing date: 2013-03-26
Publication date: 2013-07-10
Anticipated expiration: 2033-03-26
Also published as: CN103197530B

Abstract

本发明涉及时间测量技术领域，具体涉及一种提高测时分辨率的装置。所述装置包括：同步单元、第一延时电路、第二延时电路、取样单元以及电平转换译码单元；同步单元包括：第一同步器以及第二同步器；第一同步器的输入端接收时钟信号以及内插信号，其输出端连接每级取样单元的输入端；第二同步器的输入端连接第一延时电路的输出端；第一延时电路的输入端接收内插信号；第二延时电路包括延时单元，延时单元的输入端连接第二同步器的输出端；其输出端分别连接取样单元的输入端。取样单元包括同相输出端以及反相输出端，其同相输出端与上一级取样单元的反相输出端通过线或电路连接；电平转换译码单元的输入端连接取样单元的同相输出端。

Description

一种提高测时分辨率的装置

技术领域

本发明涉及时间测量技术领域，具体涉及一种提高测时分辨率的装置。

背景技术

时间测量领域的一般测时装置中，用时间计数器测时存在一个时钟周期分辨率。在提高该时间周期分辨率时主要有两种方法：1、提高时间计数器时钟频率，2、采用电容充放电的内插器。

采用上述第一种方法容易受器件工作频率制约，因此提升空间有限。采用上述第二种方法，转换速度较慢，且对窄脉宽时间放大存在较大误差，难以满足快速准确的测量要求。因此，亟待出现一种能够较好地解决在提高时间分辨率的同时，又有较快的测量响应时间的测时分辨率装置。

发明内容

为了满足电信号频率、脉宽和时间间隔快速准确的测量要求，本发明实施例提供一种提高测时分辨率的装置。所述装置包括：

同步单元、第一延时电路、第二延时电路、至少两级取样单元以及电平转换译码单元；所述同步单元包括：第一同步器以及第二同步器；

所述第一同步器的输入端接收时钟信号以及内插信号；所述第一同步器的输出端连接每级取样单元的输入端；所述第二同步器的输入端连接第一延时电路的输出端；

所述第一延时电路的输入端接收所述内插信号；

所述第二延时电路包括至少一级延时单元，第一级延时单元的输入端连接所述第二同步器的输出端；前一级延时单元的输出端连接后一级延时单元的输入端，每一级延时单元的输出端分别连接每一级取样单元的输入端；最后一级延时单元的输出端连接所述第二同步器的复位端。

所述取样单元包括同相输出端以及反相输出端，每一级取样单元的同相输出端与上一级所述取样单元的反相输出端通过线或电路连接；第一级取样单元的同相输出端以及最后一级取样单元的反相输出端悬空；

所述电平转换译码单元的输入端连接每个线或电路。

上述的一种提高测时分辨率的装置，其中，所述第一延时电路包括：第一延时线以及第一电位器；所述第一延时线的输入端接收所述内插信号，其输出端连接所述第一电位器的输入端；所述第一电位器的输出端连接所述第二同步器的输入端。

上述的一种提高测时分辨率的装置，其中，所述延时单元包括：第二延时线以及与其输出端连接的第二电位器；所述第二延时线的输入端连接所述第二同步器的输出端；所述第二电位器的输出连接所述取样单元的输入端。

上述的一种提高测时分辨率的装置，其中，所述电平转换译码单元包括：至少一个电平转换器以及与每个所述电平转换器的输出端均连接的译码器；每个所述电平转换器的输入端连接每个线或电路。

上述的一种提高测时分辨率的装置，其中，所述第一同步器包括：至少两级触发器；其中，第一触发器的输入端接收所述内插信号以及时钟信号；

后一级触发器的输入端接收前一级触发器的输出信号以及所述时钟信号，后一级触发器的输出端连接每级所述取样单元的输入端。

上述的一种提高测时分辨率的装置，其中，所述第二同步器包括：第三触发器，所述第三触发器的输入端连接所述第一电位器的输出端以及第一延时线的输出端；所述第三触发器的输出端连接所述第二延时电路中第一级延时单元的输入端。

上述的一种提高测时分辨率的装置，其中，所述延时线为微带线，所述微带线的阻抗为50Ω。

上述的一种提高测时分辨率的装置，其中，所述微带线的长度根据公式：

求得；其中，L为所述微带线的长度，ε_r为印制电路介质的介电常数，T_PD为延时时间。

上述的一种提高测时分辨率的装置，其中，所述取样单元包括：第四电位器以及第四触发器；所述第四电位器的输入端连接所述第二电位器的输出端；所述第四触发器的输入端连接所述第一同步器的输出端以及所述第四电位器的输出端。

上述的一种提高测时分辨率的装置，其中，所述时钟线和信号线的阻抗均为50Ω。

本发明实施例提供的一种提高测时分辨率的装置，基于时间转化为电磁波传播路程取样的方式，提高时间测量分辨率，克服了提高计时器工作频率或电容充放电内插器的局限性。其与计数器电路配合，可以满足电信号频率、脉宽、时间间隔快速准确测量要求。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为本发明实施例中一种提高测时分辨率的装置结构示意图；

图2为本发明实施例中第一同步器的电路结构示意图；

图3为本发明实施例中第二同步器的电路结构示意图；

图4为本发明实施例中取样单元的电路结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例作进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

如图1所示，为本发明实施例所提供的一种提高测时分辨率的装置结构示意图，所述装置包括：

同步单元11、第一延时电路12、第二延时电路13、至少两级取样单元14以及电平转换译码单元15。

具体的，所述同步单元11包括：第一同步器111以及第二同步器112；较佳的实施方式中，同步单元以及取样单元采用射极耦合逻辑电路(ECL，Emitter Couple Logic)，以具有相当高的速度。

具体的，第一同步器111作为时钟同步器，其输入端接收时钟信号fr以及内插信号IT，由于时钟信号fr和内插信号IT是来自不同源信号，即异步信号，为防止单一触发器同步存在信号亚稳定状态，因此第一同步器主要将两个不同源的时钟信号fr以及内插信号IT进行同步后输出取样时钟信号；所述第一同步器111的输出端连接每级取样单元14的输入端。

所述第二同步器112作为内插同步器，主要用于在内插信号IT前沿与时钟信号fr前沿一致时，使第一同步器和第二同步器输出时间起点一致，另外还能够使得第二同步器输出的脉宽在一定范围内满足信号流过全路径要求，防止内插IT信号脉宽过窄或过宽，因此第二同步器主要是将内插信号IT的脉冲经过延时后的信号进行自同步得到信号IT’，因此其输入端连接第一延时电路12的输出端；

具体的，本发明实施例所提供的装置包括第一延时电路与第二延时电路，第一延时电路与第二延时电路主要用于将时间计数器的一个时钟周期分成若干等分，由每一等分中的延时线分别进行相同时间的延时，用以提高时间分辨率。具体的，延时线所要延长的时间即为时间分辨率的值。较佳的，延时单元的个数与取样单元的级数越高，时间分辨率越高。例如，采用10个延时线以及9级取样单元，那么就等于将一个时钟周期分成10等分，时间分辨率就提高到时钟周期的十分之一。较佳的，由于级数过多会导致信号的衰减量大，因此本发明实施例采用10个延时线为宜，但具体个数并不以本发明实施例为限。

所述第一延时电路12用于调整第一同步器111和第二同步器112产生相同的延时，其延时时间由第一同步器111与第二同步器112延时差值决定；因此第一延时电路12的输入端接收所述内插信号IT。

所述第二延时电路13包括至少一级延时单元131。其中，第一级延时单元131的输入端连接所述第二同步器112的输出端；其中，前一级延时单元的输出端连接后一级延时单元的输入端，用以向后一级延时单元提供经过自同步的信号IT’，每一级延时单元的输出端分别连接每一级取样单元的输入端；

较佳的，最后一级延时单元的输出端连接所述第二同步器的复位端CLR，在此第二同步器的复位端是用于将第二同步器的输出清零，因此采用将内插信号IT经最后一级延时单元的输出作为复位信号。

所述取样单元14包括同相输出端1410UT以及反相输出端1420UT，每一级取样单元14的同相输出端与上一级所述取样单元的反相输出端通过线或电路连接；取样单元主要用于比较取样时钟信号以及信号IT’的时间大小，以输出不同的电平。在此，线或电路用于提供或运算。

较佳的实施例中，第一级取样单元的同相输出端和最后一级取样单元的反相输出端不进行任何连接，直接悬空。较佳的，当取样单元14比较取样时钟信号以及信号IT’，若相等则同相输出端1410UT输出高电平，若不相等则同相输出端1410UT输出低电平，以此类推，每个取样单元分别输出相应的电平，该输出的电平经由线或电路提供给电平转换译码单元。

所述电平转换译码单元15的输入端连接每个线或电路。其将每级取样单元14经由线或线路输出的电平进行电平转换及译码后，得到BCD码格式便于后续电路处理。

较佳的，所述取样单元的输出采用射极耦合逻辑线或形成类似水银温度计柱状量值，以便电平转换译码单元15进行后续的电平转换及译码，并输出数值的量化结果。

利用本发明实施例所提供的提高测时分辨率的装置不仅能提高时间测量分辨率，把时间转化为电磁波传播路程量，即电信号在导线上传播的距离，然后在导线上以一定距离间隔取样，也就是以时钟传播路程为参考在传输线上增加一个时钟周期时间信号传播路程，并在传输线上以一定或等间隔距离取样。该装置不仅结构简单、易于实现，还能较好地解决在提高时间分辨率的同时，又有较快的测量响应时间。

本发明实施例提供的一种提高测时分辨率的装置，较佳的，所述第一延时电路12包括：第一延时线121以及第一电位器122；其中，第一延时线121用于调整第一同步器111和第二同步器112产生相同的延时；较佳的，在此设置第一电位器122是用于因制造和器件延时差异而设延时微调。所述第一延时线121的输入端接收所述内插信号IT，其输出端连接所述第一电位器122的输入端；所述第一电位器122的输出端连接所述第二同步器112的输入端。

本发明实施例提供的一种提高测时分辨率的装置，较佳的，所述延时单元131包括：第二延时线1311以及与其输出端连接的第二电位器1312；其中，第二电位器1312是用于因制造和器件延时差异而设延时微调。所述第二延时线1311的输入端连接所述第二同步器112的输出端；所述第二电位器1312的输出连接所述取样单元14的输入端。

本发明实施例提供的一种提高测时分辨率的装置，较佳的，所述电平转换译码单元15包括：至少一个电平转换器151以及与每个所述电平转换器的输出端均连接的译码器152；每个所述电平转换器151的输入端连接一个线或电路。较佳的，由于取样单元采用ECL电路，其输出的电平信号为负值，因此在译码之前需用专门的电平位移电路，即电平转换器进行ECL至TTL的电平转换。

本发明实施例提供的一种提高测时分辨率的装置，所述第一同步器111包括：所述第一同步器包括：至少两级触发器；其中，第一触发器的输入端接收所述内插信号以及时钟信号；

一较佳的实施例中，如图2所示，为本发明实施例中第一同步器的电路结构示意图，所述第一同步器包括两级触发器，第一触发器1111的D输入端接收所述内插信号IT，其时钟输入端CLK接收时钟信号fr；较佳的，内插信号IT的脉冲宽度大于一个时钟信号fr的周期，以保证当内插信号IT的前沿先到达或者与时钟信号fr的前沿同时到达时，输出一个高电平。

第二触发器1111的D输入端接收所述第一触发器1112的输出信号，其时钟输入端CLK接收所述时钟信号fr，所述第二触发器1112的Q输出端连接每级所述取样单元14的输入端14IN。

较佳的，在其他实施例中第一同步器还可以由更多级的触发器组成来进行时钟同步。

本发明实施例提供的一种提高测时分辨率的装置，如图3所示，所述第二同步器112包括：第三触发器1121，所述第三触发器1121的时钟输入端CLK连接所述第一电位器122的输出端，以及第三触发器1121的D输入端连接第一延时线121的输出端；所述第三触发器1121的Q输出端连接所述第二延时电路13中第一级延时单元131的输入端131IN。

本发明实施例提供的一种提高测时分辨率的装置，较佳的，所述延时线为微带线，所述微带线的阻抗为50Ω。

较佳的，本发明实施例提供的一种提高测时分辨率的装置中，第二延时电路中每级延时单元所要延长的时间即为时间分辨率的值，而采用微带线作为延时单元中的延时线后，可以将延长的时间转换为微带线的长度进行设计。具体的，即每一级取样器的D输入端和时钟输入端CLK与分别到上一级相应端的信号路径延时相等，即能够相互抵消。较佳的，所述微带线的长度根据公式：

本发明实施例提供的一种提高测时分辨率的装置，较佳的，如图4所示，所述取样单元14包括：第四电位器141以及第四触发器142；所述第四电位器141的输入端连接所述第二电位器1312的输出端；所述第四触发器142的时钟输入端CLK连接所述第一同步器111的输出端，其D输入端连接所述第四电位器141的输出端。在此，第四电位器的主要作用也是用于因加工路径延时或器件延时存在较小变化时，调整延时时间。具体的，电位器是阻值可按某种变化规律调节的电阻元件。较佳的，取样单元的同相输出端即为第四触发器的同相输出端Q，取样器的反相输出端即为第四触发器的反相输出端

较佳的，下一级取样单元的同相输出端Q通过线或电路16连接本级取样单元的反相输出端

本发明实施例提供的一种提高测时分辨率的装置，较佳的，所述时钟线和信号线的阻抗均为50Ω。

较佳的，本发明实施例所提供的一种提高测时分辨率的装置，还包括用于电路的传输线终端匹配的负载。

在此，本发明提供一具体的实施例，以时钟为1000MHz，即周期为1ns，利用10个延时线将1ns时钟周期的时间分为10等份，即每一个延时线延时设置为0.1ns时，测时分辨率为0.1ns为例对本发明所提供装置的输出结果加以说明。具体的，来自时间计数器的锁存内插信号IT前沿与时钟信号fr前沿的时间相差1ns时钟周期内，即直接计数测时结果存在一个时钟周期分辨率。

其中，如表一所示，为输入内插信号IT与时钟信号fr前沿时间差为不同的差值时，电平转换译码单元中电平器的输出结果A1-A9，其中，译码器为输入9线至输出4线编码译码器，其输出的结果为E3～E0，当E3～E0的输出结果为0000时，表示内插信号IT与时钟信号fr的时间差为0ns。通过下述表一，就可以得出将测时分辨率精确到0.1ns。

表一

本实施例所提供的提高测时分辨率的装置，将之前的时钟为1000MHz时，用时间计数器直接计数只能获得1ns的时间分辨率，利用延时线将一个时钟周期的时间分为10等份即延时线延时设置为0.1ns时，测时结果能获得0.1ns时间分辨率，装置测量时间仅为十几ns，提高时间测量分辨率，克服了提高计时器工作频率或电容充放电内插器的局限性，因此能应用在时间和频率测量分辨率高、信号变化快、测量时间要求短的场合。与计时器电路配合，可以满足电信号频率、脉宽、时间间隔快速准确测量要求。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种提高测时分辨率的装置，其特征在于，所述装置包括：

所述第一延时电路的输入端接收所述内插信号；

所述第二延时电路包括至少一级延时单元，第一级延时单元的输入端连接所述第二同步器的输出端；前一级延时单元的输出端连接后一级延时单元的输入端，每一级延时单元的输出端分别连接每一级取样单元的输入端；最后一级延时单元的输出端连接所述第二同步器的复位端；

所述电平转换译码单元的输入端连接每个线或电路。

2.根据权利要求1所述的一种提高测时分辨率的装置，其特征在于，所述第一延时电路包括：第一延时线以及第一电位器；所述第一延时线的输入端接收所述内插信号，其输出端连接所述第一电位器的输入端；所述第一电位器的输出端连接所述第二同步器的输入端。

3.根据权利要求1所述的一种提高测时分辨率的装置，其特征在于，所述延时单元包括：第二延时线以及与其输出端连接的第二电位器；所述第二延时线的输入端连接所述第二同步器的输出端；所述第二电位器的输出连接所述取样单元的输入端。

4.根据权利要求1所述的一种提高测时分辨率的装置，其特征在于，所述电平转换译码单元包括：至少一个电平转换器以及与每个所述电平转换器的输出端均连接的译码器；每个所述电平转换器的输入端连接每个线或电路。

5.根据权利要求1所述的一种提高测时分辨率的装置，其特征在于，所述第一同步器包括：至少两级触发器；其中，第一触发器的输入端接收所述内插信号以及时钟信号；

6.根据权利要求2所述的一种提高测时分辨率的装置，其特征在于，所述第二同步器包括：第三触发器，所述第三触发器的输入端连接所述第一电位器的输出端以及第一延时线的输出端；所述第三触发器的输出端连接所述第二延时电路中第一级延时单元的输入端。

7.根据权利要求2或3所述的一种提高测时分辨率的装置，其特征在于，所述延时线为微带线，所述微带线的阻抗为50Ω。

8.根据权利要求7所述的一种提高测时分辨率的装置，其特征在于，所述微带线的长度根据公式：

9.根据权利要求1所述的一种提高测时分辨率的装置，其特征在于，所述取样单元包括：第四电位器以及第四触发器；所述第四电位器的输入端连接所述第二电位器的输出端；所述第四触发器的输入端连接所述第一同步器的输出端以及所述第四电位器的输出端。

10.根据权利要求1所述的一种提高测时分辨率的装置，其特征在于，时钟线和信号线的阻抗均为50Ω。