CN101594149A

CN101594149A - 时间至数字转换器与其方法

Info

Publication number: CN101594149A
Application number: CNA2009101420057A
Authority: CN
Inventors: 谢鸿元
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2008-05-29
Filing date: 2009-05-27
Publication date: 2009-12-02
Anticipated expiration: 2029-05-27
Also published as: US8164493B2; TWI397267B; TW200950350A; US20090296532A1; CN101594149B

Abstract

本发明揭露了一种时间至数字转换器与其相关方法。时间至数字转换器包含有第一多相位时钟产生器、第二多相位时钟产生器，以及时间至数字转换核心器。第一多相位时钟产生器接收第一输入时钟，且产生第一组的多相位时钟。第二多相位时钟产生器接收第二输入时钟，且产生第二组多相位时钟。时间至数字转换核心器依据第一组与第二组多相位时钟来决定第一输入时钟与第二输入时钟的时间差值。

Description

时间至数字转换器与其方法

技术领域

本发明是关于一种电子电路，特别是关于一种时间至数字转换器。

背景技术

时间至数字转换器是广泛应用于测量两信号间时间差的场合。例如，一时间至数字转换器可接收第一信号，再接收第二信号，接着输出数字信号。其中，数字信号表示第一信号与第二信号的时间差值。时间至数字转换器的特性可包括有：检测范围(detection range)、时间分辨率(timingresolution)、以及非线性(non-linearity)。

检测范围是指时间至数字转换器可以测量的最大时间差值，当检测范围增加时，一般环型时间至数字转换器可利用其重复循环特性的优点减少延迟单元的使用量。然而，时间至数字转换器所能检测的最小时间差(即时间分辨率)，仍易受到其延迟单元的延迟时间影响。

发明内容

本发明的目的之一在提供一种时间至数字转换器，以解决上述的问题。

本发明一实施例提供了一种时间至数字转换器，包含有：第一多相位时钟产生器，用以接收第一输入时钟，且产生第一组多相位时钟。第二多相位时钟产生器，用以接收第二输入时钟，且产生第二组多相位时钟；以及时间至数字转换核心器，用以接收第一组多相位时钟与第二组多相位时钟，以产生数字输出数值，且数字输出数值对应于为第一输入时钟与第二输入时钟的时间差值。

本发明的另一实施例提供了一种时间至数字转换器，包含有：多个延迟单元，用以接收第一输入时钟，产生第一组多相位时钟。相位内插器，将第二输入时钟与一预设时钟进行相位内插，以产生第二组多相位时钟。以及逻辑电路，依据第一组多相位时钟与第二组多相位时钟产生一数字值，其中数字值表示第一输入时钟与第二输入时钟间的时间差值。

本发明另一实施例提供了一种用以决定第一输入时钟与第二输入时钟间的延迟时间的方法，包含有下列步骤：首先，接收第一输入时钟，以产生第一组多相位时钟；接收第二输入时钟，以产生第二组多相位时钟；之后，利用时间至数字转换核心器(Time-to-digital converter core)依据第一组多相位时钟与第二组多相位时钟产生一数字值；其中数字值是表示第一输入时钟与第二输入时钟间的时间差值。

附图说明

图1显示本发明一实施例的时间至数字转换器的示意图。

图2显示图1所示时间至数字转换器的一时序图。

图3显示本发明一实施例的环型延迟链的示意图。

图4显示本发明一实施例的一相位内插器的示意图。

图5显示图4相位内插器的一时序图。

图6显示本发明一实施例时间至数字核心的示意图。

图7显示本发明一实施例的一时间至数字转换器校准固定延迟误差的方法。

[主要元件标号说明]

100时间至数字转换器 110第一多相位时钟产生器

120时间至数字转换核心器 130第二多相位时钟产生器

205延迟链 205-1～205-9、405-1～405-2延迟单元

201、604多工器 202边缘触发闩锁装置

203单稳态多振动器 410内插电路

605-1、605-2、…、605-32触发器 605触发器阵列

620缘检测逻辑器 621窄脉冲检测逻辑器

601增量计数器 602电平感测透通闩锁器

603、606加法器 Mx乘法器

607、609延迟元件 608保持触发器

具体实施方式

本发明中，揭露了数个特定的详细说明的实施例，如电路、元件、方法，以令读者充分了解整个发明的实施方式。然而，本领域技术人员应了解本发明并不限制于此些实施例，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。而关于众所皆知的技术部分将不再详细说明，以避免模糊本发明的焦点。

图1显示本发明一实施例的时间至数字转换器(Time-to-digitalconverter，TDC)100的示意图。该时间至数字转换器100包含有第一多相位时钟产生器110，时间至数字转换核心器(TDC core)120，以及第二多相位时钟产生器130。一实施例，该时间至数字转换核心器(TDC core)120是由逻辑电路所形成。其中，该第一多相位时钟产生器与该第二多相位时钟产生器可由多种多相位时钟产生器来实现，例如是：延迟锁定回路(Delay-locked loop，DLL)、环型延迟链(Circular delay chain)、相位内插器(Phaseinterpolator)、…等。

一实施例，第一多相位时钟产生器110包括有一环型延迟链(Circulardelay chain)。一实施例，第二多相位时钟产生器130包括有一相位内插器(Phase interpolator)。

一实施例中，时间至数字转换器100的第一多相位时钟产生器(例如是：环型延迟链)110接收一第一输入时钟Start，依据第一输入时钟Start产生一第一组多相位时钟；且其第二多相位时钟产生器(例如是：相位内插器)130接收一第二输入时钟Stop，依据第二输入时钟Stop产生一第二组多相位时钟；并由时间至数字转换核心器120接收第一组多相位时钟与第二组多相位时钟，来产生一对应于第一输入时钟Start与第二输入时钟Stop的时间差值的数字输出信号SOUT(以下简称数字输出SOUT)。其中，数字输出信号SOUT可表示第一输入时钟Start与第二输入时钟Stop信号正缘(rising edge)间的时间差值，如图2所示。

图2显示时间至数字转换器100测量第一输入信号Start与第二输入信号Stop信号间的时间差值产生的数字输出SOUT的波形图。数字输出SOUT为信号Start与Stop间信号正缘的时间差值的数字表示，且可为一多位的数手数值。其中，其位的宽度可依所需求的检测范围而定。

一实施例，环型延迟链110接收第一输入时钟Start，并接收来自相位内插器130的第二组多相位时钟P(1)～P(4)的最后一个相位时钟P(4)，且通过第一输入时钟Start通过其延迟链来产生一第一组多相位时钟C(1)～C(9)。之后，将其延迟链中最后一相位时钟重新循环(Re-circulating)送回至延迟链的第一延迟单元的输入。其中，该第一组多相位时钟与该第二组多相位时钟的数量，可依据实际的电路设计而有所改变，非本发明的限制。

图1的示例中，环型延迟链110接收第一输入时钟Start，且传输第一输入时钟通过其延迟链的多数个延迟单元(参考图3延迟单元205)，以产生多相位时钟C(1)～C(9)。其中，连续的时钟C(n)以及C(n+1)间(即每两相邻时钟间)系设有一时间差值的间隔，该时间差值为该些延迟单元所产生的时间延迟。

一实施例，相位内插器130接收第二输入时钟Stop，产生上述第二组多相位时钟。其中，相位内插器130通过传输第二输入时钟Stop通过其内的一延迟单元(如环型延迟链110使用的延迟单元)来产生一延迟时钟，且再将第二输入时钟Stop与该延迟时钟进行相位内插来产生该第二组多相位时钟。图1的示例中，相位内插器130传输第二输入时钟Stop通过一延迟单元(如图4的延迟单元405)来产生延迟时钟，而该延迟时钟即为第二输入时钟Stop的延迟版本。相位内插器130再利用第二输入时钟Stop与延迟版本的时钟进行相位内插，来产生多相位时钟P(1)～P(4)。

一实施例，时间至数字转换核心器120接收来自环型延迟链110的第一组多相位时钟，并接收来自相位内插器130的第二组多相位时钟，且产生数字输出SOUT。其中，数字输出SOUT表示第一输入时钟Start与第二输入时钟Stop的信号正缘间的时间差值。

图3是显示本发明一实施例的环型延迟链110的示意图。一实施例，环型延迟链110接收第一输入时钟Start及由相位内插器130产生的第二组多相位时钟中的最后一个相位时钟，并且产生第一组多相位时钟。图3的示例中，环型延迟链110包含一延迟链205(该延迟链包含有延迟单元205-1～205-9)、多工器201、边缘触发闩锁装置(edge-trigged latching device)202，以及单稳态多振动器(Mono-stable multi-vibrator)203。

环型延迟链110接收第一输入时钟Start，且产生包含九个相位时钟的第一组多相位时钟C(1)～C(9)。其中，前八个相位时钟C(1)～C(8)，是均匀地分布，该些时钟的时间差值都等于一延迟单元205的一延迟时间Δ。而倒数第二个时钟，即第8个时钟C(8)，可用来循环回到第一延迟单元205-1的输入，以作为第一输入时钟的信号正缘，达成信号重复循环的运作。

另外，第九个延迟单元205-9是一用来匹配的延迟单元，即其用来让前八个延迟单元205-1～205-8具有等量的负载。而时钟C(9)还用于驱动时间至数字转换核心器120的增量计算器(incremental counter)，关于此点将在之后的内容中详细说明。

环型延迟链110具有两种状态，该状态可由信号SEL所决定。信号SEL是由边缘触发闩锁装置202的输出耦接至多工器201的选择输入。信号SEL是用以控制环型延迟链110的再循环回路的开路(open)及闭路(close)。再循环回路的路径是先由延迟单元205-1通至205-8，接着由延迟单元205-8回到多工器201(请参考线路204)，之后再回到延迟单元205-1。当信号SEL为二进制0时，多工器201将再循环回路开路(open)。当信号SEL为二进制1时，多工器201将再循环回路闭路(close)，藉此允许时钟C(8)重新循环回到第一延迟单元205-1的输入。

须注意，信号SEL的值可由边缘触发闩锁装置202接收的中介时钟(Intermediate clock)SP与最后一相位时钟P(4)所决定。其中，中介时钟SP是由单稳态多振动器203所产生。单稳态多振动器203可确保不论第一输入时钟Start的脉冲宽度如何变化，由每一第一输入时钟Start信号正缘触发产生的中介时钟SP的脉冲皆具有固定的脉冲宽度。

边缘触发闩锁装置202具有两个输入接脚R与S，与一输出接脚Q。其中，R是一正缘触发的接脚，S是一负缘触发的接脚。当输入接脚R接收到信号正缘，则不管输入接脚S信号数值为何，输出接脚Q的信号SEL将被设为二进制的0。而当输入接脚S接收到信号负缘，且输入接脚R的信号数值是二进制的0时，输出接脚Q的信号SEL将被设定为二进制的1；反之，当输入接脚R的信号数值是二进制的1时，输出接脚Q的信号SEL数值将被设定为二进制的0。

初始状态时，由于先前周期中，时钟P(4)为正缘的关系，所以再循环回路为开路(open)。而当第一输入时钟Start施加至单稳态多振动器203时，一中介时钟SP的正缘随着回路的开路(open)而传输并通过延迟链。单稳态多振动器203可设定为使中介时钟SP具有一约等于延迟链(包含全部延迟单元205)的总延迟时间脉冲宽度的一半。

假若时钟P(4)未变为二进制的1、且大约为延迟链的总延迟时间的一半时，将时钟SP变为二进制的0，则会使输出接脚Q的信号SEL设定为二进制的1，而将再循环回路闭路(close)。接着，于时钟P(4)变为二进制的1后，再循环回路被开路(open)，且通过延迟链传输的信号将不会回传至第一延迟单元205-1的输入。

每一次通过延迟链的传输(即一信号通过延迟单元205-1～205-8)代表一单位时间值。举例而言，假设延迟链的总延迟时间为1ns，则信号通过延迟单元205-1～205-8一次，所测量出的时间值即为1ns。因此，当第一与第二输入时钟间Start、Stop的时间差值大于3ns时，至少需要让信号通过延迟链三次。更清楚地来说，信号通过延迟链的次数可利用时钟C(9)传递至时间至数字转换核心器120来得知。在时间至数字转换核心器120中，设有计数器计数时钟C(9)的增量，而追踪信号通过延迟链的次数。

图4是显示本发明一实施例的相位内插器130的示意图。一实施例，相位内插器130用以接收第二输入时钟Stop，且产生一第二组多相位时钟。于图4的示例中，相位内插器130包含有延迟单元405(即405-1与405-2)及一个四相位内插电路410。每一延迟单元405和环型延迟链110中的延迟单元205定义上(nominally)相同，也因此可具有相同的延迟时间Δ。第二输入时钟Stop通过延迟单元405-1及405-2。延迟单元405-1产生一延迟时钟Stop_d，而延迟单元405-2为一匹配用的延迟单元。在此请注意时钟Stop_d为Stop信号的一延迟版本。信号Stop与Stop_d耦接到四相位内插电路410，且四相位内插电路410通过对Stop与Stop_d近进行内插，来产生包含有四个相位时钟的第二组多相位时钟P(1)～P(4)。四相位内插电路410产生的四个相位时钟P(1)～P(4)，其相位时钟之间具有均等分配的时间差值，即四分之一的延迟时间Δ。并且四个相位时钟P(1)～P(4)耦接至时间至数字转换核心器120的输入(如图1所示)。而其最后一相位时钟P(4)耦接至环型延迟链110，如前所述。

图5是显示本发明一实施例的相位内插器130的一时序图。信号Stop与Stop_d的时间差值为Δ(即通过延迟单元405-1的延迟时间)，且四相位内插电路410利用Stop与Stop_d进行内插后产生四个相位，因此每一连续时钟P(n)及P(n+1)之间(每两相邻时钟间)是以Δ/4所间隔，如图5所示。

图6是显示本发明一实施例的时间至数字转换核心器120的示意图。一实施例，时间至数字转换核心器120接收来自环型延迟链110的第一组多相位时钟，且接收来自相位内插器130的第二组多相位时钟，并产生一数字输出SOUT，该数字输出SOUT表示第一与第二输入时钟正缘间的时间差值。图6的示例中，时间至数字转换核心器120包含有一触发器阵列605(即605-1、605-2、…、605-32)、一正缘检测逻辑器620，一窄脉冲检测逻辑器621、一增量计数器601、一电平感测透通闩锁器(Level-sensitive transparentlatch)602、一多工器604、加法器603与606、一乘法器Mx、延迟元件607与609、以及保持触发器(Holding filp-flops)608。

图6的示例中，时间至数字转换核心器120接收来自环型延迟链110的九个相位时钟C(1)～C(9)，且接收来自相位内插器130的四个相位时钟P(1)～P(4)，并产生数字输出SOUT，该数字输出SOUT表示信号Start与Stop正缘间的时间差值(如图1所示)。

由环型延迟链110所产生的八个相位时钟C(1)～C(8)具有分辨率Δ，而由相位内插器130所产生的四个相位时钟P(1)～P(4)具有分辨率Δ/4(请参照图5)。利用相位内插器130所产生的四个相位时钟P(1)～P(4)来取样由环型延迟链110所产生的八个相位时钟C(1)～C(8)，即可撷取出延迟链中信号的四组快照(Snapshot)。图6的示例中，可由时钟P(1)、P(2)、P(3)、P(4)中取样出一时钟快照C(1)；可由时钟P(1)、P(2)、P(3)、P(4)中取样出一时钟快照C(2)；…依此类推。如此，每一组快照可具有8个样本，每一样本储存于一对应的触发器605中。举例而言，由时钟P(1)所撷取的时钟C(1)样本是由触发器605-4的输出Q(4)来表示；由时钟P(1)所撷取的时钟C(2)样本是由触发器605-8的输出Q(8)来表示，……依此类推。如此，四组快照的总合共有32个样本Q(1)～Q(32)，并会输入至正缘检测逻辑器620。接着，正缘检测逻辑器620检查Q(1)～Q(32)，并依此决定延迟链中信号Start的正缘位置。延迟链中信号Start的正缘位置表示直到最后一轮的循环中信号所通过的延迟单元605的数目，此数目即代表信号Start与Stop正缘间的时间差的余数(Remainder)，并且等于总时间差减去先前循环已运行的时间。此余数是由正缘检测逻辑器620产生，作为一第二数字值Out2。

延迟链中信号Start的一范例通过快照的方式撷取出，其分辨率等于一延迟单元的延迟时间Δ。然而，信号传输通过每一延迟单元的输入与输出节点间的瞬时波形却无法得知。

须注意，瞬时波形是可由更多连续快照来撷取出。如图6的示例中，撷取了共四组具有延迟时间Δ/4的快照，因此时间至数字转换器100的时间分辨率是为Δ/4。而正缘检测逻辑器620用以检测延迟链中信号Start正缘的位置，并产生一第二数字值Out2。

当相位内插器130所产生的四相位时钟的正缘发生时，可利用触发器605的向量(Vector)来撷取延迟链中信号的快照。依此方式，共撷取了四组快照，也就是说运用了具有四个向量的触发器阵列605。正缘检测逻辑器620可使用以下算法来决定正缘的位置：

if(Q(1)＝＝1 & Q(2)＝＝0)Out2＝1，

else if(Q(2)＝＝1 & Q(3)＝＝0)Out2＝2，

else if(Q(3)＝＝1 & Q(4)＝＝0)Out2＝3，

.

else if(Q(N)＝＝1 & Q(N+1)＝＝0)Out2＝N，

.

else if(Q(31)＝＝1 & Q(32)＝＝0)Out2＝31，

else if(Q(32)＝＝1 & Q(1)＝＝0)Out2＝32，

else Out2＝0；

每当信号Start信号的正缘传输通过延迟链一次，增量计数器601将其计数值Out0加1。信号Start传输通过全部延迟链则由时钟C(9)表示，且时钟C(9)由闩锁器602所接收。在时钟P(4)(第二组多相位时钟的最后一个相位)到达后，再循环回路即开路(open)，且延迟链中第一组多相位时钟的多个快照即被撷取。一计数值Out0产生，且显示出信号Start正缘通过延迟链的次数。计数值Out0可包含或可不包含最后一次循环。若窄脉冲检测逻辑器621判定由下一个离开最后一延迟单元(即延迟单元205-8)、并重新循环至延迟链中第一延迟单元(即延迟单元205-1)的脉冲太狭窄的话，则计数值Out0将不包含最后一轮循环。反之，计数值Out0将包含最后一轮循环。

增量计算器601用以计数信号Start正缘(即第一输入时钟)循环的次数。增量计算器601的时钟接脚是由通透闩锁器602传输的时钟C(9)所驱动。当其时钟接脚的数位数值是二进制的1，通透闩锁器602可让信号通过(Transparent)；当其时钟接脚的数位数值是二进制的0时，通透闩锁器602不让信号通过(Opaque)。通透闩锁器602的时钟输入接脚是通过窄脉冲检测逻辑器621的输出信号Enable所驱动。每当时钟P(4)的正缘出现时，一窄脉冲可能由于一突然断路的(broken)再循环回路而存在。若检测出一窄脉冲，则通透闩锁器602将被禁能，且通过延迟链的最后一轮循环的信号正缘不会被增量计数器601计数出。图6的示例中，若以下的满足状况时，将视为存在一窄脉冲：(Q(4)＝＝1) & (Q(8)＝＝0) & (P(1)＝＝1)。

按照Enable信号的方式来表示，

if(Q(4)＝＝1 & Q(8)＝＝0 & P(1)＝＝1)Enable＝0，

else Enable＝＝1；

由此可了解，也可以选择许多不同组的信号来检测窄脉冲。信号的选择是依据可否由延迟链中过滤出窄脉冲的状况而定。

另一可让窄脉冲检测逻辑器621检测一窄脉冲的算法如下：

if((Q(4)＝＝1 & Q(8)＝＝0 & P(1)＝＝1)or

(Q(3)＝＝1 & Q(7)＝＝0 & P(2)＝＝1)or

(Q(2)＝＝1 & Q(6)＝＝0 & P(3)＝＝1)or

(Q(1)＝＝1 & Q(5)＝＝0 & P(4)＝＝1))Enable＝0，

else Enable＝＝1；

若窄脉冲检测逻辑器621维持(Assert)其输出信号致能Enable，则多工器604会将增量计数器601最后的计数值Out0减1。如图6所示，即当输出信号Enable为二进制的1时，多工器604输出一个数字值-1。而若输出信号Enable未被维持(如不输出、或没有致能)，则增量计数器601最后计数值不会减1。如图6所示，当输出信号Enable为二进制的0时，多工器604输出0。接着，由加法器603输出的结果将利用乘法器Mx乘以一常数32，以获得第一数位数值Out1。其中，常数32代表全部四组快照所撷取的样本总数。

图6的示例中，正缘检测逻辑器620用以产生第二数字数值Out2。加法器606将第一数位数值Out1与第二数字数值Out2相加，以产生数字输出SOUT。请注意，保持触发器608包含有多个触发器，且每一触发器储存一多位数字输出SOUT的一位。在此处，为了清楚地表达触发器608，于图例中仅以单一区块来绘示。延迟元件607用以将时钟P(4)延迟一预设数值，如此数字输出SOUT在进入触发器608由触发器608取样时可事先准备好。接着，由另一延迟元件609延迟后，增量计数器601与阵列触发器605将重置(Reset)为0。

时间至数字转换器100可适用于各种的时间测量应用。例如，时间至数字转换器100可适用于一相锁回路(Phase lock loop)，其第一输入时钟可来自一反馈回路(Feedback loop)，而第二输入时钟可为一接收进来的输入时钟(Incoming clock)。时间至数字转换器100可用来决定反馈时钟与输入时钟间的时间差值，并最小化该时间差值以让反馈时钟锁定输入时钟。

由信号Start至中介时钟SP之间，以及信号Stop至最后相位时钟P(4)之间均可能存在着某些固定延迟(constant delay)。大部分的情况下，每当时间至数字转换器100设于一闭回路系统时(Closed loop system)，固定延迟的误差(Offset)是不需被修正，因为闭回路系统会自动补偿此固定延迟。若固定延迟的误差必须被修正，则可分别驱动一时钟波形至第一与第二输入时钟(在本实施例中，即为信号Start与Stop)来进行校准。此校准技术说明如下，并请参考图7的流程图。

图7是显示本发明一实施例的校正时间至数字转换器的固定延迟的方法流程图。校正时间至数字转换器的固定延迟的方法700包含有下列步骤：

步骤701：变数SUM与N两者皆初始化为0。

步骤702：以相同的时钟波形驱动信号Start及Stop信号。

步骤703：总合变量SUM被设定为：总合变量SUM+时间至数字转换核心器120的数字输出SOUT，且变量N以1为增加的数值。

步骤704：若N小于MAX，重复步骤702与703，且以MAX作为总测量量。

步骤705：当满足步骤704的条件时(satisfied)，校正误差值OFFSET是由变量SUM除以变量N来决定。接着，时间至数字转换核心器120的数手输出SOUT可减掉校正偏移，而补偿此固定的延迟。

须注意，上述说明均是以信号的波形正缘(Raising edge)来作处理，本发明不限于此。本领域技术人员当可依据本发明的要旨，轻易实作出变形，例如：可采用信号波形的各种参考点(非波形正缘(Raising edge))来作变形，例如一实施例中，可采用信号的波形负缘(Falling edge)来作处理。

本发明中，揭露了数个特定的详细说明的方法与装置，以令读者充分了解整个发明的实施例。然而，本领域技术人员将了解本发明并不限制于该些实施例，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。

Claims

1.一种时间至数字转换器，包含有：

第一多相位时钟产生器，用以接收第一输入时钟，且用以依据该第一输入时钟以产生第一组多相位时钟；

第二多相位时钟产生器，用以接收第二输入时钟，且用以依据该第二输入时钟以产生第二组多相位时钟；以及

时间至数字转换核心器，用以接收该第一组多相位时钟与该第二组多相位时钟，以产生数字输出数值，且该数字输出数值对应于该第一输入时钟与第二输入时钟的时间差值。

2.根据权利要求1所述的时间至数字转换器，其中，该第一多相位时钟产生器为环型延迟链。

3.根据权利要求2所述的时间至数字转换器，其中，该环型延迟链包含有多个延迟单元，且每一延迟单元具有一延迟时间Δ。

4.根据权利要求3所述的时间至数字转换器，其中，该第二多相位时钟产生器包括有相位内插器，其中该第二组多相位时钟是由该相位内插器将该第二输入时钟与一预设时钟进行内插而产生。

5.根据权利要求4所述的时间至数字转换器，其中该预设时钟为该第二输入时钟延迟该延迟时间Δ的延迟版本。

6.根据权利要求1所述的时间至数字转换器，其中该时间至数字转换核心器利用该第二组多相位时钟取样该第一组多相位时钟的每一时钟。

7.根据权利要求2所述的时间至数字转换器，其中该环型延迟链包含有多个延迟单元，其中该多个延迟单元中的第一延迟单元用以接收由另一个延迟单元循环反馈的时钟输出。

8.根据权利要求7所述的时间至数字转换器，其中该时间至数字转换核心器包含计数器，用以计数第一输入时钟的脉冲通过的延迟链的的次数，其中该延迟链包含有多个延迟单元。

9.根据权利要求7所述的时间至数字转换器，其中时间至数字转换核心器还包含窄脉冲检测逻辑器，用以决定该第一输入时钟与该第二输入时钟的时间差值的计数中是否包括最后一次循环的时钟输出。

10.根据权利要求9所述的时间至数字转换器，是用以产生第一输入时钟的多数个样本，其中，该些样本的取样次数等于该第一组多相位时钟的时钟数目乘以该第二组多相位时钟的时钟数目。

11.根据权利要求1所述的时间至数字转换器，其中该第一组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间Δ。

12.根据权利要求11所述的时间至数字转换器，其中该第二组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间，该延迟时间等于该延迟时间Δ除以该第二组多相位时钟的时钟数目。

13.根据权利要求1所述的时间至数字转换器，其中，该第二多相位时钟产生器为相位内插器，该第二组多相位时钟是由该相位内插器将该第二输入时钟与一预设时钟进行内插而产生。

14.根据权利要求13所述的时间至数字转换器，其中该预设时钟为该第二输入时钟延迟一延迟时间Δ的延迟版本。

15.一种用以决定第一输入时钟与第二输入时钟间的时间差的方法，包含有：

接收第一输入时钟，以产生第一组多相位时钟；

接收第二输入时钟，以产生第二组多相位时钟；以及

利用时间至数字转换核心器依据该第一组多相位时钟与该第二组多相位时钟以产生数字值；其中该数字值表示该第一输入时钟与该第二输入时钟间的时间差值。

16.根据权利要求15所述的方法，其中产生该第二组多相位时钟的步骤包括有：

将该第二输入时钟与一预设时钟进行相位内插，以产生该第二组多相位时钟。

17.根据权利要求16所述的方法，其中该预设时钟为该第二输入时钟的延迟版本。

18.根据权利要求15所述的方法，其中该第一组多相位时钟是利用该第一输入时钟通过包含多个延迟单元的一延迟链而产生。

19.根据权利要求18所述的方法，其中该多个延迟单元中的每一该延迟单元具有一延迟时间Δ，且该预设时钟是利用延迟该第二输入时钟延迟时间Δ而产生。

20.根据权利要求15所述的方法，其中该数字值是利用该第二组多相位时钟取样该第一组多相位时钟而产生。

21.根据权利要求15所述的方法，其中该第一组多相位中连续时钟的每两相邻时钟间隔为一延迟时间Δ。

22.根据权利要求21所述的方法，其中该第二组多位时钟中连续时钟的每两相邻时钟间隔为一延迟时间，该延迟时间等于该延迟时间Δ除以该第二组多相位时钟的时钟数目。

23.一种时间至数字转换器，包含有：

多个延迟单元，用以接收第一输入时钟，产生第一组多相位时钟；

相位内插器，将第二输入时钟与预设时钟进行相位内插，以产生第二组多相位时钟；以及

逻辑电路，依据该第一组多相位时钟与该第二组多相位时钟产生一数字值，其中该数字值表示该第一输入时钟与与该第二输入时钟间的时间差值。

24.根据权利要求23所述的时间至数字转换器，其中该预设时钟是延迟该第二输入时钟一延迟时间而产生。

25.根据权利要求24所述的时间至数字转换器，其中该第一组多相位时钟中连续时钟的每两相邻时钟是由一延迟时间所间隔。

26.根据权利要求23所述的时间至数字转换器，其中该逻辑电路利用该第二组多相位时钟取样该第一组多相位时钟的每一时钟。

27.根据权利要求23所述的时间至数字转换器，其中该逻辑电路包含计数器，用以计数第一输入时钟的脉冲通过该多个延迟单元的次数。

28.根据权利要求23所述的时间至数字转换器，其中该逻辑电路还包含窄脉冲检测逻辑器，用以决定该第一输入时钟与该第二输入时钟的时间差值的计数中是否包括最后一次循环的时钟输出。

29.根据权利要求23所述的时间至数字转换器，是用以产生第一输入时钟的多数个样本，其中，该些样本的取样次数等于该第一组多相位时钟的时钟数目乘以该第二组多相位时钟的时钟数目。

30.根据权利要求23所述的时间至数字转换器，其中该第一组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间Δ。

31.根据权利要求30所述的时间至数字转换器，其中该第二组多相位时钟中连续时钟的每两相邻时钟间隔为一延迟时间，该延迟时间等于该延迟时间Δ除以该第二组多相位时钟的时钟数目。