KR102013840B1 - 다중 위상 생성기 - Google Patents

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Abstract

본 발명의 실시예에 따른 다중 위상 생생기는 하나의 폐루프를 구성하는 복수의 제1 버퍼부들을 포함하는 오실레이터부 및 각각이 상기 복수의 제1 버퍼부들 사이의 복수의 노드들에 접속되는 복수의 제2 버퍼부들을 포함하는 지연부를 포함하고, 상기 노드들 중 하나의 노드에 접속되는 제2 버퍼부의 출력 신호의 위상은 상기 노드의 신호를 입력받는 제1 버퍼부의 출력 신호의 위상보다 지연된다. 본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼에 공급되는 전류를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다.

Description

다중 위상 생성기{multi-phase generator}
본 발명의 개념에 따른 실시예는 다중 위상 생성기에 관한 것으로, 보다 상세하게는 다양한 위상을 가진 신호를 생성할 수 있는 다중 위상 생성기에 관한 것이다.
최근 반도체 장치에 대한 고화질, 고해상도, 다기능, 및 고속도에 대한 요구가 지속적으로 증가하고 있으며, 반도체 장치는 내부 회로를 구동하기 위한 다양한 동작 주파수를 필요로 한다.
특히, 상기 반도체 장치가 연산처리와 같은 고속 동작을 수행하는 경우, 높은 동작 주파수를 생성하기 위해 고속으로 동작하는 오실레이터(oscillator)가 요구된다. 또한, 다양한 동작 주파수 또는 위상을 가진 신호를 생성하기 위해 별도로 큰 사이즈의 회로가 요구된다.
본 발명이 이루고자 하는 기술적인 과제는 간단한 회로 구현만으로 다양한 위상을 가진 신호를 생성할 수 있는 다중 위상 생성기를 제공함에 있다.
본 발명의 실시예에 따른 다중 위상 생생기는 하나의 폐루프를 구성하는 복수의 제1 버퍼부들을 포함하는 오실레이터부 및 각각이 상기 복수의 제1 버퍼부들 사이의 복수의 노드들에 접속되는 복수의 제2 버퍼부들을 포함하는 지연부를 포함하고, 상기 노드들 중 하나의 노드에 접속되는 제2 버퍼부의 출력 신호의 위상은 상기 노드의 신호를 입력받는 제1 버퍼부의 출력 신호의 위상보다 지연된다.
실시예에 따라 상기 복수의 제1 버퍼부들 각각에 제1 전류를 공급하는 제1 전류원 및 상기 복수의 제2 버퍼부들 각각에 제2 전류를 공급하는 제2 전류원을 더 포함한다.
실시예에 따라 상기 제2 버퍼부들의 출력 신호의 위상은 상기 제1 전류의 크기와 상기 제2 전류의 크기에 따라 결정된다.
실시예에 따라 상기 제1 전류의 크기는 상기 제2 전류의 크기보다 크다
실시예에 따라 상기 복수의 제1 버퍼부들 각각은 병렬로 접속된 P 개의 버퍼들을 포함하고 상기 제1 버퍼부들 각각의 출력 신호의 위상은 상기 P에 의해 결정되고, 상기 복수의 제2 버퍼부들 각각은 병렬로 접속된 K 개의 버퍼들을 포함하고 상기 제2 버퍼부들 각각의 출력 신호의 위상은 상기 K에 의해 결정되고, 상기 P과 K는 2 이상의 정수이다.
실시예에 따라 상기 P은 상기 K보다 크다.
실시예에 따라 각각이 상기 복수의 노드들에 접속되는 복수의 제1 커패시터부들 및 각각이 상기 복수의 제2 버퍼부들 각각의 출력 노드에 접속되는 복수의 제2 커패시터부들을 더 포함한다.
실시예에 따라 상기 복수의 제1 커패시터부들 각각은 M 개의 커패시터들을 포함하고 상기 제1 버퍼부들의 출력 신호의 위상은 상기 M에 의해 결정되고, 상기 복수의 제2 커패시터부들 각각은 L 개의 커패시터들을 포함하고 상기 제2 버퍼부들의 출력 신호의 위상은 상기 L에 의해 결정되고, 상기 M과 L은 2 이상의 정수이다.
실시예에 따라 상기 M은 상기 L보다 작다.
본 발명의 실시예에 따른 다중 위상 생성기는 제1 노드에 접속되고 제1 노드의 입력 신호를 지연시킨 제1 신호를 출력하는 제1 버퍼부, 상기 제1 버퍼부에 접속되고 상기 제1 신호를 지연시킨 제2 신호를 출력하는 제2 버퍼부 및 상기 제1 노드에 접속되고 상기 입력 신호를 지연시킨 제3 신호를 출력하는 제3 버퍼부를 포함하며, 상기 제3 신호의 위상은 상기 제1 신호의 위상과 상기 제2 신호의 위상 사이의 값을 가진다.
실시예에 따라 상기 제1 버퍼부와 상기 제2 버퍼부에 각각 제1 전류를 공급하는 제1 전류원 및 상기 제3 버퍼부에 제2 전류를 공급하는 제2 전류원을 더 포함한다.
실시예에 따라 상기 제3 신호의 위상은 상기 제1 전류의 크기와 상기 제2 전류의 크기에 따라 결정된다.
실시예에 따라 상기 제1 버퍼부와 상기 제2 버퍼부는 각각 병렬로 접속된 P 개의 버퍼들을 포함하고 상기 제2 신호의 위상은 상기 P에 의해 결정되고, 상기 제3 버퍼부는 병렬로 접속된 K 개의 버퍼들을 포함하고 상기 제3 신호의 위상은 상기 K에 의해 결정되고, 상기 P과 K는 2 이상의 정수이다.
실시예에 따라 상기 제1 노드에 접속되는 제1 커패시터부 및 상기 제3 버퍼부의 출력 노드에 접속되는 제2 커패시터부를 더 포함한다.
실시예에 따라 상기 제1 커패시터부는 M 개의 커패시터들을 포함하고 상기 제2 신호의 위상은 상기 M에 의해 결정되고, 상기 제2 커패시터부는 L 개의 커패시터들을 포함하고 상기 제3 신호의 위상은 상기 L에 의해 결정되고, 상기 M과 L은 2 이상의 정수이다.
본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼에 공급되는 전류를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다.
본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼의 출력단에 접속되는 커패시터의 갯수를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다.
본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼부에 포함되는 버퍼의 갯수를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 다중 위상 발생기의 일 실시예를 나타낸 도면이다.
도 3은 도 2에 도시된 다중 위상 발생기의 동작을 설명하기 위해 다중 위상 발생기의 일부를 나타낸 도면이다.
도 4는 도 2에 도시된 다중 위상 발생기의 동작을 설명하기 위한 그래프이다.
도 5는 도 1에 도시된 다중 위상 발생기의 다른 실시예를 나타낸 도면이다.
도 6은 도 1에 도시된 다중 위상 발생기의 또 다른 실시예를 나타낸 도면이다.
도 7은 도 1에 도시된 본 발명의 실시예에 따른 다중 위상 생성기를 포함하는 휴대용 전자 장치의 블록도를 나타낸다.
도 8은 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 일 실시 예를 나타내는 블록도이다.
도 9는 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 다른 실시 예를 나타내는 블록도이다.
도 10은 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 11은 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 12는 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 도면이다.
도 1을 참조하면, 반도체 장치(semiconductor device, 300)는 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.
반도체 장치(300)는 다중 위상 발생기(multi-phase generator, 100) 및 시스템(system, 200)을 포함할 수 있다.
다중 위상 발생기(100)는 위상 제어 신호(Pin, 예컨대 도 2의 VCTRL)를 입력받아 위상 제어 신호(Pin)에 상응하는 적어도 하나의 위상 출력 신호(Pout, 예컨대 도 2, 도 5 및 도 6의 Pout1 내지 Poutn)를 출력할 수 있다. 실시예에 따라 적어도 하나의 위상 출력 신호(Pout)는 동일한 주파수(frequency)를 가질 수 있다.
다중 위상 발생기(100)의 상세한 구성과 동작은 도 2 내지 도 6을 참조하여 설명하기로 한다.
시스템(200)은 적어도 하나의 위상 출력 신호(Pout)를 이용하여 동작하는 장치에 해당할 수 있다. 예컨대, 시스템(200)은 CPU(Central Processing Unit), 어플리케이션 프로세서(application processor), 메모리 컨트롤러(memory controller), 메모리 장치(memory device), 이미지 센서(image sensor) 등에 해당할 수 있다.
시스템(200)에 포함된 타이밍 발생기(timing generator, 미도시)는 적어도 하나의 위상 출력 신호(Pout)를 이용하여 시스템(200)을 구동하기 위한 다수의 제어 신호를 생성할 수 있다. 실시예에 따라 다중 위상 발생기(100)는 상기 타이밍 발생기 또는 위상 고정 루프(PLL, Phase Lock Loop, 미도시)의 일부로 구현될 수 있다.
도 2는 도 1에 도시된 다중 위상 발생기의 일 실시예를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 다중 위상 발생기(100-1)는 제1 전류원(IS1), 제2 전류원(IS2), 오실레이터부(oscillator unit, 10-1) 및 지연부(delaying unit, 30-1)를 포함할 수 있다.
제1 전류원(IS1)은 전류 제어 전압 신호(VCTRL)에 응답하여 일정한 전류를 생성할 수 있다. 제1 전류원(IS1)은 오실레이터부(10-1)의 복수의 제1 버퍼부들(12-1 내지 12-n) 각각에 제1 전류(I1)를 공급할 수 있다. n은 2 이상의 정수이다.
제2 전류원(IS2)은 전류 제어 전압(VCTRL)에 응답하여 일정한 전류를 생성할 수 있다. 제2 전류원(IS2)은 지연부(30-1)의 복수의 제2 버퍼부들(32-1 내지 32-n) 각각에 제2 전류(I2)를 공급할 수 있다.
오실레이터부(10-1)는 하나의 폐루프를 구성하는 복수의 제1 버퍼부들(12-1 내지 12-n)을 포함할 수 있다. 오실레이터부(10-1)는 예컨대, 차동 지연 체인 오실레이터(differential delay chain oscillator) 또는 인버터 체인 오실레이터(inverter chain oscillator)로 구현될 수 있다.
복수의 제1 버퍼부들(12-1 내지 12-n) 각각은, 오실레이터부(10-1)가 차동 지연 체인 오실레이터로 구현될 경우, 차동 증폭기로 구현되며 각각 2개의 입력과 출력을 가질 수 있다. 복수의 제1 버퍼부들(12-1 내지 12-n) 각각은, 오실레이터부(10-1)가 인버터 체인 오실레이터로 구현될 경우, 인버터로 구현되며 각각 1개의 입력과 출력을 가질 수 있다.
복수의 제1 버퍼부들(12-1 내지 12-n) 각각은 입력받은 위상 신호(예컨대, 12-2의 경우 ND1으로 출력되는 12-1의 출력 신호인 P1)를 제1 전류(I1)에 대응하는 양만큼 지연시킨 위상 신호(예컨대, 12-2의 경우 ND2로 출력되는 P2)를 출력할 수 있다.
지연부(30-1)는 각각이 복수의 제1 버퍼부들(12-1 내지 12-n) 사이의 복수의 노드들(ND1 내지 NDn)에 접속되는 복수의 제2 버퍼부들(32-1 내지 32-n)을 포함할 수 있다. 복수의 제2 버퍼부들(32-1 내지 32-n)은 복수의 노드들(ND1 내지 NDn)로 출력되는 복수의 제1 버퍼부들(12-1 내지 12-n)의 위상 신호들(P1 내지 Pn)을 입력받아 제2 전류(I2)에 대응하는 양만큼 지연시킨 위상 출력 신호(Pout1 내지 Poutn)를 각각 출력할 수 있다. 실시예에 따라 복수의 제2 버퍼부들(32-1 내지 32-n)은 복수의 제1 버퍼부들(12-1 내지 12-n)의 레플리카 셀(replica cell)로 구현될 수 있다.
지연부(30-1)는 비록 도시되지는 않았으나, 각각이 복수의 노드들(ND1 내지 NDn)에 접속되는 복수의 제i 버퍼부들(미도시)을 포함하여 제i 전류원(미도시)의 제i 전류에 대응하는 양만큼 지연시킨 위상 출력 신호를 각각 출력할 수 있다.
도 3은 도 2에 도시된 다중 위상 발생기의 동작을 설명하기 위해 다중 위상 발생기의 일부를 나타낸 도면이다.
도 1 내지 도 3을 참조하면, 다중 위상 발생기의 일부(120)는 바이어스 회로(20), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제1 버퍼부들(12-1, 12-2) 및 제2 버퍼부(32-1)를 포함할 수 있다. 바이어스 회로(20)와 제2 트랜지스터(M2)는 제1 전류원(IS1)을 구성할 수 있고, 바이어스 회로(20)와 제3 트랜지스터(M3)는 제2 전류원(IS2)을 구성할 수 있다.
바이어스 회로(20)는 증폭기(22), 제1 트랜지스터(M1) 및 저항(R)을 포함할 수 있다. 증폭기(22)의 반전 입력단은 전류 제어 전압 신호(VCTRL)를 수신하고, 증폭기(22)의 비반전 입력단은 제1 트랜지스터(M1)와 저항(R)이 접속된 노드에 접속된다. 증폭기(22)는 제1 트랜지스터(M1) 내지 제3 트랜지스터(M3)의 게이트에 접속되어 전류 제어 전압 신호(VCTRL)를 안정적으로 공급할 수 있다. 제1 트랜지스터(M1)는 공급 전압(VDD)과 상기 노드 사이에 접속되어 전류 제어 전압 신호(VCTRL)에 대응하는 기준 전류(is)를 생성할 수 있다. 기준 전류(is)는 저항(R)을 통해 접지로 흐르게 된다.
제2 트랜지스터(M2)는 공급 전압(VDD)과 제1 버퍼부들(12-1 내지 12-n) 사이에 접속되어 전류 제어 전압 신호(VCTRL)에 대응하는 제1 공급 전류(is1)를 공급할 수 있다. 이에 따라 제1 버퍼부들(12-1 내지 12-n)은 각각 제1 전류(I1)를 공급받을 수 있다.
제3 트랜지스터(M3)는 공급 전압(VDD)과 제2 버퍼부들(32-1 내지 32-n) 사이에 접속되어 전류 제어 전압 신호(VCTRL)에 대응하는 제2 공급 전류(is2)를 공급할 수 있다. 이에 따라 제2 버퍼부들(32-1 내지 32-n)은 각각 제2 전류(I2)를 공급받을 수 있다.
제1 트랜지스터(M1) 내지 제3 트랜지스터(M3)에 흐르는 전류들은 제1 트랜지스터(M1) 내지 제3 트랜지스터(M3) 각각의 채널 폭(channel width, W)과 채널 길이(channel lenghth, L)의 비율(이하 'W/L 비율'이라 한다)에 의존한다.
예컨대, 제2 트랜지스터(M2)의 W/L 비율이 제1 트랜지스터(M1)의 W/L 비율의 3배라면, 제1 공급 전류(is1)의 크기는 기준 전류(is)의 크기의 3배가 된다. 제3 트랜지스터(M3)의 W/L 비율이 제1 트랜지스터(M1)의 W/L 비율의 2배라면, 제2 공급 전류(is2)의 크기는 기준 전류(is)의 크기의 2배가 된다. 이 경우, 제2 공급 전류(is2)의 크기는 제1 공급 전류(is1)의 크기의 2/3배가 된다.
도 3에서 제1 전류원(IS1)과 제2 전류원(IS2)의 일 실시예를 도시하였으나, 본 발명의 범위는 이에 한정되지 않는다.
도 3에서 제1 버퍼부들(12-1, 12-2) 및 제2 버퍼부(32-1)는 각각 인버터로 구현되는 것을 가정하고 설명하기로 한다.
제1 버퍼부(12-1)는 각각의 게이트가 서로 접속되고 제2 트랜지스터(M2)와 접지 사이에 직렬 접속되어 인버터로 동작하는 제4 트랜지스터(M4)와 제5 트랜지스터(M5)를 포함할 수 있다. 제1 버퍼부(12-1)는 제n 노드(NDn)로부터 제n 위상 신호(Pn)를 수신하여 제n 위상 신호(Pn)보다 위상이 지연된 제1 위상 신호(P1)를 출력할 수 있다. 상기 지연되는 위상은 제1 전류(I1)에 대응하는 값을 가진다.
또한, 제1 버퍼부(12-2)는 각각의 게이트가 서로 접속되고 제2 트랜지스터(M2)와 접지 사이에 직렬 접속되어 인버터로 동작하는 제6 트랜지스터(M6)와 제7 트랜지스터(M7)를 포함할 수 있다. 제1 버퍼부(12-2)는 제1 노드(ND1)로부터 제1 위상 신호(P1)를 수신하여 제1 위상 신호(P1)보다 위상이 지연된 제2 위상 신호(P2)를 출력할 수 있다. 상기 지연되는 위상은 제1 전류(I1)에 대응하는 값을 가진다.
제2 버퍼부(32-1)는 각각의 게이트가 제1 노드(ND1)에 공통으로 접속되고 제3 트랜지스터(M3)와 접지 사이에 직렬 접속되어 인버터로 동작하는 제8 트랜지스터(M8)와 제9 트랜지스터(M9)를 포함할 수 있다. 제2 버퍼부(32-1)는 제1 노드(ND1)로부터 제1 위상 신호(P1)를 수신하여 제1 위상 신호(P1)보다 위상이 지연된 제1 위상 출력 신호(Pout2)를 출력할 수 있다. 상기 지연되는 위상은 제2 전류(I2)에 대응하는 값을 가진다.
상술한 바와 같이 제1 버퍼부들(12-1, 12-2)과 제2 버퍼부(32-1)에 의해 각각 지연되는 위상은 제1 전류(I1)와 제2 전류(I2)에 의해 결정된다. 인버터를 흐르는 전류가 증가할수록 인버터를 통과하는 신호의 지연되는 위상은 감소하게 된다. 반대로, 인버터를 흐르는 전류가 감소할수록 인버터를 통과하는 신호의 지연되는 위상은 증가하게 된다.
예컨대, 제2 전류(I2)의 크기가 제1 전류(I1)의 크기의 2/3 배라면, 제1 위상 신호(P1)가 제1 버퍼부(12-2)에 의해 지연되는 위상은 제1 위상 신호(P1)가 제2 버퍼부(32-1)에 의해 지연되는 위상의 2/3 배가 된다. 즉, 제2 버퍼부(32-1)의 출력인 제1 위상 출력 신호(Pout1)의 위상은 제1 버퍼부(12-2)의 출력인 제2 위상 신호(P2)의 위상보다 지연된다.
따라서, 제1 전류(I1)와 제2 전류(I2)의 크기를 조절함으로써, 제1 버퍼부들(12-1 내지 12-n)과 제2 버퍼부들(32-1 내지 32-n)의 위상 지연량을 조절할 수 있다. 결과적으로, 위상 출력 신호들(Pout1 내지 Poutn)의 원하는 위상이 제1 전류(I1)와 제2 전류(I2)의 크기에 의해 결정될 수 있다.
본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼에 공급되는 전류를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다. 즉, 인터폴레이션(interpolation)을 위한 복잡한 회로 없이도 원하는 위상을 가진 신호가 생성될 수 있다. 이에 따라, 칩 사이즈와 소비 전력이 감소될 수 있다.
실시예에 따라 제1 트랜지스터(M1) 내지 제4 트랜지스터(M4), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8)는 각각 NMOS 트랜지스터로 구현될 수 있고, 제5 트랜지스터(M5), 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)는 각각 PMOS 트랜지스터로 구현될 수 있다.
도 4는 도 2에 도시된 다중 위상 발생기의 동작을 설명하기 위한 그래프이다.
도 2 내지 도 4를 참조하면, 제2 전류(I2)의 크기가 제1 전류(I1)의 크기의 2/3 배인 경우 노드들(ND1 내지 NDn) 중 하나의 노드에 접속되는 제2 버퍼부(32-1 내지 32-n)의 출력 신호(예컨대, Pout1)의 위상은 상기 노드의 신호를 입력받는 제1 버퍼부(12-1 내지 12-n)의 출력 신호(예컨대, P2)의 위상보다 지연된다.
도 5는 도 1에 도시된 다중 위상 발생기의 다른 실시예를 나타낸 도면이다.
도 1 내지 도 5를 참조하면, 다중 위상 발생기(100-2)는 오실레이터부(10-2), 지연부(30-2), 복수의 제1 커패시터부들(40-1 내지 40-n) 및복수의 제2 커패시터부들(50-1 내지 50-n)를 포함할 수 있다.
오실레이터부(10-2)와 지연부(30-2)는 도 2에 도시된 오실레이터부(10-1)와 지연부(30-1)와 실질적으로 동일하다. 또한, 도 5에는 도시되지 않았으나, 오실레이터부(10-2)와 지연부(30-2)에 포함된 버퍼부들(14-1 내지 14-n 및 34-1 내지 34-n)은 전류원으로부터 전류를 공급받을 수 있다. 실시예에 따라 도 2와 같이 오실레이터부(10-2)와 지연부(30-2)에 서로 다른 전류(예컨대, I1과 I2)가 공급될 수 있다.
복수의 제1 커패시터부들(40-1 내지 40-n)은 각각이 노드들(ND1 내지 NDn)과 접지 사이에 병렬로 접속된 m 개(m은 2 이상의 정수)의 커패시터들(예컨대, 40-1의 경우 C11-1 내지 C11-m)을 포함한다. 각각의 노드들(ND1 내지 NDn)에 각각 m 개의 커패시터들이 병렬로 접속됨으로써, 오실레이터부(10-2)의 복수의 제1 버퍼부들(14-1 내지 14-n)의 위상 지연량은 복수의 제1 버퍼부들(14-1 내지 14-n) 각각의 출력단의 노드들(ND1 내지 NDn)에 연결된 커패시터 갯수(m)에 의존할 수 있다. 즉, 커패시터 갯수(m)가 많아질수록 복수의 제1 버퍼부들(14-1 내지 14-n)의 위상 지연량은 커지게 된다. 반대로 커패시터 갯수(m)가 적어질수록 복수의 제1 버퍼부들(14-1 내지 14-n)의 위상 지연량은 작아지게 된다.
복수의 제2 커패시터부들(50-1 내지 50-n)은 각각이 복수의 제2 버퍼부들(34-1 내지 34-n)의 출력단과 접지 사이에 병렬로 접속된 l 개(l은 2 이상의 정수)의 커패시터들(예컨대, 34-1의 경우 C21-1 내지 C21-l)을 포함한다. 각각이 복수의 제2 버퍼부들(34-1 내지 34-n)의 출력단에 각각 l 개의 커패시터들이 병렬로 접속됨으로써, 지연부(30-2)의 복수의 제2 버퍼부들(34-1 내지 34-n)의 위상 지연량은 복수의 제2 버퍼부들(34-1 내지 34-n) 각각의 출력단에 연결된 커패시터 갯수(l)에 의존할 수 있다. 즉, 커패시터 갯수(l)가 많아질수록 복수의 제2 버퍼부들(34-1 내지 34-n)의 위상 지연량은 커지게 된다. 반대로 커패시터 갯수(l)가 적어질수록 복수의 제2 버퍼부들(34-1 내지 34-n)의 위상 지연량은 작아지게 된다.
예컨대, 복수의 제1 버퍼부들(14-1 내지 14-n) 각각의 출력단에 접속된 커패시터 갯수(m)가 복수의 제2 버퍼부들(34-1 내지 34-n) 각각의 출력단에 접속된 커패시터 갯수(l)의 2/3 배일 경우 위상 신호들(P1 내지 Pn)과 위상 출력 신호들(Pout1 내지 Poutn)의 위상 관계는 도 4와 동일하게 나타날 수 있다.
따라서, 커패시터 갯수 m과 커패시터 갯수 l을 조절함으로써, 제1 버퍼부들(14-1 내지 14-n)과 제2 버퍼부들(34-1 내지 34-n)의 위상 지연량을 조절할 수 있다. 결과적으로, 위상 출력 신호들(Pout1 내지 Poutn)의 원하는 위상이 커패시터 갯수 m과 커패시터 갯수 l에 의해 결정될 수 있다.
본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼의 출력단에 접속되는 커패시터의 갯수를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다.
도 6은 도 1에 도시된 다중 위상 발생기의 또 다른 실시예를 나타낸 도면이다.
도 1 내지 도 4 및 도 6을 참조하면, 다중 위상 발생기(100-3)는 오실레이터부(10-3) 및 지연부(30-3)를 포함할 수 있다.
도 6에는 도시되지 않았으나, 오실레이터부(10-3)와 지연부(30-3)에 포함된 버퍼부들(16-1 내지 16-n 및 36-1 내지 36-n)은 전류원으로부터 전류를 공급받을 수 있다. 실시예에 따라 도 2와 같이 오실레이터부(10-3)와 지연부(30-3)에 서로 다른 전류(예컨대, I1과 I2)가 공급될 수 있다.
오실레이터부(10-2)는 복수의 제1 버퍼부들(16-1 내지 16-n)을 포함하고, 복수의 제1 버퍼부들(16-1 내지 16-n) 각각은 병렬로 접속되는 p 개(p는 2 이상의 정수)의 버퍼들(예컨대, 16-1의 경우 B11-1 내지 B11-p)을 포함할 수 있다. 제1 버퍼부들(16-1 내지 16-n) 각각이 병렬로 접속되는 p 개의 버퍼들(예컨대, 16-1의 경우 B11-1 내지 B11-p)을 포함함으로써, 오실레이터부(10-3)의 복수의 제1 버퍼부들(16-1 내지 16-n)의 위상 지연량은 병렬로 접속되는 버퍼들의 갯수(p)에 의존할 수 있다. 즉, 버퍼들의 갯수(p)가 많아질수록 복수의 제1 버퍼부들(16-1 내지 16-n)의 위상 지연량은 작아지게 된다. 반대로 버퍼들의 갯수(p)가 적어질수록 복수의 제1 버퍼부들(16-1 내지 16-n)의 위상 지연량은 커지게 된다.
지연부(30-3)는 복수의 제2 버퍼부들(36-1 내지 36-n)을 포함하고, 복수의 제2 버퍼부들(36-1 내지 36-n) 각각은 병렬로 접속되는 k 개(k는 2 이상의 정수)의 버퍼들(예컨대, 36-1의 경우 B21-1 내지 B21-k)을 포함할 수 있다. 제2 버퍼부들(36-1 내지 36-n) 각각이 병렬로 접속되는 k 개의 버퍼들(예컨대, 36-1의 경우 B21-1 내지 B21-k)을 포함함으로써, 지연부(30-3)의 복수의 제2 버퍼부들(36-1 내지 36-n)의 위상 지연량은 병렬로 접속되는 버퍼들의 갯수(k)에 의존할 수 있다. 즉, 버퍼들의 갯수(k)가 많아질수록 복수의 제2 버퍼부들(36-1 내지 36-n)의 위상 지연량은 작아지게 된다. 반대로 버퍼들의 갯수(k)가 적어질수록 복수의 제2 버퍼부들(36-1 내지 36-n)의 위상 지연량은 커지게 된다.
예컨대, 복수의 제2 버퍼부들(36-1 내지 36-n) 각각에 포함된 버퍼의 갯수(k)가 복수의 제1 버퍼부들(16-1 내지 16-n) 각각에 포함된 버퍼의 갯수(p)의 2/3 배일 경우 위상 신호들(P1 내지 Pn)과 위상 출력 신호들(Pout1 내지 Poutn)의 위상 관계는 도 4와 동일하게 나타날 수 있다.
따라서, 버퍼의 갯수 p와 버퍼의 갯수 k를 조절함으로써, 제1 버퍼부들(16-1 내지 16-n)과 제2 버퍼부들(36-1 내지 36-n)의 위상 지연량을 조절할 수 있다. 결과적으로, 위상 출력 신호들(Pout1 내지 Poutn)의 원하는 위상이 버퍼의 갯수 p와 버퍼의 갯수 k에 의해 결정될 수 있다.
본 발명의 실시예에 따른 다중 위상 발생기에 의하면, 버퍼부에 포함되는 버퍼의 갯수를 조절함으로써 원하는 위상을 가진 신호를 생성할 수 있는 효과가 있다.
도 7은 도 1에 도시된 본 발명의 실시예에 따른 다중 위상 생성기를 포함하는 휴대용 전자 장치의 블록도를 나타낸다.
도 1 내지 도 7을 참조하면, 휴대용 전자 장치(400)는 다중 위상 생성기(100), 애플리케이션 프로세서(410), 메모리 인터페이스(420), 디스플레이 컨트롤러(430), 연결(connectivity; 440) 및 멀티미디어 가속(multimedia accelaration; 450)을 포함한다.
휴대용 전자 장치(400)는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
다중 위상 생성기(100)는 위상 제어 신호(Pin)에 상응하는 다양한 위상을 가진 위상 출력 신호(Pout)를 출력할 수 있다. 다중 위상 생성기(100)는 애플리케이션 프로세서(410), 메모리 인터페이스(420), 디스플레이 컨트롤러(430) 및 멀티미디어 가속(450) 각각의 외부에 구현되거나 각각의 내부에 구현될 수 있다.
애플리케이션 프로세서(410)는 버스(401)를 통해 메모리 인터페이스(420), 디스플레이 컨트롤러(430), 연결(440) 및 멀티미디어 가속(450)을 제어할 수 있다.
메모리 인터페이스(420)는 내장 메모리 장치를 포함할 수 있고 외부 메모리 장치와 인터페이스할 수 있는 메모리 컨트롤러를 포함할 수 있다.
디스플레이 컨트롤러(430)는 디스플레이에서 디스플레이될 데이터를 상기 디스플레이로 전송할 수 있다.
연결(440)은 GPIO(general purpose input/output(GPIO)) 인터페이스, SPI (serial peripheral interface) 버스, 및/또는 USB OTG(universal serialbus(USB) on-the-go) 등을 포함할 수 있다.
멀티미디어 가속(450)은 카메라 인터페이스, 멀티포멧 코덱(multi format CODEC), 비디오 프리/포스트 프로세서, 및/또는 JPEG 등을 포함할 수 있다.
도 8은 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 일 실시 예를 나타내는 블록도이다.
도 1 및 도 8을 참조하면, 도 1에 도시된 다중 위상 생성기(100)가 반도체 시스템(500)에 구현되는 일 실시 예를 나타낸다. 반도체 시스템(500)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 태블릿(tablet) PC, PDA (personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
반도체 시스템(500)은 다중 위상 생성기(100), 프로세서(510), 디스플레이(520), 무선 송수신기(530), 입력 장치(540), 컨트롤러(550) 및 반도체 메모리 장치(560)를 포함한다.
다중 위상 생성기(100)는 위상 제어 신호(Pin)에 상응하는 다양한 위상을 가진 위상 출력 신호(Pout)를 출력할 수 있다. 다중 위상 생성기(100)는 프로세서(510), 디스플레이(520), 무선 송수신기(530), 입력 장치(540), 컨트롤러(550) 및 반도체 메모리 장치(560) 각각의 외부에 구현되거나 각각의 내부에 구현될 수 있다.
컨트롤러(550)는 프로세서(510)의 제어에 따라 반도체 메모리 장치(560)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
반도체 메모리 장치(560)에 프로그램된 페이지 데이터는 프로세서(510) 및/또는 컨트롤러(550)의 제어에 따라 디스플레이(520)를 통하여 디스플레이될 수 있다.
무선 송수신기(530)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(130)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(510)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(510)는 무선 송수신기(530)로부터 출력된 신호를 처리하고 처리된 신호를 컨트롤러(550) 또는 디스플레이(520)로 전송할 수 있다. 컨트롤러(550)는 프로세서(510)에 의하여 처리된 신호를 반도체 메모리 장치(560)에 프로그램할 수 있다. 또한, 무선 송수신기(530)는 프로세서(510)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(540)는 프로세서(510)의 동작을 제어하기 위한 제어 신호 또는 프로세서(510)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(510)는 컨트롤러(550)로부터 출력된 데이터, 무선 송수신기(530)로부터 출력된 데이터, 또는 입력 장치(540)로부터 출력된 데이터가 디스플레이(520)를 통하여 디스플레이될 수 있도록 디스플레이(520)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(560)의 동작을 제어할 수 있는 컨트롤러(550)는 프로세서(510)의 일부로서 구현될 수 있고 또한 프로세서(510)와 별도의 칩으로 구현될 수 있다.
도 9는 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 다른 실시 예를 나타내는 블록도이다.
도 1 및 도 9를 참조하면, 반도체 시스템(600)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
반도체 시스템(600)은 다중 위상 생성기(100), 프로세서(610), 입력 장치(620), 디스플레이(630), 컨트롤러(640) 및 반도체 메모리 장치(650)를 포함한다.
다중 위상 생성기(100)는 위상 제어 신호(Pin)에 상응하는 다양한 위상을 가진 위상 출력 신호(Pout)를 출력할 수 있다. 다중 위상 생성기(100)는 프로세서(610), 입력 장치(620), 디스플레이(630), 컨트롤러(640) 및 반도체 메모리 장치(650) 각각의 외부에 구현되거나 각각의 내부에 구현될 수 있다.
프로세서(610)는 입력 장치(620)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(650)에 저장된 데이터를 디스플레이(630)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(620)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(610)는 반도체 시스템(600)의 전반적인 동작을 제어할 수 있고 컨트롤러(640)의 동작을 제어할 수 있다. 실시 예에 따라 반도체 메모리 장치(650)의 동작을 제어할 수 있는 컨트롤러(640)는 프로세서(610)의 일부로서 구현될 수 있고 또한 프로세서(610)와 별도의 칩으로 구현될 수 있다.
도 10은 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 1 및 도 10을 참조하면, 반도체 시스템(700)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 반도체 시스템(700)은 다중 위상 생성기(100), 컨트롤러(710), 카드 인터페이스(720) 및 반도체 메모리 장치(730)를 포함한다.
다중 위상 생성기(100)는 위상 제어 신호(Pin)에 상응하는 다양한 위상을 가진 위상 출력 신호(Pout)를 출력할 수 있다. 다중 위상 생성기(100)는 컨트롤러(710), 카드 인터페이스(720) 및 반도체 메모리 장치(730) 각각의 외부에 구현되거나 각각의 내부에 구현될 수 있다.
컨트롤러(710)는 반도체 메모리 장치(730)와 카드 인터페이스(720) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(720)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(720)는 호스트(730)의 프로토콜에 따라 호스트(730)와 컨트롤러(710) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(720)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(730)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
반도체 시스템(700)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(730)의 호스트 인터페이스(750)와 접속될 때, 호스트 인터페이스(750)는 마이크로프로세서(740)의 제어에 따라 카드 인터페이스(720)와 컨트롤러(710)를 통하여 반도체 메모리 장치(730)와 데이터 통신을 수행할 수 있다.
도 11은 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 1 및 도 11을 참조하면, 반도체 시스템(800)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
반도체 시스템(800)은 다중 위상 생성기(100), 프로세서(810), 이미지 센서(820), 디스플레이(830), 컨트롤러(840) 및 반도체 메모리 장치(850)를 포함한다.
다중 위상 생성기(100)는 위상 제어 신호(Pin)에 상응하는 다양한 위상을 가진 위상 출력 신호(Pout)를 출력할 수 있다. 다중 위상 생성기(100)는 프로세서(810), 이미지 센서(820), 디스플레이(830), 컨트롤러(840) 및 반도체 메모리 장치(850) 각각의 외부에 구현되거나 각각의 내부에 구현될 수 있다.
이미지 센서(820)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(810) 또는 컨트롤러(840)로 전송된다. 프로세서(810)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(830)를 통하여 디스플레이되거나 또는 컨트롤러(840)를 통하여 반도체 메모리 장치(850)에 저장될 수 있다.
또한, 반도체 메모리 장치(850)에 저장된 데이터는 프로세서(810) 또는 컨트롤러(840)의 제어에 따라 디스플레이(830)를 통하여 디스플레이된다.
실시 예에 따라 반도체 메모리 장치(850)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 컨트롤러(840)는 프로세서(810)의 일부로서 구현될 수 있고 또한 프로세서(810)와 별개의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 다중 위상 생성기를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 1 및 도 12를 참조하면, 반도체 시스템(900)은 다중 위상 생성기(100), CPU(central processing unit; 910), 인터페이스(920), 에러 정정 코드(error correction code(ECC)) 블록(930), 호스트 인터페이스(940), 메모리 장치(950) 및 반도체 메모리 장치(960)를 포함한다.
반도체 시스템(900)은 CPU(910)의 동작 메모리(operation memory)로서 사용될 수 있는 를 포함한다.
다중 위상 생성기(100)는 위상 제어 신호(Pin)에 상응하는 다양한 위상을 가진 위상 출력 신호(Pout)를 출력할 수 있다. 다중 위상 생성기(100)는 CPU(910), 인터페이스(920), 에러 정정 코드 블록(930), 호스트 인터페이스(940), 메모리 장치(950) 및 반도체 메모리 장치(960) 각각의 외부에 구현되거나 각각의 내부에 구현될 수 있다.
메모리 장치(950)는 CPU(910)의 동작 메모리(operation memory)로서 사용될 수 있고, ROM(read only memory)과 같은 비휘발성 메모리로 구현되거나 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
반도체 시스템(900)에 접속된 호스트(HOST)는 인터페이스(920)와 호스트 인터페이스(940)를 통하여 반도체 메모리 장치(960)와 데이터 통신을 수행할 수 있다.
CPU(910)의 제어에 따라 에러 정정 코드 블록(930)은 인터페이스(920)를 통하여 반도체 메모리 장치(960)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(940)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(910)는 버스(901)를 통하여 인터페이스(920), ECC 블럭(930), 호스트 인터페이스(940), 및 메모리 장치(950) 사이에서 데이터 통신을 제어할 수 있다.
반도체 시스템(900)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
반도체 장치(300)
다중 위상 생성기(100)
시스템(200)
오실레이터부(10-1, 10-2, 10-3)
지연부(30-1, 30-2, 30-3)

Claims (10)

  1. 하나의 폐루프를 구성하는 복수의 제1 버퍼부들을 포함하는 오실레이터부; 및
    각각이 상기 복수의 제1 버퍼부들 사이의 복수의 노드들에 접속되는 복수의 제2 버퍼부들을 포함하는 지연부;
    상기 복수의 제1 버퍼부들 각각에 제1 전류를 공급하는 제1 전류원; 및
    상기 복수의 제2 버퍼부들 각각에 제2 전류를 공급하는 제2 전류원을 포함하고,
    상기 노드들 중 하나의 노드에 접속되는 제2 버퍼부의 출력 신호의 위상은 상기 노드의 신호를 입력받는 제1 버퍼부의 출력 신호의 위상보다 지연되고,
    상기 제2 버퍼부의 출력 신호의 위상은 상기 제1 전류의 크기와 상기 제2 전류의 크기에 따라 결정되는 다중 위상 생생기(multi-phase generator).
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 전류의 크기는 상기 제2 전류의 크기보다 큰 다중 위상 생성기.
  5. 제1항에 있어서,
    상기 복수의 제1 버퍼부들 각각은 병렬로 접속된 P 개의 버퍼들을 포함하고 상기 제1 버퍼부들 각각의 출력 신호의 위상은 상기 P에 의해 결정되고,
    상기 복수의 제2 버퍼부들 각각은 병렬로 접속된 K 개의 버퍼들을 포함하고 상기 제2 버퍼부들 각각의 출력 신호의 위상은 상기 K에 의해 결정되고,
    상기 P과 K는 2 이상의 정수인 다중 위상 생성기.
  6. 제5항에 있어서,
    상기 P은 상기 K보다 큰 다중 위상 생성기.
  7. 제1항에 있어서,
    각각이 상기 복수의 노드들에 접속되는 복수의 제1 커패시터부들; 및
    각각이 상기 복수의 제2 버퍼부들 각각의 출력 노드에 접속되는 복수의 제2 커패시터부들을 더 포함하는 다중 위상 생성기.
  8. 제7항에 있어서,
    상기 복수의 제1 커패시터부들 각각은 M 개의 커패시터들을 포함하고 상기 제1 버퍼부들의 출력 신호의 위상은 상기 M에 의해 결정되고,
    상기 복수의 제2 커패시터부들 각각은 L 개의 커패시터들을 포함하고 상기 제2 버퍼부들의 출력 신호의 위상은 상기 L에 의해 결정되고,
    상기 M과 L은 2 이상의 정수인 다중 위상 생성기.
  9. 제8항에 있어서,
    상기 M은 상기 L보다 작은 다중 위상 생성기.
  10. 제1 노드에 접속되고 제1 노드의 입력 신호를 지연시킨 제1 신호를 출력하는 제1 버퍼부;
    상기 제1 버퍼부에 접속되고 상기 제1 신호를 지연시킨 제2 신호를 출력하는 제2 버퍼부; 및
    상기 제1 노드에 접속되고 상기 입력 신호를 지연시킨 제3 신호를 출력하는 제3 버퍼부;
    상기 제1 버퍼부에 제1 전류를 공급하는 제1 전류원;
    상기 제2 버퍼부에 제2 전류를 공급하는 제2 전류원을 포함하며,
    상기 제3 신호의 위상은 상기 제1 신호의 위상과 상기 제2 신호의 위상 사이의 값을 가지고,
    상기 제3 신호의 위상은, 상기 제1 전류의 크기와 상기 제2 전류의 크기에 따라 결정되는 다중 위상 생성기(multi-phase generator).
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