CN102379086B - A/d转换装置 - Google Patents

Abstract

A/D转换装置具备第1、第2及第3脉冲延迟电路、第1、第2及第3脉冲通过级数检测电路、定时输出电路、输出电路。第1脉冲延迟电路将使第1脉冲信号延迟的延迟单元多级连接。第1脉冲通过级数检测电路检测第1级数。第2脉冲延迟电路将使第2脉冲信号延迟的延迟单元多级连接。第2脉冲通过级数检测电路检测第2级数。定时输出电路输出定时信号。第3脉冲延迟电路将使第3脉冲信号延迟的延迟单元多级连接。第3脉冲通过级数检测电路检测第3级数。输出电路输出上述第3级数所对应的上述数字值。

Description

A/D转换装置

技术领域

本发明涉及采用使脉冲信号延迟与模拟输入电压的大小相应的延迟时间的脉冲延迟电路将模拟输入电压转换为数字值的A/D转换装置。

本申请基于2009年4月9日在日本申请的特愿2009-095010号并主张优先权，其内容援用于此。

背景技术

以前，作为以简单结构获得高分辨率的数字值的A/D转换装置，有如图8所示的装置(参照专利文献1)。图8所示的A/D转换装置400中，脉冲延迟电路11具有将分别由各种门电路组成的多个延迟单元(NAND1、BUF1、...、BUF15)环状连接的结构。作为各延迟单元的电源电压，供给成为A/D转换的对象的模拟输入电压Vin。

采样脉冲(SP)输入该脉冲延迟电路11后，SP经过与电源电压相应的延迟时间后依次通过各延迟单元，在脉冲延迟电路11内回转。SP通过的延迟单元的级数由各延迟单元的延迟时间，即，作为电源电压供给的模拟输入电压Vin确定。脉冲通过级数检测电路21检测该通过级数(及回转数)。

输出电路31在从SP的输入开始起经过采样时间后输入锁存脉冲(LP)的定时，读入脉冲通过级数检测电路21的通过级数检测结果。而且，输出电路31将对该通过级数进行编码而得到的值作为A/D转换后的数字值(out)输出。

如图9的直线L10所示，上述的A/D转换装置400中，在模拟输入电压Vin处于规定输入电压范围(Vmin～Vmax)内的情况下，Vin和out的关系为线性。

【现有技术文献】

【专利文献】

【专利文献1】日本特开平5-259907号公报

发明内容

发明要解决的课题

但是，上述A/D转换装置400中，延迟单元的延迟时间由于温度等环境要因、元件种类、元件偏差等而变动，如图9的直线L11所示，存在输入输出特性的斜率(＝分辨率)显著变动而无法获得稳定结果的问题。

具体地说，输入输出特性由图9的直线L10表示时，相对于规定电压范围(Vmin～Vmax)可获得A/D转换结果的范围为Δout0。另一方面，输入输出特性由图9的直线L11表示时，相对于规定电压范围(Vmin～Vmax)可获得A/D转换结果的范围为Δout1。但是，采样时间设为相同。由于直线L10和直线L11的斜率不同，因此如图9所示，相对于同一电压范围(Vmin～Vmax)的A/D转换结果的范围即Δout0和Δout1变得不同。因而，无法获得稳定的A/D转换结果。

本发明鉴于上述的课题而提出，其目的是提供一种抑制输入输出特性的斜率(分辨率)的变动的A/D转换装置。

用于解决课题的手段

本发明的A/D转换装置，是将模拟输入电压转换为数字值的A/D转换装置，具备：第1脉冲延迟电路，其由延迟单元多级连接而成，该延迟单元在第1定时输入第1脉冲信号，并使该第1脉冲信号延迟与第1模拟电压的大小相应的延迟时间；第1脉冲通过级数检测电路，其检测上述第1脉冲信号通过上述第1脉冲延迟电路内的延迟单元的第1级数；第2脉冲延迟电路，其由延迟单元多级连接而成，该延迟单元在与上述第1定时相同的第2定时输入第2脉冲信号，并使该第2脉冲信号延迟与不同于上述第1模拟电压的第2模拟电压的大小相应的延迟时间；第2脉冲通过级数检测电路，其检测上述第2脉冲信号通过上述第2脉冲延迟电路内的延迟单元的第2级数；定时输出电路，其输出表示上述第1级数和上述第2级数的差成为规定级数的定时的定时信号；第3脉冲延迟电路，其由延迟单元多级连接而成，该延迟单元在与上述第1定时及上述第2定时相同的定时输入第3脉冲信号，并使该第3脉冲信号延迟与上述模拟输入电压的大小相应的延迟时间；第3脉冲通过级数检测电路，其检测上述第3脉冲信号通过上述第3脉冲延迟电路内的延迟单元的第3级数；输出电路，其输出在上述定时信号表示的定时检测出的上述第3级数所对应的上述数字值。

本发明的A/D转换装置，优选的是，还具备存储电路，存储上述定时信号表示的定时对应的采样时间，上述第3脉冲延迟电路还在上述第1定时、上述第2定时及上述第3定时后的第4定时输入第4脉冲信号，上述第3脉冲通过级数检测电路还检测上述第4脉冲信号通过上述第4脉冲延迟电路内的延迟单元的第4级数，上述输出电路还输出在从上述第4脉冲信号输入起经过上述存储电路存储的上述采样时间的定时检测出的上述第4级数所对应的上述数字值。

本发明的A/D转换装置，优选的是，还具备控制电路，在上述存储电路存储上述采样时间后，使上述第1脉冲延迟电路或上述第2脉冲延迟电路的动作停止。

本发明的A/D转换装置，优选的是，还具备控制电路，在上述存储电路存储上述采样时间后，使上述第1脉冲延迟电路及上述第2脉冲延迟电路的动作停止。

发明的效果

本发明的A/D转换装置在与第1模拟电压相应的第1级数和与第2模拟电压相应的第2级数的差成为规定级数的定时，检测与模拟输入电压相应的第3级数。这样，在相对于规定电压范围的A/D转换结果为恒定的条件下检测第3级数，因此根据本发明的A/D转换装置，可抑制输入输出特性的斜率(分辨率)的变动。

附图说明

图1是示出本发明第1实施方式的A/D转换装置的结构的框图。

图2是示出本发明第1实施方式的A/D转换装置的处理顺序的流程图。

图3是示出本发明第2实施方式的A/D转换装置的结构的框图。

图4是示出本发明第2实施方式的A/D转换装置的处理顺序的流程图。

图5是示出本发明第2实施方式中的采样脉冲和锁存脉冲的波形的时序图。

图6是示出本发明第3实施方式的A/D转换装置的结构的框图。

图7是示出本发明第3实施方式的A/D转换装置的处理顺序的流程图。

图8是示出现有的A/D转换装置的结构的框图。

图9是示出现有的A/D转换装置的输入输出特性的参考图。

具体实施方式

以下，参照附图，说明本发明的优选实施方式。但是，本发明不限于以下各实施方式，例如可以将这些实施方式的构成要素彼此适当组合。

<第1实施方式>

首先，说明本发明第1实施方式。图1表示本实施方式的A/D转换装置的结构。图1中，A/D转换装置100由脉冲延迟电路11、12、13、脉冲通过级数检测电路21、22、23、输出电路31、定时输出电路41构成。

脉冲延迟电路11具有将延迟单元多级连接的结构，该延迟单元使采样脉冲(SP)延迟与Vin(模拟输入电压)的大小相应的延迟时间。脉冲延迟电路12具有将延迟单元多级连接的结构，该延迟单元使SP延迟与Vin的可取电压范围的最大值(Vmax)的大小相应的延迟时间。脉冲延迟电路13具有将延迟单元多级连接的结构，该延迟单元使SP延迟与Vin的可取电压范围的最小值(Vmin)的大小相应的延迟时间。

脉冲通过级数检测电路21检测SP通过脉冲延迟电路11内的延迟单元的级数。脉冲通过级数检测电路22检测SP通过脉冲延迟电路12内的延迟单元的级数。脉冲通过级数检测电路23检测SP通过脉冲延迟电路13内的延迟单元的级数。

定时输出电路41根据脉冲通过级数检测电路22和脉冲通过级数检测电路23的输出信号生成锁存脉冲(LP2)，向输出电路31输出。输出电路31根据LP2锁存脉冲通过级数检测电路21的输出信号，对输出信号进行编码，输出与Vin对应的数字值(out)。

以下，说明脉冲延迟电路11的详细结构。脉冲延迟电路11具有16级延迟单元环状连接的结构，该16级延迟单元向输入信号施加与电源电压相应的延迟量，该脉冲延迟电路11是通过该结构使SP回转的环延迟线(RDL)。初级延迟单元NAND具有2个输入端子，一个输入端子被输入SP，另一个输入端子被输入第16级延迟单元BUF15的输出。延迟单元NAND在脉冲延迟电路11动作时始终使第16级延迟单元BUF15的输出的逻辑反相。

另外，从第2级延迟单元BUF1到第16级延迟单元BUF15的各延迟单元是将在输入端子输入的值向输出端子输出的门电路(例如，将NOT门进行2级连接而得到的缓冲电路)。各延迟单元(NAND1、BUF1、...、BUF15)被施加Vin作为电源电压。各延迟单元分别将从前级延迟单元输入的SP延迟与电源电压(Vin)的电压电平相应的延迟时间后向下一级延迟单元输出。环状连接的各延迟单元同样地动作，通过将SP从前级依次向后级延迟单元传递，使SP在脉冲延迟电路11内回转。

具体地说，SP在脉冲延迟电路11内回转的过程如下。SP未输入到初级延迟单元NAND的一个输入端子时(SP为“L”电平时)，延迟单元NAND的输出端子的电平与另一个输入端子的输入无关，为“H”电平。第2级延迟单元BUF1以后的各延迟单元的输出端子的电平也为“H”电平。

接着，SP输入到初级延迟单元NAND的一个输入端子(SP成为“H”电平)。延迟单元NAND的另一个输入端子的电平由于从最终级延迟单元BUF15输出的SP而成为“H”电平，因此，延迟单元NAND的输出端子的电平在经过与电源电压(Vin)的电压电平相应的延迟时间后切换为“L”电平。第2级延迟单元BUF1以后的各延迟单元的输出端子的电平也在经过与电源电压(Vin)的电压电平相应的延迟时间后依次切换为“L”电平。

最终级延迟单元BUF15的输出端子的电平切换为“L”电平后，初级延迟单元NAND的输出端子的电平在经过与电源电压(Vin)的电压电平相应的延迟时间后切换为“H”电平。第2级延迟单元BUF1以后的各延迟单元的输出端子的电平也在经过与电源电压(Vin)的电压电平相应的延迟时间后依次切换为“H”电平。

最终级延迟单元BUF15的输出端子的电平切换为“H”电平后，在下一回转中从初级延迟单元NAND开始依次将输出端子的电平切换为“L”电平。以后，在输入SP期间反复执行如下动作：在每次切换最终级延迟单元BUF15的输出端子的电平时，从初级延迟单元NAND开始依次将输出端子的电平切换为相反的电平。其结果，SP在脉冲延迟电路11内继续回转。

从各延迟单元的输入端子的电平切换到输出端子的电平切换为止所需的时间为与各延迟单元的电源电压即Vin相应的延迟时间。因而，某规定时间内SP通过的延迟单元的级数依赖于模拟输入电压(Vin)。

脉冲通过级数检测电路21是检测SP通过脉冲延迟电路11内的延迟单元的级数的电路。脉冲延迟电路12内的各延迟单元的输出信号输入到脉冲通过级数检测电路21。

脉冲通过级数检测电路21将脉冲延迟电路11内的第16级延迟单元BUF15的输出端子的电平从“H”电平切换为“L”电平或从“L”电平切换为“H”电平的次数由计数器计数的结果作为8比特的计数值输出。另外，脉冲通过级数检测电路21输出16比特的数据，该数据表示脉冲延迟电路11的16级的各延迟单元的输出端子的电平分别为“H”电平或“L”电平的状态。

从脉冲通过级数检测电路21输出的上述8比特的计数值和16比特的数据，表示SP在脉冲延迟电路11内回转几周并进入第几级延迟单元。例如，上述计数值为4次，第5级延迟单元BUF4的输出为“L”电平，第6级延迟单元BUF5的输出为“H”电平的情况下，SP通过延迟单元的级数为16级×4次+5级＝69级。

如上所述，脉冲通过级数检测电路21以8比特+16比特的数字信号输出SP通过脉冲延迟电路11的级数，该脉冲延迟电路11由被施加模拟输入电压(Vin)作为电源电压的延迟单元构成。

另外，脉冲延迟电路12、脉冲通过级数检测电路22的结构分别与上述的脉冲延迟电路11、脉冲通过级数检测电路21的结构相同。脉冲通过级数检测电路22以8比特+16比特的数字信号输出SP通过脉冲延迟电路12的级数，该脉冲延迟电路12由被施加模拟电压(Vmax)作为电源电压的延迟单元构成。

另外，脉冲延迟电路13、脉冲通过级数检测电路23的结构也分别与上述的脉冲延迟电路11、脉冲通过级数检测电路21的结构相同。脉冲通过级数检测电路23以8比特+16比特的数字信号输出SP通过脉冲延迟电路13的级数，该脉冲延迟电路13由被施加模拟电压(Vmin)作为电源电压施加的延迟单元构成。

接着，用图2说明A/D转换装置100的处理顺序。首先，SP同时输入到脉冲延迟电路11、12、13(SP的电平从“L”电平切换到“H”电平)(步骤S1)。SP在脉冲延迟电路11、12、13内分别以不同的延迟时间(脉冲延迟电路11内为基于Vin的延迟时间，脉冲延迟电路12内为基于Vmax的延迟时间，脉冲延迟电路13内为基于Vmin的延迟时间)开始回转(步骤S2)。脉冲通过级数检测电路21、22、23检测SP通过各个延迟单元的级数(步骤S3)。

这里，SP通过脉冲延迟电路12内的延迟单元的级数设为Cmax，SP通过脉冲延迟电路13内的延迟单元的级数设为Cmin，预定的规定级数设为Δout。定时输出电路41在Cmax和Cmin的差超过Δout的定时，即满足以下的(1)式的条件的定时(步骤S4)，输出锁存脉冲(LP2)(LP2的电平从“L”电平切换到“H”电平)(步骤S5)。

Δout≥Cmax-Cmin...(1)

输出电路31在来自定时输出电路41的LP2被输入的定时(LP2的电平从“L”电平切换为“H”电平的定时)，锁存由脉冲通过级数检测电路21检测出的级数(计数值和各延迟单元的输出值)。而且，输出电路31将锁存的级数编码为12比特，作为最终的A/D转换结果(out)输出(步骤S6)。

例如，来自脉冲通过级数检测电路21的信号(8比特+16比特的数字信号)设为表示以下的值。

1～16级的各延迟单元的输出值＝“0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1”

表示SP的回转数的计数值＝“0 0 1 1 1 1 1 0”

此时，计数值以10进制表示为62，因此可知SP在16级延迟单元回转62次。另外，根据各延迟单元的输出值，可知在第63次的回转中SP通过8级延迟单元。从而，基于Vin的通过级数成为16级×62次+8级＝1000级。输出电路31输出将该级数编码为12比特的数字信号而得到的值(“0 0 1 1 1 1 1 0 10 0 0”)。

这样动作的A/D转换装置100中，Vmax和Vmin的差(Vmax-Vmin)恒定，规定级数Δout恒定。另外，Vmax、Vmin、Vin的采样同时开始，在Vmax-Vmin的差对应的级数成为Δout的定时，Vin对应的级数被锁存，作为A/D转换结果(out)输出。从而，相对于模拟输入电压Vin的输出out的输入输出特性具有线性的场合，其输入输出特性的斜率(＝分辨率)成为一定。

例如，前述的现有的A/D转换装置400(图8)中，温度T1的输入输出特性设为图9的直线L10，温度T2的输入输出特性设为图9的直线L11。采用与A/D转换装置400具有的脉冲延迟电路11特性相同的脉冲延迟电路构成本实施方式的A/D转换装置100的情况下，A/D转换装置100动作，使得与温度变化导致的输入输出特性的斜率的变化无关，Δout为恒定(图9的Δout0＝Δout1)，温度T2下的LP2的输出定时比温度T1下的LP2的输出定时晚。因而，温度为T1时和T2时，输入输出特性的斜率一致。

如上所述，根据本实施方式，与温度的变动、构成脉冲延迟电路的晶体管的特性的变动无关，可抑制输入输出特性的斜率(分辨率)的变动。

另外，根据本实施方式，对脉冲延迟电路11、12、13同时输入SP，用于确定LP2的输出定时的Vmax、Vmin的采样和期望的Vin的采样并行地进行，以一次采样可以获得抑制输入输出特性的斜率(分辨率)的变动的结果，因此，可以高速获得A/D转换结果。例如，也可以考虑如下方法，即不像本实施方式那样根据Vmax、Vmin的采样结果来实时确定结束Vin采样的定时(LP2的输出定时)，而是通过最初的采样以一定时间(T1)进行Vmax、Vmin的采样，根据其结果确定下一个Vin的采样的时间(Ts)，这样通过2次以上的采样来确定Vin的采样时间，抑制输入输出特性的斜率(分辨率)变动。若用具体例说明，则在第1次的一定时间T1的采样中，Vmax的采样结果和Vmin的采样结果的差相对于规定值为2倍的值时，在第2次的采样中，通过施加令Vin的采样时间为T1的一半(Ts＝T/2)的反馈，以Vmax的采样结果和Vmin的采样结果的差接近恒定的采样时间进行Vin的采样，结果也可以抑制输入输出特性的斜率(分辨率)的变动。但是，若不反复采样则无法获得期望的结果，因此无法实现A/D转换的高速化。根据本实施方式，可以以一次采样获得抑制输入输出特性的斜率(分辨率)变动的所希望的结果，可以高速获得A/D转换结果。

<第2实施方式>

接着，说明本发明的第2实施方式。图3表示本实施方式的A/D转换装置的结构。图3中，A/D转换装置200由脉冲延迟电路11、12、13、脉冲通过级数检测电路21、22、23、输出电路31、定时输出电路41、存储电路51、控制电路61构成。脉冲延迟电路11、12、13、脉冲通过级数检测电路21、22、23、输出电路31、定时输出电路41的结构分别与第1实施方式的A/D转换装置100具有的各结构相同。但是，定时输出电路41将锁存脉冲LP2向输出电路31和存储电路51输出。

存储电路51存储基于SP和来自定时输出电路41的LP2的采样时间。该采样时间是从SP输入到脉冲延迟电路11、12、13到LP2从定时输出电路41输出为止的时间。另外，控制电路61控制脉冲延迟电路12和脉冲延迟电路13。

接着，用图4说明A/D转换装置200的处理顺序。图4所示步骤S1～S5的处理顺序与图2所示步骤S1～S5的处理顺序相同，因此说明省略。

步骤S5中从定时输出电路41输出锁存脉冲(LP2)后，存储电路51存储从输入SP的步骤S1的定时到输入LP2的步骤S5的定时为止的时间(采样时间Ts：图5参照)(步骤S7)。接着，控制电路61使脉冲延迟电路12和脉冲延迟电路13的动作停止(步骤S8)。

另一方面，输出电路31在来自定时输出电路41的LP2被输入的定时(LP2的电平从“L”电平切换到“H”电平的定时)，锁存脉冲通过级数检测电路21检测出的级数(计数值和各延迟单元的输出值)。而且，输出电路31将锁存的级数编码为12比特，作为最终的A/D转换结果(out)输出(步骤S6)。

通过上述的到步骤S6为止的处理，1次的A/D转换结束。虽然也可以就此结束处理，但是本实施方式中，也可以高效地进行连续的A/D转换的处理。即，不进行连续处理时(步骤S9)，结束处理，而进行连续处理时(步骤S9)，进行步骤S10～S15的处理。以下，说明连续处理(步骤S10～S15)。

连续处理的情况下，首先变更Vin的值(步骤S10)。但是，用过采样等多次对相同输入信号进行A/D转换的情况下，不需要该步骤。

接着，SP再次被输入(步骤S11)后，SP以基于Vin的延迟时间开始在脉冲延迟电路11内的延迟单元的回转(步骤S12)。从存储电路51在步骤S11再次输入SP起经过在步骤S8存储的采样时间Ts后，输出锁存脉冲(LP2)(步骤S13)。输出电路31在输入来自存储电路51的LP2的(LP2的电平从“L”电平切换为“H”电平)定时，锁存脉冲通过级数检测电路21检测出的级数(计数值和各延迟单元的输出值)。而且，输出电路31将锁存的级数编码为12比特，作为最终的A/D转换结果(out)输出(步骤S14)。

以后，反复进行连续处理的情况下，步骤S10～S14的处理反复进行(步骤S15)。

这样动作的A/D转换装置200中，可以使输入输出特性的斜率恒定。从而，根据本实施方式，与温度的变动、构成脉冲延迟电路的晶体管的特性变动无关，可以抑制输入输出特性的斜率(分辨率)的变动。

另外，本实施方式中，也与前述第1实施方式同样，对脉冲延迟电路11、12、13同时输入SP，用于确定LP2的输出定时的Vmax、Vmin的采样和期望的Vin的采样并行地进行，因此可以高速获得第1次的A/D转换结果。

而且，连续反复进行A/D转换的情况下，通过预先在存储电路51存储LP2的输出定时，可以停止脉冲延迟电路12、13。从而，可以降低功耗。另外，也可以仅仅停止脉冲延迟电路12、13中的一方，此时也可以降低功耗。

<第3实施方式>

接着，说明本发明的第3实施方式。图6表示本实施方式的A/D转换装置的结构。图6中，A/D转换装置300由脉冲延迟电路12、14、脉冲通过级数检测电路22、24、输出电路31、定时输出电路41、存储电路51、控制电路61、选择器71构成。脉冲延迟电路12、脉冲通过级数检测电路22、输出电路31、定时输出电路41、存储电路51、控制电路61的结构分别与第2实施方式的A/D转换装置200具有的各结构相同。

脉冲延迟电路14、脉冲通过级数检测电路24的结构分别与第1实施方式的脉冲延迟电路11、脉冲通过级数检测电路21的结构相同。另外，脉冲通过级数检测电路24以8比特+16比特的数字信号输出SP通过脉冲延迟电路14的级数，该脉冲延迟电路由被施加选择器71的输出电压作为电源电压的延迟单元构成。选择器71可切换输出的电压，输出Vin和Vmin之一。

接着，用图7说明A/D转换装置300的处理顺序。首先，选择器71的输出切换为Vmin(步骤S0)。接着，进行与图4所示步骤S1～S7的处理相同的处理。在步骤S7，存储电路51存储采样时间Ts后，控制电路61使脉冲延迟电路12的动作停止(步骤S16)。

接着，选择器71的输出切换为Vin(步骤S17)。然后，再次输入SP，进行基于Vin的A/D转换(步骤S11～S14)。图8所示步骤S11～S14的处理与图4所示步骤S11～S14的处理相同。

反复进行连续处理的情况下(步骤S15)，变更Vin的值(步骤S18)，反复进行步骤S11～S15的处理。

这样动作的A/D转换装置300中，也可以使输入输出特性的斜率恒定。从而，根据本实施方式，与温度的变动、构成脉冲延迟电路的晶体管的特性的变动无关，可以抑制输入输出特性的斜率(分辨率)的变动。

另外，连续反复进行A/D转换的情况下，通过预先在存储电路51存储LP2的输出定时，可以使脉冲延迟电路12停止。从而，可以降低功耗。

另外，基于Vin的采样和基于Vmin的采样由同一脉冲延迟电路进行，因此可以降低误差。例如，图1所示A/D转换装置100中，脉冲延迟电路11和脉冲延迟电路13的特性不同，若施加同一模拟电压时的延迟不同，则这些特性的差作为误差呈现。但是，根据本实施方式，2次采样采用共同的脉冲延迟电路，因此，不产生该特性差导致的误差。另外，通过共用2次采样中采用的脉冲延迟电路和脉冲通过级数检测电路，可以缩小电路规模。

另外，本实施方式中，采用了共用脉冲延迟电路11和脉冲延迟电路13的脉冲延迟电路14，而在脉冲延迟电路11和脉冲延迟电路12的特性不同的情况下，它们的特性的差也同样作为误差呈现，因此，也可以共用脉冲延迟电路11和脉冲延迟电路12。

本实施方式中，进行基于Vin的采样前，为了检测采样时间，需要进行基于Vmax、Vmin的采样。因而，A/D转换开始起到获得Vin的A/D转换结果为止的时间比第1实施方式及第2实施方式长。但是，电路规模比第1实施方式及第2实施方式小。

以上，参照附图详述了本发明的实施方式，但是本发明的具体结构不限于上述的实施方式，也包含未脱离本发明的要旨范围的设计变更等。例如，上述说明中，假定Vin包含在Vmax～Vmin的电压范围内，但是，也可以将不在Vmax～Vmin的电压范围内包含的模拟输入电压设为上述的Vin，与上述同样进行A/D转换。

产业上的可利用性

本发明可提供抑制输入输出特性的斜率(分辨率)的变动的A/D转换装置。

符号的说明

11，12，13，14脉冲延迟电路

21，22，23，24脉冲通过级数检测电路

31输出电路

41定时输出电路

51存储电路

61控制电路

71选择器

100，200，300，400A/D转换装置

Claims (4)

1.一种Ａ／Ｄ转换装置，其将模拟输入电压转换为数字值，其具备：

第1脉冲延迟电路，其由延迟单元多级连接而成，该延迟单元在第1定时输入第1脉冲信号，并使该第1脉冲信号延迟与第1模拟电压的大小相应的延迟时间；

第1脉冲通过级数检测电路，其检测上述第1脉冲信号通过上述第1脉冲延迟电路内的延迟单元的第1级数；

第2脉冲延迟电路，其由延迟单元多级连接而成，该延迟单元在与上述第1定时相同的第2定时输入第2脉冲信号，并使该第2脉冲信号延迟与不同于上述第1模拟电压的第2模拟电压的大小相应的延迟时间；

第2脉冲通过级数检测电路，其检测上述第2脉冲信号通过上述第2脉冲延迟电路内的延迟单元的第2级数；

定时输出电路，其输出表示上述第1级数与上述第2级数之差成为规定级数的定时的定时信号；

第3脉冲延迟电路，其由延迟单元多级连接而成，该延迟单元在与上述第1定时及上述第2定时相同的第3定时输入第3脉冲信号，并使该第3脉冲信号延迟与上述模拟输入电压的大小相应的延迟时间；

第3脉冲通过级数检测电路，其检测上述第3脉冲信号通过上述第3脉冲延迟电路内的延迟单元的第3级数；

输出电路，其输出在上述定时信号表示的定时检测出的上述第3级数所对应的上述数字值。

2.权利要求1所述的Ａ／Ｄ转换装置，其中，

上述Ａ／Ｄ转换装置还具备存储电路，该存储电路存储上述定时信号表示的定时所对应的采样时间，

上述第3脉冲延迟电路还在上述第1定时、上述第2定时及上述第3定时后的第4定时输入第4脉冲信号，

上述第3脉冲通过级数检测电路还检测上述第4脉冲信号通过上述第3脉冲延迟电路内的延迟单元的第4级数，

上述输出电路还输出在从输入上述第4脉冲信号起经过上述存储电路存储的上述采样时间的定时检测出的上述第4级数所对应的上述数字值，

上述采样时间是指从上述第1脉冲信号和上述第2脉冲信号分别输入到上述第1脉冲延迟电路和上述第2脉冲延迟电路到上述定时信号从上述定时输出电路输出为止的时间。

3.权利要求2所述的Ａ／Ｄ转换装置，其中，

上述Ａ／Ｄ转换装置还具备控制电路，在上述存储电路中存储上述采样时间后，该控制电路使上述第1脉冲延迟电路或上述第2脉冲延迟电路的动作停止。

4.权利要求2所述的Ａ／Ｄ转换装置，其中，

上述Ａ／Ｄ转换装置还具备控制电路，在上述存储电路中存储上述采样时间后，该控制电路使上述第1脉冲延迟电路及上述第2脉冲延迟电路的动作停止。