JP5206833B2 - Ａ／ｄ変換回路 - Google Patents

Ａ／ｄ変換回路 Download PDF

Info

Publication number
JP5206833B2
JP5206833B2 JP2011091439A JP2011091439A JP5206833B2 JP 5206833 B2 JP5206833 B2 JP 5206833B2 JP 2011091439 A JP2011091439 A JP 2011091439A JP 2011091439 A JP2011091439 A JP 2011091439A JP 5206833 B2 JP5206833 B2 JP 5206833B2
Authority
JP
Japan
Prior art keywords
circuit
pulse
voltage
conversion
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011091439A
Other languages
English (en)
Other versions
JP2012095264A (ja
Inventor
幸彦 谷澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2011091439A priority Critical patent/JP5206833B2/ja
Priority to US13/233,272 priority patent/US8427352B2/en
Priority to DE102011083403.6A priority patent/DE102011083403B4/de
Publication of JP2012095264A publication Critical patent/JP2012095264A/ja
Application granted granted Critical
Publication of JP5206833B2 publication Critical patent/JP5206833B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0619—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement
    • H03M1/0621—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement with auxiliary conversion of a value corresponding to the physical parameter(s) to be compensated for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/502—Analogue/digital converters with intermediate conversion to time interval using tapped delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

本発明は、遅延ユニットがリング状に接続されてなるパルス周回回路を用いたＡ／Ｄ変換回路に関する。
従来より、パルス周回回路を備えた時間Ａ／Ｄ（ＴＡＤ）と称される方式のＡ／Ｄ変換回路が提案されている。パルス周回回路は、入力パルス信号を電源電圧に応じた遅延時間だけ遅延させて出力する遅延ユニットをリング状に接続して構成されている。このＡ／Ｄ変換回路は、遅延ユニットの電源電圧としてＡ／Ｄ変換されるべきアナログ入力電圧を印加し、パルス周回回路におけるパルス信号の周回数をカウントし、そのカウント値に基づいてＡ／Ｄ変換データを得るようになっている。ＴＡＤ方式のＡ／Ｄ変換回路は、ゲートなどのデジタル回路要素により構成でき、回路構成が比較的簡単で、低コストを実現できるなどの多くの利点を持っている。
しかし、ＴＡＤ方式のＡ／Ｄ変換回路は、電源電圧に依存した遅延時間をもつ遅延ユニット（例えばインバータ）がＭＯＳトランジスタ等の半導体により構成されているため、遅延時間が温度に依存して変化するという特性を有している。すなわち、電源電圧（アナログ入力電圧）が一定であるにもかかわらず、低温時には遅延ユニットの遅延時間が短くなってカウントされる周回数が増大し、高温時には遅延ユニットの遅延時間が長くなってカウントされる周回数が減少する。そのため、Ａ／Ｄ変換回路の周囲温度に応じてＡ／Ｄ変換データが変動する。
この温度変動に対する補償技術は、例えば特許文献１、２、３などに開示されている。特許文献１に記載されたＡ／Ｄ変換回路は、第１パルス周回回路にアナログ入力電圧を入力し、第２パルス周回回路に一定の基準電圧を入力し、各パルス周回回路内で生じるパルス信号の伝送速度の比率を数値化することによりＡ／Ｄ変換データを得ている。しかし、精度のよい補償が可能になるのは、アナログ入力電圧が比較的高い電圧値、例えば５Ｖを超える電圧の場合に限られるため、５Ｖの電源電圧で動作する自動車用センサ等の機器には採用しにくいという事情があった。
これに対し、特許文献２に記載されたＡ／Ｄ変換回路は、アナログ入力電圧が比較的低い電圧値、例えば２Ｖ程度の場合に精度のよい補償が可能となる。このＡ／Ｄ変換回路は、遅延ユニットの温度特性が０になる点γを利用する。すなわち、γ点に相当する電圧を第１のパルス周回回路に入力したときに得られるデータＹ０を予めメモリに記憶しておき、アナログ入力電圧を第１のパルス周回回路に入力したときに得られるデータをＹとし、基準電圧Ｖrefを第２のパルス周回回路に入力したときに得られるデータをＹrefとした場合に、補正演算（Ｙ−Ｙ０）／（Ｙref−Ｙ０）の結果をＡ／Ｄ変換データとしている。
また、特許文献３に記載されたＡ／Ｄ変換回路は、オフセット電圧にアナログ入力電圧を加えた電圧とオフセット電圧からアナログ入力電圧を減じた電圧をパルス遅延回路にそれぞれ入力し、これらの周回数の差をＡ／Ｄ変換データとすることで、アナログ入力電圧とＡ／Ｄ変換データとの関係を線形化している。この場合、基準電圧のＡ／Ｄ変換データを基準データとして準備し、得られたＡ／Ｄ変換データを基準データで除算することで温度補正を行っている。
特許第４３９６０６３号公報（図５） 特開２００８−３１２１８５号公報（図１２−図１６） 特開２００７−１０４４７５号公報（図１３）
上述したように、ＴＡＤに対するこれまでの温度補償技術では、温度変動に対し補償できるアナログ入力電圧の範囲が、センサ装置等で通常用いられる動作用電源の電圧範囲（例えば０から５Ｖ）のうち高電圧側または低電圧側に偏っており、センサ等の出力電圧として最も使用される中央付近の電圧（例えば２．５Ｖを中心とする電圧範囲）では十分な温度補償が得られなかった。また、温度補償できるアナログ入力電圧の範囲も狭かった。
さらに、除算を含むデジタル演算が必要であるため、演算に時間を要し、変換時間の短縮化が難しかった。さらに、温度特性が０になる点γを利用する方式では、製造後の検査工程で個々の製品ごとに温度特性を実測する必要があり、製造コストが高くなる問題もあった。
本発明は上記事情に鑑みてなされたもので、その目的は、動作用電源電圧の中央付近の電圧を含む広範囲のアナログ入力電圧に対し、温度変化にかかわらず高い変換精度を得られ、補正演算や事前の特性測定が不要となるＡ／Ｄ変換回路を提供することにある。
請求項１に記載した手段は、アナログ入力電圧Ｖinと基準電圧ｘrefとの差分に応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路である。アナログ入力電圧Ｖinは、基準電圧ｘrefとＡ／Ｄ変換データに対応する信号電圧Δｘinとの和として表せる。Ａ／Ｄ変換回路は、１チャンネルの場合、４つのパルス周回回路すなわち第１ないし第４パルス周回回路と、２つのカウンタすなわち第１および第２カウンタを有している。第１パルス周回回路と第２パルス周回回路は対をなして用いられ、これらに第１カウンタが付随する。同様に、第３パルス周回回路と第４パルス周回回路は対をなして用いられ、これらに第２カウンタが付随する。
上記４つのパルス周回回路は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させるようになっている。第１ないし第４パルス周回回路は、互いに同数の遅延ユニットを有し、互いに熱的に結合した状態に形成されている。
第１パルス周回回路は、規定電圧とアナログ入力電圧との差電圧を電源電圧としてパルス周回動作をし、第２パルス周回回路は、アナログ入力電圧を電源電圧としてパルス周回動作をする。第１カウンタは、第１パルス周回回路におけるパルス信号の周回数と第２パルス周回回路におけるパルス信号の周回数をカウントし、その差分値を出力する。
一方、第３パルス周回回路は、規定電圧と設定電圧との差電圧を電源電圧としてパルス周回動作をし、第４パルス周回回路は、設定電圧を電源電圧としてパルス周回動作をする。設定電圧は、基準電圧とは異なる電圧である。第２カウンタは、第３パルス周回回路におけるパルス信号の周回数と第４パルス周回回路におけるパルス信号の周回数をカウントし、その差分値を出力する。
変換制御回路は、第１ないし第４パルス周回回路に対し同時にパルス信号の周回動作を開始させ（後述するように第１、第２パルス周回回路に対する開始の遅延調整を含む）、第２カウンタが出力する差分値が予め決められた規定値に達すると変換データ出力処理信号を出力し、その時の第１カウンタが出力する差分値をアナログ入力電圧に対するＡ／Ｄ変換データとして出力する。
上記構成によれば、第１および第２パルス周回回路について、第２パルス周回回路の電源電圧Ｖin（アナログ入力電圧）がΔｖだけ増加または減少したときには、第１パルス周回回路の電源電圧がΔｖだけ減少または増加する関係となる。同様に、第３および第４パルス周回回路について、第４パルス周回回路の電源電圧（設定電圧）がΔｖだけ増加または減少したときには、第３パルス周回回路の電源電圧がΔｖだけ減少または増加する関係となる。
第１および第２パルス周回回路について、パルス周回回路の電源電圧と単位時間当たりの周回数とは、基準電圧ｘrefを中心にして二次特性に近い特性を有している。第３および第４パルス周回回路についても同様である。第１ないし第４パルス周回回路の遅延ユニットは、互いに熱的に結合した状態に形成されているので、第１ないし第４パルス周回回路における上記二次特性は、温度が変化しても互いにほぼ同一の特性となる。
今、第４パルス周回回路の電源電圧（設定電圧）としてｘ（＝ｘref＋Δｘ）を与え、第３パルス周回回路の電源電圧としてｘ′（＝ｘref−Δｘ）を与えると、第３パルス周回回路の単位時間当たりの周回数ｙ′と第４パルス周回回路の単位時間当たりの周回数ｙとの差ｙ−ｙ′は、Δｘおよび上記二次特性の一次係数Ｂに比例する（ｙ−ｙ′＝２×Ｂ×Δｘ）ことが導出される。
周回数差ｙ−ｙ′が規定値Ｙに達するまでの時間、すなわちパルス周回回路が周回動作を開始してから変換データ出力処理信号を出力するまでの時間ＴAD（Ａ／Ｄ変換時間）は、Ｙ／（ｙ−ｙ′）＝Ｙ／（２・Ｂ・Δｘ）となる。この時間ＴADの間における第１パルス周回回路の周回数と第２パルス周回回路の周回数との差は、ＴAD×（２・Ｂ・Δｘin）＝（Δｘin／Δｘ）×Ｙとなり、温度に依存する上記二次特性の係数（二次係数Ａ、一次係数Ｂ）が消滅した形式を持つ。ここで、Δｘin（後述する実施形態ではΔｘABと表記）は、基準電圧ｘrefから見たアナログ入力電圧Ｖin、すなわちアナログ入力電圧Ｖinと基準電圧ｘrefとの差分電圧Ｖin−ｘrefである。
つまり、周回動作を開始してから第３パルス周回回路におけるパルス信号の周回数と第４パルス周回回路におけるパルス信号の周回数との差（第２カウンタの出力値）が規定値Ｙに等しくなった時の、第１パルス周回回路におけるパルス信号の周回数と第２パルス周回回路におけるパルス信号の周回数との差（第１カウンタの出力値）は、温度依存性が除かれたＡ／Ｄ変換値（Δｘin／Δｘ）×Ｙになる。規定値Ｙは、基準電圧ｘrefとの差分ΔｘinがΔｘに等しいアナログ入力電圧Ｖinが入力されたときのＡ／Ｄ変換値を定めている。
本手段によれば、第１カウンタの出力値そのものがＡ／Ｄ変換値となるので、個々のＡ／Ｄ変換回路に対する事前の特性測定およびＡ／Ｄ変換値を求めるためのデジタル演算が不要となる。パルス周回回路の電源電圧と単位時間当たりの周回数との関係が基準電圧ｘrefを中心として二次特性で近似できる電圧範囲内であれば、温度依存性のない高精度のＡ／Ｄ変換データを得られる。従って、Ａ／Ｄ変換回路の動作用電源およびアナログ電圧を出力するセンサ装置等の動作用電源電圧に対し、その中央付近の電圧を含む広い電圧範囲のアナログ信号を高精度にＡ／Ｄ変換できる。
請求項２に記載した手段によれば、基準電圧は規定電圧の１／２倍の電圧値を持ち、設定電圧は基準電圧とは異なるように設定されている。第１パルス周回回路の遅延ユニットは、規定電圧を持つ規定電圧線とアナログ入力電圧が入力される信号入力線とから電源電圧の供給を受け、第２パルス周回回路の遅延ユニットは、信号入力線とグランド線とから電源電圧の供給を受け、第３パルス周回回路の遅延ユニットは、規定電圧線と設定電圧を持つ設定電圧線とから電源電圧の供給を受け、第４パルス周回回路の遅延ユニットは、設定電圧線とグランド線とから電源電圧の供給を受ける。
すなわち、基準電圧を規定電圧の中央の電圧値とし、規定電圧線とグランド線との間に、信号入力線を挟んで、第１パルス周回回路の遅延ユニットと第２パルス周回回路の遅延ユニットおよび第３パルス周回回路の遅延ユニットと第４パルス周回回路の遅延ユニットがそれぞれ縦積みされた形態を持つ。この構成によれば、規定電圧線側に繋がる遅延ユニットの電源電圧とグランド線側に繋がる遅延ユニットの電源電圧が近い値となる。両遅延ユニットを近い電源電圧で動作させることにより、電圧に対する上記二次特性がより一致し易くなり、非直線性が相殺され易くなる。また、ＭＯＳトランジスタのバックゲート電位が任意に変えられる場合や、最低動作電圧を有する遅延ユニットが縦積みされた形態であるため規定電圧が高い場合でないと使えないというデメリットがある半面、請求項３および請求項４の構成が前段に反転出力するための増幅回路を必要とするのに対して、増幅回路が不要であるというメリットがある。
請求項３に記載した手段によれば、アナログ入力電圧と基準電圧を入力し基準電圧の２倍の電圧とアナログ入力電圧との差電圧を出力する第１増幅回路と、設定電圧と基準電圧を入力し基準電圧の２倍の電圧と設定電圧との差電圧を出力する第２増幅回路とを備えている。第１パルス周回回路の遅延ユニットは、第１増幅回路の出力線とグランド線とから電源電圧の供給を受け、第２パルス周回回路の遅延ユニットは、信号入力線とグランド線とから電源電圧の供給を受け、第３パルス周回回路の遅延ユニットは、第２増幅回路の出力線とグランド線とから電源電圧の供給を受け、第４パルス周回回路の遅延ユニットは、設定電圧線とグランド線とから電源電圧の供給を受ける。
この構成によれば、すべてのパルス周回回路の遅延ユニットは、グランド線に接続される。例えばＭＯＳ構造において、Ｎチャネルトランジスタのバックゲートをグランド電位以外に接続できない場合に有用である。ＭＯＳトランジスタは、基板バイアス効果によりバックゲートの電位が特性に影響するが、本実施形態ではそのような影響を排除でき、一層高精度のＡ／Ｄ変換データが得られる。また、パルス周回回路の特性が２次近似できる電圧であれば、基準電圧は規定電圧／２に限られないので、基準電圧を選択する自由度が高まる。さらに、請求項２のような遅延ユニットが縦積みされた形態ではないので、規定電圧が高くできない場合にも有用である。
請求項４に記載した手段によれば、アナログ入力電圧から基準電圧を減じた差分電圧とその正負反転電圧とを基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第１全差動増幅回路と、設定電圧から基準電圧を減じた差分電圧とその正負反転電圧とを基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第２全差動増幅回路とを備えている。
第１パルス周回回路の遅延ユニットは、第１全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、第２パルス周回回路の遅延ユニットは、第１全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受ける。第３パルス周回回路の遅延ユニットは、第２全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、第４パルス周回回路の遅延ユニットは、第２全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受ける。
この構成によれば、例えばＮチャネルトランジスタのバックゲートをグランド電位以外に接続できない場合や、請求項２のような遅延ユニットが縦積みされた形態ではないので、規定電圧が高くできない高い場合に有用である。また、全差動増幅回路を用いると、第１ないし第４パルス周回回路に対する増幅回路の遅延時間の差が低減し、周波数の高いアナログ入力電圧に対しても差動出力電圧の位相が揃い易いので、より高精度のＡ／Ｄ変換データが得られる。
請求項５に記載した手段によれば、変換データ出力処理信号の出力時における第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備えている。変換制御回路は、変換データ出力処理信号の出力時において、第１パルス周回回路内でのパルス位置と第２パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、第１カウンタが出力する差分値と下位データからの繰り上がり（正の値）、あるいは繰り下がり（負の値）分の和をＡ／Ｄ変換データの上位データとする。これにより、Ａ／Ｄ変換データの分解能を高めることができる。
請求項６に記載した手段によれば、第１カウンタは、第１および第２パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成され、第２カウンタは、第３および第４パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成されている。このように第１および第２カウンタにアップダウンカウンタを用いることにより、周回数の差分値を得られる。
請求項７に記載した手段によれば、第１および第２カウンタとして、それぞれ第１種類のアップダウンカウンタまたは第２種類のアップダウンカウンタを採用することができる。第１種類のアップダウンカウンタは、カウント停止端子とカウントアップ入力端子とカウントダウン入力端子とを備え、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替え、カウント停止端子に変換データ出力処理信号が入力されたことに応じてカウント動作を停止するように構成されている。
第２種類のアップダウンカウンタは、アップカウント値とダウンカウント値を得るために、汎用カウンタとクロックに同期してそのカウント値を保持するラッチを２対備え、２つのラッチに保持されているカウント値の差分を出力するように構成されている。
第１種類のアップダウンカウンタを採用すると演算回路は不要となる。第２種類のアップダウンカウンタを採用すると汎用カウンタを利用可能となる。なお、第２カウンタに汎用の第２種類のアップダウンカウンタを採用した場合、第２種類のアップダウンカウンタ自体は全てのパルス信号を捉えてカウントするのでカウント漏れはない。しかし、差分値が規定値に達したか否かの比較処理をする前にラッチ同士の減算処理をする必要があるため、その分だけ規定値との比較処理が遅れ、精度に影響する。一方、第１カウンタに汎用の第２種類のアップダウンカウンタを採用した場合、変換終了時に１回だけ減算処理を行えばよく、パルス周回回路が次のＡ／Ｄ変換を開始した後に減算処理をすることもできるので、精度には影響しない。
請求項８に記載した手段によれば、第１種類のアップダウンカウンタは、入力したパルス信号に応じてカウント信号とカウントアップ／カウントダウンを指示するモード信号を生成する入力部と、カウント信号をモード信号に従ってアップカウントまたはダウンカウントするカウンタ部とを備えている。
入力部は、重なり検出部とカウント信号出力部とを備えている。重なり検出部は、カウントアップ入力端子とカウントダウン入力端子にパルス信号が同時に入力された重なり状態の有無を監視し、重なり状態の発生を検出すると重なり検出信号を出力し、重なった当該２つのパルス信号がともに終了した時点から、さらに少なくともカウント信号出力部が有する入出力間の遅延時間分の時間が経過した後に重なり検出信号の出力を停止する。
カウント信号出力部は、重なり検出部から重なり検出信号が入力されていない時には、カウントアップ入力端子またはカウントダウン入力端子に入力されたパルス信号が終了したことに応じてカウンタ部にカウント信号を出力し、重なり検出信号が入力されている時には、カウンタ部へのカウント信号を出力しない。
通常、カウンタ動作は最下位ビットから変化して順次上位ビットへ繰り上がり情報、あるいは繰り下がり情報が伝播する。すなわち、カウント動作中はカウンタ内で伝播遅延を生じている。本請求項のアップダウンカウンタの使い方のように、カウントアップ信号とカウントダウン信号が非同期で交互に入ってくると、前回のカウント動作が終わらないまま次のカウント動作に入ってしまい、誤動作の原因となり得る。そこで、上記のような重なり検出部とカウント信号出力部の連携動作が必要となる。
第１および第２パルス周回回路（第３および第４パルス周回回路も同様）から出力されるパルス信号が重なった場合、アップダウンカウンタにおける周回数の差分値は結果的に変化しない。本手段の構成を備えることにより、重なり状態を検出した時にカウンタ部へのカウント信号を停止するので、実際にアップカウントとダウンカウントをすることなくカウント値を変化させずに保持でき、誤ったカウントの発生を防止できる。
請求項９に記載した手段は、以下の２つの構成の少なくとも何れか一方を備えている。第１の構成は、第３パルス周回回路におけるパルス信号の周回数と第４パルス周回回路におけるパルス信号の周回数との差が規定値に達した時点から変換制御回路が変換データ出力処理信号を出力するまでの遅延時間分だけ、第３および第４パルス周回回路の周回動作の開始に対し、第１および第２パルス周回回路の周回動作の開始を遅延させる遅延回路である。この構成によれば、変換制御回路の動作遅延等に起因して、第１および第２パルス周回回路におけるパルス周回数が本来の値よりも増えることを防止でき、より高精度のＡ／Ｄ変換データが得られる。
第２の構成は、第３および第４パルス周回回路において、下位プリセット値により指定された互いに同位置の遅延ユニットからパルス信号を取り出して第２カウンタに出力するマルチプレクサを備えている。このように第３および第４パルス周回回路におけるパルス信号の取り出し位置を変更可能に構成することで、規定値の値を増やすことなくすなわち変換時間を増大させることなく分解能を高めることができる。
請求項１０に記載した手段によれば、第２カウンタは、出力する差分値に対し上位プリセット値を設定可能である。変換制御回路は、第２カウンタのカウント値が全ビット０に達したこと、または全ビット１に達したことを検出する判定回路を備えている。第１ないし第４パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、第２カウンタに上位プリセット値として全ビット０または全ビット１の値と規定値との差をプリセットし、第２カウンタが出力する差分値が全ビット０または全ビット１に達した時に変換データ出力処理信号を出力する。例えば全ビット０に達したことを検出する場合、設定電圧に基づいて第２カウンタの計数値が増大するときには、第２カウンタに対し規定値の２の補数をプリセットすればよい。上記判定回路を採用することで、判定回路の構成を簡単化することができる。
請求項１１に記載した手段によれば、変換制御回路は、第２カウンタが出力する差分値と上位プリセット値である比較基準値とを比較するコンパレータを有している。第１ないし第４パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、コンパレータに比較基準値として規定値をプリセットし、コンパレータの出力が反転した時に変換データ出力処理信号を出力する。なお、本願における「コンパレータ」とは、デジタル値の「比較器」を意味し、一般にデジタルコンパレータあるいはマグニチュードコンパレータと称されることもあるが、本願では以降、単に「コンパレータ」という。
請求項１２に記載した手段によれば、複数の遅延ユニットをリング状に接続してなる第１ないし第４リングディレイラインが半導体基板に形成され、これら第１ないし第４リングディレイラインは、それぞれ第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成されている。変換制御回路は、１回のＡ／Ｄ変換期間中に第１ないし第４リングディレイラインがそれぞれ第１ないし第４パルス周回回路として等時間ずつ動作するように、１回のＡ／Ｄ変換時間の１／（４Ｍ）期間毎にその接続状態を切り替えるとともに、１回のＡ／Ｄ変換期間中に当該切替動作をＭ回（Ｍ＝１、２、…）繰り返す。
各パルス周回回路が有する遅延ユニットは、互いに熱的に結合した状態に形成されている。しかし、リングディレイラインを構成するトランジスタの特性のばらつきやレイアウト上生じる寄生素子（配線の抵抗、寄生容量を含む）のばらつきにより、被変換電圧とＡ／Ｄ変換データとの間にオフセット温度特性や感度温度特性が残る場合がある。本手段を採用することにより、Ａ／Ｄ変換の１周期内で４系統のリングディレイラインが各パルス周回回路の位置で同一時間ずつ動作することで特性が平均化されるので、オフセット温度特性および感度温度特性を一層低減することができる。
請求項１３に記載した手段は、ＴＡＤ方式のＡ／Ｄ変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高める技術である。本願においては、Ａ／Ｄ変換時間の逆数をサンプリング周波数としているが、上記した各Ａ／Ｄ変換回路は、カウント値の平均化により、例えばサンプリング周波数の１／１０以上の周波数で減衰傾向（フィルタ効果）が見られる。すなわち、ＴＡＤ方式のＡ／Ｄ変換回路におけるパルス周回動作は、電源電圧が低いと遅くなり、電源電圧が高いと速くなるため、得られるＡ／Ｄ変換値はＡ／Ｄ変換時間内の平均値が得られることになる。Ａ／Ｄ変換時間とアナログ入力信号の周期が一致すると、１周期の間における電源電圧の高低による周回速度の大小が相殺されるので、サンプリング周波数で大きな減衰量が得られる。同様にサンプリング周波数の整数倍でも大きく減衰する。アナログ入力信号の周期がＡ／Ｄ変換時間からずれると、相殺されない信号分が残るため減衰量は減るが、サンプリング周波数以上では、次第にＡ／Ｄ変換時間内で相殺される成分が支配的になるため、減衰量も増加していく。この性質により、アンチエイリアシングフィルタを不要化または簡略化でき、フィルタに要する素子面積を低減できる利点がある。
ところで、第１ないし第４リングディレイラインを半導体基板に形成し、これら第１ないし第４リングディレイラインを、それぞれ第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成し、Ａ／Ｄ変換時間の１／（４Ｍ）よりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替えると、オフセット温度特性や感度温度特性を低減することができる。
しかし、単純にこの構成を採用すると、Ａ／Ｄ変換時間の１／（４Ｍ）の時間が経過してから基準クロック信号の次の周期が開始されるまでの間、変換の中断が生じる。この変換の中断が原因となって、サンプリング周波数よりも高い周波数域でフィルタの減衰量が悪化する現象が見られた。本手段は、２対のアップダウンカウンタすなわち第１ａカウンタと第２ａカウンタおよび第１ｂカウンタと第２ｂカウンタを備え、第１ａカウンタと第２ａカウンタをずらしてＡ／Ｄ変換に係るカウント動作をさせることにより、上記変換の中断をなくし、上述したフィルタ効果を改善するものである。
第１カウンタである第１ａおよび第１ｂカウンタは、それぞれ第１パルス周回回路におけるパルス信号の周回数と第２パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力するカウント停止可能なカウンタである。第２カウンタである第２ａおよび第２ｂカウンタは、それぞれ第３パルス周回回路におけるパルス信号の周回数と第４パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力するカウンタである。
変換制御回路は、第１ないし第４パルス周回回路に対し同時にパルス信号の周回動作を開始させる。１回のＡ／Ｄ変換期間中に、第１ないし第４リングディレイラインがそれぞれ第１ないし第４パルス周回回路として等時間ずつ動作する切替動作をＭ回（Ｍ＝１、２、…）繰り返すように、Ａ／Ｄ変換時間の１／（４Ｍ）よりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替える。
基準クロック信号の各周期の開始時点で第１ａカウンタのカウントを開始し、当該周期の開始時点から第２ａカウンタの差分値が規定値の１／（４Ｍ）に達すると変換データ出力処理信号を出力する。この時、第１ａカウンタを停止するとともに第２ａカウンタをリセットしてカウントを継続し、基準クロック信号の次周期の開始時点で第２ａカウンタが出力する差分値を待機時間計数値として保持する。
一方、これら第１ａおよび第２ａカウンタの動作と並行して、基準クロック信号の各周期の開始時点から第２ｂカウンタの出力値が基準クロック信号の前周期に得られた待機時間計数値に達すると変換データ出力処理信号を出力する。この時、第１ｂカウンタのカウントを開始し、基準クロック信号の次周期の開始時点で第１ｂカウンタのカウントを停止する。基準クロック信号の４Ｍ周期が終了した時点における第１ａおよび第１ｂカウンタがそれぞれ出力する差分値の和を、アナログ入力電圧に対するＡ／Ｄ変換データとして出力する。
本手段によれば、サンプリング周波数よりも高い周波数域でフィルタ効果としての減衰量を高められる。また、第１ａおよび第１ｂカウンタの出力値の和がＡ／Ｄ変換データとなるので、実質的に１ビット分有効ビット数が増える。
請求項１４に記載した手段によれば、第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備える。変換制御回路は、基準クロック信号の４Ｍ周期の各期間、第１ａおよび第１ｂカウンタのそれぞれについてカウント開始時とカウント停止時における第１パルス周回回路内でのパルス位置と第２パルス周回回路内でのパルス位置との差分データを記憶する。
Ａ／Ｄ変換データの生成にあたり、カウント停止時の差分データの総和からカウント開始時の差分データの総和を減じて得た総差分データ、すなわち第１ａカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値と、第１ｂカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値とを４Ｍ周期分加算して総差分データを得る。その総差分データの下位ビットを所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、第１ａおよび第１ｂカウンタが出力する差分値と総差分データの上位ビット分（負の値を含む）との和をＡ／Ｄ変換データの上位データとする。これにより、Ａ／Ｄ変換データの分解能を一層高めることができる。
請求項１５に記載した手段は、請求項１３記載の手段と同様に、第１ないし第４リングディレイラインを、それぞれ第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成してオフセット温度特性や感度温度特性を低減するとともに、ＴＡＤ方式のＡ／Ｄ変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高める技術である。
第１カウンタは、第１パルス周回回路におけるパルス信号の周回数と第２パルス周回回路におけるパルス信号の周回数を１周回毎に１ずつカウントする通常計数モードと１周回毎に２ずつカウントする２倍計数モードとを有している。第２カウンタは、第３パルス周回回路におけるパルス信号の周回数と第４パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第２ａおよび第２ｂカウンタとから構成されている。
変換制御回路は、第１ないし第４パルス周回回路に対し同時にパルス信号の周回動作を開始させ、１回のＡ／Ｄ変換期間中に、第１ないし第４リングディレイラインがそれぞれ第１ないし第４パルス周回回路として等時間ずつ動作する切替動作をＭ回（Ｍ＝１、２、…）繰り返すように、Ａ／Ｄ変換時間の１／（４Ｍ）よりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替える。基準クロック信号の４Ｍ周期の期間、接続状態の切り替え時を除き第１カウンタにカウント動作を継続させる。
基準クロック信号の各周期の開始時点で第１カウンタを通常計数モードに設定し、当該時点から第２ｂカウンタの出力値が基準クロック信号の前周期に得られた通常計測時間計数値に達すると第１カウンタを２倍計数モードに設定する。一方、基準クロック信号の各周期の開始時点から第２ａカウンタの出力値が規定値の１／（４Ｍ）に達すると、第１カウンタを通常計数モードに設定する。この時、第２ａカウンタをリセットしてカウントを継続し、基準クロック信号の次周期の開始時点で第２ａカウンタの出力値を通常計測時間計数値として保持する。基準クロック信号の４Ｍ周期の期間が終了した時点における第１カウンタが出力する差分値をアナログ入力電圧に対するＡ／Ｄ変換データとして出力する。
本手段によれば、サンプリング周波数よりも高い周波数域でフィルタ効果としての減衰量を高められる。また、第１カウンタを通常計数モードのみならず２倍計数モードでも動作させるので、Ａ／Ｄ変換データの有効ビット数が実質的に１ビット分増える。
請求項１６に記載した手段によれば、第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備える。変換制御回路は、基準クロック信号の４Ｍ周期の各期間、期間の開始時、通常計数モードから２倍計数モードへの変更時、２倍計数モードから通常計数モードへの変更時および期間の終了時における第１パルス周回回路内でのパルス位置と第２パルス周回回路内でのパルス位置との差分データを記憶する。
Ａ／Ｄ変換データの生成にあたり、通常計数モードへの変更時の差分データから期間の開始時の差分データを減じた値と、期間の終了時の差分データから通常計数モードへの変更時の差分データを減じた値とを４Ｍ周期分加算して総差分データを得る。その総差分データの下位ビットを所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、第１カウンタが出力する差分値と総差分データの上位ビット分（負の値を含む）との和をＡ／Ｄ変換データの上位データとする。これにより、Ａ／Ｄ変換データの分解能を一層高めることができる。
請求項１７に記載した手段は、複数のアナログ入力電圧を同時にＡ／Ｄ変換する複数チャンネルのＡ／Ｄ変換回路である。Ａ／Ｄ変換対象のアナログ入力電圧ごとに第１パルス周回回路、第２パルス周回回路および第１カウンタを備え、Ａ／Ｄ変換対象のアナログ入力電圧に共通に第３パルス周回回路、第４パルス周回回路および第２カウンタを備えている。従って、チャンネル数が１増えても、２つのパルス周回回路と１つのカウンタを追加すればよい。
変換制御回路は、各チャンネルごとに設けられた第１および第２パルス周回回路と各チャンネルに共通に設けられた第３および第４パルス周回回路に対し同時にパルス信号の周回動作を開始させ、第２カウンタが出力する差分値が予め決められた規定値に達すると変換データ出力処理信号を出力し、その時の各第１カウンタが出力する差分値を各チャンネルのアナログ入力電圧に対するＡ／Ｄ変換データとして出力する。
請求項１８に記載した手段は、Ｎチャンネル（Ｎ＝１、２、…）のＡ／Ｄ変換回路である。複数の遅延ユニットをリング状に接続してなる第１ないし第（２Ｎ＋２）リングディレイラインが半導体基板に形成され、これら第１ないし第（２Ｎ＋２）リングディレイラインは、それぞれ第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成されている。変換制御回路は、１回のＡ／Ｄ変換期間中に第１ないし第（２Ｎ＋２）リングディレイラインがそれぞれ第１ないし第４パルス周回回路として等時間ずつ動作する切替動作をＭ回（Ｍ＝１、２、…）繰り返すように、１／（（２Ｎ＋２）Ｍ）期間毎にその接続状態を切り替える。
各パルス周回回路が有する遅延ユニットは、互いに熱的に結合した状態に形成されている。しかし、リングディレイラインを構成するトランジスタの特性のばらつきやレイアウト上生じる寄生素子（配線の抵抗、寄生容量を含む）のばらつきにより、被変換電圧とＡ／Ｄ変換データとの間にオフセット温度特性や感度温度特性が残る場合がある。本手段を採用することにより、Ａ／Ｄ変換の１周期内で（２Ｎ＋２）個のリングディレイラインが各パルス周回回路の位置で同一時間ずつ動作するので、オフセット温度特性および感度温度特性を一層低減することができる。
請求項１９に記載した手段によれば、アナログ入力電圧は、電源電圧として規定電圧が供給されたセンサから出力される検出物理量に応じた規定電圧の分圧電圧であり、設定電圧は、規定電圧を分圧して得た電圧である。すなわち、センサから出力される電圧および設定電圧は、ともに規定電圧に対して比例するレシオメトリックな特性を有している。Ａ／Ｄ変換回路は、上述したようにΔｘ＝設定電圧ｘ−基準電圧ｘref、Δｘin＝アナログ入力電圧Ｖin−基準電圧ｘrefとしたとき（Δｘin／Δｘ）×ＹなるＡ／Ｄ変換データを出力するので、（Δｘin／Δｘ）の部分においてレシオメトリックな特性が相殺される。従って、電源電圧の変動に影響されないＡ／Ｄ変換データを得ることができる。
請求項２０に記載した手段によれば、センサから出力される検出電圧がオペアンプを介してアナログ入力電圧として入力され、設定電圧がオペアンプを介して入力されている。これらのオペアンプは、第１および第２トランジスタからなる差動対回路部と、この差動対回路部の後段に位置する出力回路部と、切替信号に応じて非反転入力端子、反転入力端子への入力電圧をそれぞれ第１、第２トランジスタまたは第２、第１トランジスタに出力する入力切替回路と、切替信号に応じて第１または第２トランジスタの出力電圧を出力回路部に出力する出力切替回路とを備えて構成されている。
変換制御回路は、１回のＡ／Ｄ変換期間のうち前半の期間が経過した時点で切替信号を切り替えるので、Ａ／Ｄ変換期間の前半と後半とで、オペアンプのオフセット電圧の極性が反転する。従って、１回のＡ／Ｄ変換期間において、オペアンプのオフセット電圧をキャンセルすることができる。
請求項２１に記載した手段によれば、センサから出力される検出電圧が全差動オペアンプを介してアナログ入力電圧として入力され、設定電圧が全差動オペアンプを介して入力されている。これらの全差動オペアンプは、コモンモードフィードバック入力端子と差動出力形式を持つ第１差動対回路部と、この第１差動対回路部の非反転出力端、反転出力端の後段にそれぞれ位置する一対の第１出力回路部と、当該全差動オペアンプの非反転入力端子、反転入力端子と第１差動対回路部の非反転入力端、反転入力端との間の接続線を互いに入れ替える第１切替回路と、差動対回路部の非反転出力端、反転出力端と一対の出力回路部との間の接続線を互いに入れ替える第２切替回路と、コモンモードフィードバック回路とを備えている。
コモンモードフィードバック回路は、一対の第１出力回路部の出力電圧を入力しコモンモード電圧を検出するコモンモード電圧検出部と、一対の第１出力回路部とコモンモード電圧検出部との間の接続線を互いに入れ替える第３切替回路と、第２差動対回路部と、基準電圧とコモンモード電圧の第２差動対回路部への入力線を入れ替える第４切替回路と、第２差動対回路部の２つの出力端の一方を選択してコモンモードフィードバック入力端子に接続する第５切替回路とを備えている。
変換制御回路は、１回のＡ／Ｄ変換期間のうち前半の期間が経過した時点で切替信号を切り替えるので、Ａ／Ｄ変換期間の前半と後半とで、全差動オペアンプのオフセット電圧の極性が反転する。従って、１回のＡ／Ｄ変換期間において、全差動オペアンプのオフセット電圧をキャンセルすることができる。
請求項２２に記載した手段によれば、制御電流を流す一対の対向する入力端子とホール電圧を出力する一対の対向する出力端子になり得る４つの端子を備えたホール素子と、ホール電圧を増幅する差動増幅回路と、切替信号に応じて入力端子とホール素子の出力端子を切り替える切替回路とを備えたセンサから出力される検出電圧がアナログ入力電圧とされている。変換制御回路は、１回のＡ／Ｄ変換期間のうち各端子への接続期間の割合が１／２ずつとなるように切り替える。
この切り替えにより、ホール素子に流す制御電流の向きが９０°回転され、ホール素子の出力端子から出力されるオフセット電圧の極性が逆になる。ただし、ホール素子のホール電圧の極性は変わらない。オフセット電圧の極性を１／２期間ずつ逆にすることでホール素子のオフセット電圧をキャンセルすることができる。
第１の実施形態を示すＡ／Ｄ変換回路の全体構成図 パルス周回回路およびレベルシフト回路の構成図 コンパレータの構成図 アップダウンカウンタの構成図 アップダウンカウンタのタイミングチャート パルス周回回路単独での実際の伝達特性を示す図 パルス周回回路単独での伝達特性を示す説明図 Ａ／Ｄ変換回路の総合誤差を示す図 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 コンパレータの構成図 第４の実施形態を示す図１相当図 第５の実施形態を示す図１相当図 第６の実施形態を示す図１相当図 第７の実施形態を示す図１相当図 第３、第４パルス周回回路を下位プリセット値と対応付けて示す図 第８の実施形態を示す入力インターフェイスの構成図（その１） 入力インターフェイスの構成図（その２） オペアンプの構成図 第９の実施形態であってＡ／Ｄ変換回路のホールセンサへの適用例を示す概略構成図 第１０の実施形態を示すレシオメトリックなＡ／Ｄ変換システムの構成図 第１１の実施形態を示すＡ／Ｄ変換回路の概略構成図 切替回路が付加されたリングディレイラインの構成図 リングディレイラインの配置切り替え方法を示す図 （ａ）はオフセット温度特性、（ｂ）は感度温度特性を示す図 第１２の実施形態を示す図１相当図 ラッチ＆エンコーダがないＡ／Ｄ変換回路の全体構成図 １周期を４区間に分けた場合のＡ／Ｄ変換の概略的なタイミングチャート １周期を４区間に分けた場合のＡ／Ｄ変換の詳細なタイミングチャート １周期を８区間に分けた場合のＡ／Ｄ変換の概略的なタイミングチャート Ａ／Ｄ変換回路が有するフィルタ特性を示す図 第１３の実施形態を示す図１相当図 図２７相当図 第１カウンタのうち図４と異なる構成部分を示す図 図２８相当図 図２９相当図 図３０相当図 第１４の実施形態を示す２チャンネル化したＡ／Ｄ変換回路のブロック構成図 図２４相当図 第１５の実施形態を示すＭＯＳトランジスタの模式的な断面図 第１６の実施形態を示す図１相当図 第１７の実施形態を示す図１７相当図 図１８相当図 全差動オペアンプの構成図 第１差動対回路部の構成図 切替スイッチの構成図 バイアス電圧生成回路の構成図 第１８の実施形態を示す図２１相当図 第１９の実施形態の圧力センサへの適用例を示す概略構成図
各実施形態において実質的に同一の構成部分には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図８を参照しながら説明する。
図１は、時間Ａ／Ｄ（ＴＡＤ）方式のＡ／Ｄ変換回路の全体構成図である。このＡ／Ｄ変換回路１は、例えば自動車の電子制御ユニット（ＥＣＵ）に搭載されたマイクロコンピュータやＥＣＵとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置内にＭＯＳ製造プロセスにより形成される。センサ等から出力されたアナログ信号を入力し、そのアナログ入力電圧Ｖin（被変換電圧）を基準電圧Ｖrefとの差分に応じたデジタル値に変換し、それをＡ／Ｄ変換データＤＴとして出力する。
Ａ／Ｄ変換回路１は、４つのパルス周回回路すなわち第１パルス周回回路２、第２パルス周回回路３、第３パルス周回回路４および第４パルス周回回路５を備えている。これらのパルス周回回路２〜５は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数且つ同数の反転回路Ｎａ、Ｎｂ、…、Ｎｘ（遅延ユニット）がリング状に接続されて構成されている。
これら反転回路Ｎａ〜Ｎｘのうち反転回路ＮａはＮＡＮＤゲートから構成され、反転回路Ｎｂ〜Ｎｘはインバータから構成されている。パルス周回回路２〜５が有する反転回路Ｎｂ〜Ｎｘは互いに熱的に結合した状態に形成されている。ＮＡＮＤゲートの非リング側入力端子にＨレベルのスタートパルスＳＰが入力されている期間、電源電圧に応じて定まる速度で反転回路Ｎａ〜Ｎｘにパルス信号が周回する。
４つのパルス周回回路２〜５は、第１パルス周回回路２と第２パルス周回回路３が対になって動作し、第３パルス周回回路４と第４パルス周回回路５が対になって動作する。第１パルス周回回路２の反転回路Ｎａ〜Ｎｘは、規定電圧Ｖcc（例えば５Ｖ）を持つ規定電圧線６とアナログ入力電圧Ｖinが入力される信号入力線７とから電源電圧（Ｖcc−Ｖin）の供給を受ける。第２パルス周回回路３の反転回路Ｎａ〜Ｎｘは、信号入力線７とグランド線８とから電源電圧（Ｖin）の供給を受ける。従って、規定電圧線６とグランド線８との間に、信号入力線７を挟んで、第１パルス周回回路２の反転回路Ｎａ〜Ｎｘと第２パルス周回回路３の反転回路Ｎａ〜Ｎｘがそれぞれ縦積みされた形態を持つ。
同様に、第３パルス周回回路４の反転回路Ｎａ〜Ｎｘは、規定電圧Ｖcc（例えば５Ｖ）を持つ規定電圧線６と設定電圧Ｖsetが入力される設定電圧線９とから電源電圧（Ｖcc−Ｖset）の供給を受ける。第４パルス周回回路５の反転回路Ｎａ〜Ｎｘは、設定電圧線９とグランド線８とから電源電圧（Ｖset）の供給を受ける。従って、規定電圧線６とグランド線８との間に、設定電圧線９を挟んで、第３パルス周回回路４の反転回路Ｎａ〜Ｎｘと第４パルス周回回路５の反転回路Ｎａ〜Ｎｘがそれぞれ縦積みされた形態を持つ。
Ａ／Ｄ変換回路１のうちパルス周回回路２〜５を除く回路部分は、規定電圧線６とグランド線８とから規定電圧Ｖccの供給を受けて動作する。この規定電圧Ｖccとパルス周回回路２〜５の各電源電圧とは異なるため、パルス周回回路２〜５への信号の入出力にはレベルシフト回路が必要となる。パルス周回回路２、４の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路１０が設けられ、パルス周回回路３、５の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路１１が設けられている。パルス周回回路２、４の反転回路Ｎｘの後には出力レベルシフト回路１２が設けられ、パルス周回回路３、５の反転回路Ｎｘの後には出力レベルシフト回路１３が設けられている。
第１パルス周回回路２および第２パルス周回回路３には、それぞれ後述する変換データ出力処理信号Ｓａの出力時におけるパルス周回回路内でのパルス位置を検出するため、第１および第２周回位置検出回路としてラッチ＆エンコーダ１４および１５が設けられている。第１パルス周回回路２とラッチ＆エンコーダ１４との間および第２パルス周回回路３とラッチ＆エンコーダ１５との間にも、それぞれ出力レベルシフト回路１６、１７が設けられている。
図２は、第１パルス周回回路２、第２パルス周回回路３、入力レベルシフト回路１０、１１および出力レベルシフト回路１２、１３の具体的な回路構成を示している。規定電圧線６とグランド線８との間には、トランジスタ１８ａと抵抗１８ｂとトランジスタ１８ｃとが直列に接続された定電流回路１８が設けられている。
第１パルス周回回路２は、規定電圧線６と信号入力線７との間に形成され、反転回路（ＮＡＮＤゲート）Ｎａはトランジスタ２ａないし２ｄから構成され、反転回路（インバータ）Ｎｂ、…、Ｎｘはトランジスタ２ｅと２ｆから構成されている。パルスを周回させるため、最後に位置する反転回路（インバータ）Ｎｘの出力ノードが、最初に位置する反転回路（ＮＡＮＤゲート）Ｎａのリング側入力ノードに接続されている。
第２パルス周回回路３は、信号入力線７とグランド線８との間に形成され、同様にしてトランジスタ３ａないし３ｆから構成されている。パルス周回回路には電流が入出力されるので、アナログ入力電圧Ｖinおよび設定電圧Ｖsetは、十分な電流駆動能力を有するバッファ回路を介して入力することが好ましい。
入力レベルシフト回路１０は、グランド電位を基準とするＶcc振幅のスタートパルスＳＰを、信号入力線７を基準とする（Ｖcc−Ｖin）振幅の信号にレベル変換して第１パルス周回回路２に与えるもので、トランジスタ１０ａないし１０ｆから構成されている。トランジスタ１０ｂ、１０ｃは、定電流回路１８のトランジスタ１８ａとともにカレントミラー回路を構成し、定電流駆動回路として動作する。
入力レベルシフト回路１１は、グランド電位を基準とするＶcc振幅のスタートパルスＳＰを、Ｖin振幅の信号にレベル変換して第２パルス周回回路３に与えるもので、トランジスタ１１ａないし１１ｆから構成されている。トランジスタ１１ｄ、１１ｅは、定電流回路１８のトランジスタ１８ｃとともにカレントミラー回路を構成し、定電流駆動回路として動作する。
出力レベルシフト回路１２は、信号入力線７を基準とする（Ｖcc−Ｖin）振幅の周回パルス信号を、グランド電位を基準とする５Ｖ振幅の信号にレベル変換して後述するカウンタ２０に与えるもので、トランジスタ１２ａ、１２ｂから構成されている。トランジスタ１２ｂは、定電流回路１８のトランジスタ１８ｃとともにカレントミラー回路を構成し、定電流駆動回路として動作する。出力レベルシフト回路１３は、Ｖin振幅の周回パルス信号を、Ｖcc振幅の信号にレベル変換して後述する第１カウンタ２０に与えるもので、トランジスタ１３ａ、１３ｂから構成されている。トランジスタ１３ａは、定電流回路１８のトランジスタ１８ａとともにカレントミラー回路を構成し、定電流駆動回路として動作する。
出力レベルシフト回路１６は、出力レベルシフト回路１２と同一の回路が、パルス周回回路２の反転回路Ｎａ〜Ｎｘの各出力端子に対しそれぞれ設けられている。同様に、出力レベルシフト回路１７は、出力レベルシフト回路１３と同一の回路が、パルス周回回路３の反転回路Ｎａ〜Ｎｘの各出力端子に対しそれぞれ設けられている。
図１に示すラッチ＆エンコーダ１４は、第１パルス周回回路２の反転回路Ｎａ〜Ｎｘの出力信号を、出力レベルシフト回路１６を介して並列に入力する。ラッチ＆エンコーダ１４は、これらの出力信号に基づいて第１パルス周回回路２内でのパルス信号の周回位置を検出（エンコード）する。すなわち、ラッチ＆エンコーダ１４のラッチ指令端子にＨレベルの変換データ出力処理信号Ｓａが入力されると、パルス周回回路２を構成する反転回路Ｎａ〜Ｎｘの位置データをラッチし、それらの数に応じたビット幅（例えば４ビット）で出力する。ラッチ＆エンコーダ１５も同様に構成されている。減算器１９は、ラッチ＆エンコーダ１５が出力する位置データからラッチ＆エンコーダ１４が出力する位置データを減算し、変換データ出力処理信号Ｓａが入力された時の減算値を例えばＡ／Ｄ変換データの下位４ビットとする。
なお、以下の説明で４つのパルス周回回路２〜５を容易に区別するため、第１パルス周回回路２、ラッチ＆エンコーダ１４およびレベルシフト回路１０、１２、１６からなる回路を「系統Ａ」と称し、第２パルス周回回路３、ラッチ＆エンコーダ１５およびレベルシフト回路１１、１３、１７からなる回路を「系統Ｂ」と称し、第３パルス周回回路４およびレベルシフト回路１０、１２からなる回路を「系統Ｃ」と称し、第４パルス周回回路５およびレベルシフト回路１１、１３からなる回路を「系統Ｄ」と称する場合がある。
第１カウンタ２０は、第１パルス周回回路２におけるパルス信号の周回数と第２パルス周回回路３におけるパルス信号の周回数をカウントしその差分値（例えば１４ビット）を出力する第１種類のアップダウンカウンタである。カウントアップ入力端子には、第２パルス周回回路３の反転回路Ｎｘの出力信号が出力レベルシフト回路１３を介して入力され、カウントダウン入力端子には、第１パルス周回回路２の反転回路Ｎｘの出力信号が出力レベルシフト回路１２を介して入力される。
プリセット端子とストップ解除端子にはＡ／Ｄ変換回路１に対するＨレベルのリセットパルスＲＰが入力され、ストップ端子にはＨレベルの変換データ出力処理信号Ｓａが入力される。第１カウンタ２０のプリセットデータは全ビット０（Ｌレベル）に設定されている。変換データ出力処理信号Ｓａが入力された時の第１カウンタ２０の出力値を、例えばＡ／Ｄ変換データの上位１４ビットとする。
第２カウンタ２１は、第３パルス周回回路４におけるパルス信号の周回数と第４パルス周回回路５におけるパルス信号の周回数をカウントしその差分値（例えば１４ビット）を出力する第１種類のアップダウンカウンタである。カウントアップ入力端子には、第４パルス周回回路５の反転回路Ｎｘの出力信号が出力レベルシフト回路１３を介して入力され、カウントダウン入力端子には、第３パルス周回回路４の反転回路Ｎｘの出力信号が出力レベルシフト回路１２を介して入力される。
プリセット端子とストップ解除端子にはＡ／Ｄ変換回路１に対するＨレベルのリセットパルスＲＰが入力され、ストップ端子にはＨレベルの変換データ出力処理信号Ｓａが入力される。プリセット端子にリセットパルスＲＰが与えられると、プリセットデータとしてＲＯＭに設定された値（規定値Ｙ）がセットされる。
第２カウンタ２１の後段には、第２カウンタ２１の出力値の全ビットが０になったことを判定するコンパレータ２２（判定回路）が設けられている。コンパレータ２２が、刻々と変化する第２カウンタ２１の出力値が確定した後に比較できるように、第２カウンタ２１はコンパレータ２２にカウント値が確定したことを通知する。
第２カウンタ２１は、カウント値が確定すると、コンパレータ２２に対しＨレベルの確定完了信号（すなわち比較開始信号）を出力し、コンパレータ２２からＨレベルの比較完了信号（すなわち確定解除信号）が入力されると、確定完了信号をＬレベルに戻す。なお、第２カウンタ２１の出力値の変化が速く、コンパレータ２２で判定漏れが発生する虞がある場合には、第２カウンタ２１の出力値の下位ビット側を判定に使わないことも考えられる。
図３は、コンパレータ２２の回路構成を示している。４ビットの構成を示すが、実際には第２カウンタ２１のビット数の構成が用いられる。第２カウンタ２１の出力値Ａ３（ＭＳＢ）からＡ０（ＬＳＢ）はＮＯＲゲート２４に入力され、その出力はＡＮＤゲート２５を介してＲＳフリップフロップ２３（図１参照）に出力される。比較開始信号は、偶数個のインバータ２６ａ、２６ｂを通してＡＮＤゲート２５の一端子に入力され、さらに偶数個のインバータ２６ｃ、２６ｄ、２６ｅ、２６ｆを通して比較完了信号として出力される。ここで、インバータ２６ａ、２６ｂの総遅延時間は、ＮＯＲゲート２４の遅延時間よりも長く、インバータ２６ｃ、２６ｄ、２６ｅ、２６ｆの総遅延時間はＡＮＤゲート２５の遅延時間よりも長くなるようにインバータの数が決められている。
図４は第２カウンタ２１の回路構成を示し、図５はタイミングチャートを表している。ここでは表示の都合上４ビットの構成を示すが、実際にはさらに多くのビット数が用いられる。
第２カウンタ２１は、カウントアップ入力端子（ＵＰ）、カウントダウン入力端子（ＤＯＷＮ）、カウントを停止させるストップ端子（ＳＴＯＰ；カウント停止端子）、カウントの停止を解除するストップ解除端子（ＳＴＯＰ解除）、プリセット端子（ＰＲＥＳＥＴ）、プリセットデータ端子、確定完了信号端子および確定解除信号端子を備えている。第１カウンタ２０も第２カウンタ２１と同様の構成を備えているが、プリセットデータには全ビットＬレベルが与えられ、プリセット端子はリセット端子として用いられる。
第２カウンタ２１は、入力したパルス信号に応じてカウント信号とカウントアップ／カウントダウンを指示するモード信号を生成する入力部２７と、カウント信号をモード信号に従ってアップカウントまたはダウンカウントするカウンタ部２８と、カウント値をコンパレータ２２に出力するインターフェイス部２９とから構成されている。カウンタ部２８には、Ｈレベルのプリセット信号を与えることによりプリセットデータをセットすることができる。
入力部２７は、パルス生成部３０、重なり検出部３１、カウント信号出力部３２、モード設定部３３、カウント停止制御部３４等から構成されている。パルス生成部３０は、偶数個のインバータ３０ａ、３０ｃとＥｘＯＲゲート３０ｂ、３０ｄとから構成されている。カウントアップ入力端子、カウントダウン入力端子にパルス信号ＳＢ、ＳＡが入力されると、そのアップエッジおよびダウンエッジに同期してそれぞれ幅狭のＨレベルのパルス信号ＳＢ′、ＳＡ′を生成する。
重なり検出部３１は、カウントアップ信号であるパルス信号ＳＢ′とカウントダウン信号であるパルス信号ＳＡ′が同時に入力された重なり状態の有無を監視し、重なり状態が発生したことを検出するとカウント信号出力部３２に対しＬレベルの重なり検出信号を出力する。重なった当該２つのパルス信号がともに終了した時点から、少なくともカウント信号出力部３２が有する入出力間の遅延時間分の時間が経過した後に重なり検出信号の出力を停止する（Ｈレベルに戻す）。
ＡＮＤゲート３１ａは、ＥｘＯＲゲート３０ｂ、３０ｄの出力が同時にＨレベルになったこと、すなわちパルス信号ＳＢ′、ＳＡ′が重なったことを検出する。パルス信号ＳＢ′、ＳＡ′が重なると、ＲＳフリップフロップ３１ｂは、Ｑ出力をＬレベルからＨレベルに変化させ、重なり検出信号であるＱ／出力をＨレベルからＬレベルに変化させることで、重なり状態の発生を記憶する。この重なり状態の記憶は、ＡＮＤゲート３１ａの出力がＬレベルに戻った後も維持される。その後、ＲＳフリップフロップ３１ｂは、パルス信号ＳＢ′、ＳＡ′がともに一旦Ｌレベルに戻ったことを条件として、記憶した重なり状態をリセットする。
ＡＮＤゲート３１ｃ、インバータ３１ｄおよびＮＯＲゲート３１ｅは、重なり状態検出時にパルス信号ＳＢ′がＬレベルに変化したことに応じて、ＲＳフリップフロップ３１ｆのＱ出力をＨレベルにセットさせる。同様に、ＡＮＤゲート３１ｇ、インバータ３１ｈおよびＮＯＲゲート３１ｉは、重なり状態検出時にパルス信号ＳＡ′がＬレベルに変化したことに応じて、ＲＳフリップフロップ３１ｊのＱ出力をＨレベルにセットさせる。
ここでは、インバータ３１ｄとＮＯＲゲート３１ｅやインバータ３１ｈとＮＯＲゲート３１ｉのように、奇数個のインバータとＮＯＲゲートを組み合わせることで、ダウンエッジ検出回路が形成されている。後述するインバータ３２ｊとＮＯＲゲート３２ｋの組み合わせやインバータ３２ｌとＮＯＲゲート３２ｍの組み合わせも同様である。
ＡＮＤゲート３１ｋは、ＲＳフリップフロップ３１ｆ、３１ｊのＱ出力がともにＨレベルになるとＨレベルのリセット要求信号を出力する。このリセット要求信号は、偶数個のインバータ３１ｌ、３１ｍとＡＮＤゲート３１ｎによる立ち上がり遅延回路と、奇数個のインバータ３１ｏとＡＮＤゲート３１ｐとによるアップエッジ検出回路を介して、ＲＳフリップフロップ３１ｂ、３１ｆ、３１ｊをリセットする。遅延回路の遅延時間は、カウント信号出力部３２が有する入出力間の遅延時間以上とされている。ＲＳフリップフロップ３１ｂがリセットされると、重なり検出信号であるＱ／出力がＬレベルからＨレベルに戻る。
カウント信号出力部３２は、重なり検出信号がＨレベルの時、カウントアップ入力端子またはカウントダウン入力端子にパルス信号が入力されたことに応じてカウント停止制御部３４を介してカウンタ部２８にカウント信号を出力し、重なり検出信号がＬレベルの時、カウンタ部２８へのカウント信号の出力を停止する。
インバータ３２ｊとＮＯＲゲート３２ｋは、パルス信号ＳＢ′のダウンエッジに同期してＨレベルのカウント信号を出力し、インバータ３２ｌとＮＯＲゲート３２ｍは、パルス信号ＳＡ′のダウンエッジに同期してＨレベルのカウント信号を出力する。これらのカウント信号はＯＲゲート３２ｉとＡＮＤゲート３２ｎを介して出力される。ＡＮＤゲート３２ｎは、重なり検出信号がＨレベルの時にＯＲゲート３２ｉからのカウント信号を通過させる。
モード設定部３３は、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替える。カウントアップ入力端子にパルス信号が入力されると、そのアップエッジとダウンエッジに同期してＨレベルのパルス信号ＳＢ′が生じるため、インバータ３３ｂとＡＮＤゲート３３ｃを介してＲＳフリップフロップ３３ａがセットされ、カウントアップモードに移行する。一方、カウントダウン入力端子にパルス信号が入力されると、そのアップエッジとダウンエッジに同期してＨレベルのパルス信号ＳＡ′が生じるため、インバータ３３ｄとＡＮＤゲート３３ｅを介してＲＳフリップフロップ３３ａがリセットされ、カウントダウンモードに移行する。
カウント停止制御部３４は、ストップ端子に変換データ出力処理信号Ｓａが入力されたことに応じてカウント動作を停止し、ストップ解除端子にリセットパルスＲＰ（解除信号）が入力されたことに応じてカウント動作を再開する。すなわち、変換データ出力処理信号Ｓａが入力されると、ＲＳフリップフロップ３４ａがセットされ、奇数個のインバータ３４ｂを介してＡＮＤゲート３４ｃが遮断状態となる。解除信号が入力されると、ＲＳフリップフロップ３４ａがリセットされ、ＡＮＤゲート３４ｃが通過状態となる。
カウンタ部２８は、ビット数分のＴフリップフロップ２８ａと、ＡＮＤゲート２８ｂ、２８ｃとＯＲゲート２８ｄからなるリップルキャリー回路とを備えた非同期カウンタである。Ｔフリップフロップ２８ａのプリセット端子にＨレベルのプリセット信号を入力すると、プリセットデータがセットされる。ＲＳフリップフロップ２８ｅは、カウント信号のダウンエッジに同期してセットされる。偶数個のインバータ２８ｆは、リップルキャリーとカウント動作に要する時間よりも長い遅延時間を有している。インバータ２８ｆの出力信号は上述した確定完了信号であり、ＲＳフリップフロップ２８ｅのリセット端子に入る信号は確定解除信号である。
図５に示すタイミングチャートは、上から順にカウントアップのパルス信号ＳＢ、ＳＢ′、カウントダウンのパルス信号ＳＡ、ＳＡ′、ＲＳフリップフロップ３１ｂのセット端子入力信号、ＲＳフリップフロップ３１ｂのリセット端子入力信号（遅延後のリセット要求信号）、ＲＳフリップフロップ３１ｂのＱ出力信号（重なり検出信号の反転信号）、ＡＮＤゲート３４ｃの出力信号（カウント信号）、最下位ビットのＴフリップフロップ２８ａの出力、最上位ビットのＴフリップフロップ２８ａの出力、確定解除信号（比較完了信号）を表している。
パルス信号ＳＢ、ＳＡのアップエッジおよびダウンエッジに同期してそれぞれパルス信号ＳＢ′、ＳＡ′が生成される。時刻ｔ１ではパルス信号ＳＢ′とＳＡ′に重なりが生じていないため、重なり検出信号（ＲＳフリップフロップ３１ｂの反転信号）はＨレベルであって、パルス信号ＳＢ′のダウンエッジに対しカウント信号出力部３２のゲート遅延時間Ｔｄの後、幅狭のＨレベルからのダウンエッジであるカウント信号を出力する。
時刻ｔ２においてパルス信号ＳＢ′、ＳＡ′に重なりが生じると、ＡＮＤゲート３１ａの遅延を経た後、ＲＳフリップフロップ３１ｂがセットされ、重なり状態の発生が記憶される。時刻ｔ３においてパルス信号ＳＢ′が立ち下がると、ＲＳフリップフロップ３１ｆのＱ出力がＨレベルにセットされる（重なり状態記憶後のパルス信号ＳＢ′立ち下がり検出）。
時刻ｔ４においてパルス信号ＳＡ′が立ち下がると、ＲＳフリップフロップ３１ｊのＱ出力がＨレベルにセットされる（重なり状態記憶後のパルス信号Ａ′立ち下がり検出）。この時点でアップパルス信号ＳＢ′とダウンパルス信号ＳＡ′がともに立ち下がった状態になったのでリセット要求信号が発生し、ＲＳフリップフロップ３１ｂ、３１ｆ、３１ｊがリセットされ、重なり状態が解除される（時刻ｔ５）。
重なり時に誤ってカウント信号（ＡＮＤゲート３４ｃの出力信号）を生成させないため、パルス信号ＳＢ′、ＳＡ′がともに終了した時点から重なり状態が解除されるまで（重なり検出信号がＨレベルとなるまで）の遅延時間は、少なくとも図中に示す時間Ｔｄ（カウント信号出力部３２が有する入出力間の遅延時間分の時間）よりも大きく設定されている。
本実施形態では、第２カウンタ２１のカウント値が１増減するごとに、コンパレータ２２で全ビットが０か否かを比較できる構成となっている。そのためには、カウント値が１増減する間にコンパレータ２２によるデジタル比較動作が完了すればよい。実際には、第２カウンタ２１によるカウント動作およびコンパレータ２２によるデジタル比較動作の一連の動作を律速するのは、第２カウンタ２１の動作時間（主としてカウンタ部２８の伝搬時間）である。
図５に示すパルス生成時間は、カウントアップのパルス信号ＳＢ、カウントダウンのパルス信号ＳＡが入力された時点からパルス信号ＳＢ′、ＳＡ′が立ち下がるまでの時間である。第２カウンタ２１は、パルス信号ＳＢ′、ＳＡ′の立ち下がり時点でカウント信号を生成しカウントするので、パルス生成時間は、前回入力されたパルス信号ＳＢ、ＳＡのカウント動作中に次のカウント信号を生成するまでの待ち時間に相当する。そのため、パルス生成時間は、カウンタ２１の動作時間より長く設定する必要がある。その結果、コンパレータ２２のデジタル比較動作時間＜カウンタ動作時間＜パルス生成時間の関係が必要となる。
一方、パルス周回回路４、５の出力は、１周ごとに１（Ｈレベル）と０（Ｌレベル）を繰り返すのに対して、第２カウンタ２１は立ち上がり、立ち下りともにカウント信号を生成するので、パルス生成時間＜パルス周回回路の１周最小時間とする必要がある。以上から、コンパレータ２２のデジタル比較動作時間＜カウンタ動作時間＜パルス生成時間＜パルス周回回路の１周最小時間の関係が必要となる。
さて、図１においてコンパレータ２２から全ビット０を示すＨレベルの比較結果信号が出力されると、ＲＳフリップフロップ２３はセットされ、そのＱ出力からＨレベルの変換データ出力処理信号Ｓａが出力される。変換データ出力処理信号Ｓａは、カウンタ２０、２１のストップ端子、ラッチ＆エンコーダ１４、１５のラッチ指令端子に与えられるとともに、インバータ３５からなる遅延要素を介して変換終了信号となる。また、ＲＳフリップフロップ２３のＱ／出力は、ＡＮＤゲート３６に入力されている。スタートパルスＳＰは、ＡＮＤゲート３６を介してレベルシフト回路１０、１１に与えられているが、変換終了した時点でＲＳフリップフロップ２３のＱ／出力がＬレベルになることに同期してＡＮＤゲート３６の出力もＬレベルになるため、パルス信号の周回が停止する。再度、Ａ／Ｄ変換する場合は、一旦スタートパルスＳＰをＬレベルにした後、ＲＳフリップフロップ２３を、リセットパルスＲＰの入力によってリセットした後、再開すればよい。
以上説明した構成のうち、減算器１９、コンパレータ２２、ＲＳフリップフロップ２３およびＡＮＤゲート３６は、変換制御回路３７を構成する。変換制御回路３７は、第１ないし第４パルス周回回路２〜５に対し同時にパルス周回動作を開始させる。第２カウンタ２１が出力する差分値が予め決められた規定値Ｙに達すると、変換データ出力処理信号Ｓａを出力し、その時の第１カウンタ２０およびラッチ＆エンコーダ１４、１５が出力する差分値をアナログ入力電圧Ｖinに対するＡ／Ｄ変換データとして出力する。
次に、本実施形態の作用について図６ないし図８を参照しながら説明する。
図６は、本実施形態で用いるパルス周回回路２〜５の単独の伝達特性（インバータ１６個の場合）の例を示している。パルス周回回路２〜５は、互いに熱的に結合され且つ同数の反転回路Ｎａ〜Ｎｘを備えているので、非常に近い伝達特性を有している。横軸は印加する電源電圧を示し、縦軸は単位時間当たりの周回数（回/μｓ）を示している。周囲温度は−３５℃、−５℃、２５℃、５５℃、８５℃である。
この図から、電圧と単位時間当たりの周回数との関係は、線形ではなく２次関数で近似可能な特性を有していること、および周囲温度が低いほど反転回路Ｎａ〜Ｎｘの遅延が小さくなり単位時間当たりの周回数が増加することが分かる。電源電圧が１．８Ｖ付近において各温度の特性線が１点で交差しているが、この点が特許文献２に記載された温度特性０となるγ点である。なお、数値例は半導体プロセスおよび素子レイアウトに依存することは言うまでもない。
図７は、以下に述べるＡ／Ｄ変換データ導出のための説明図であり、図６と同様に系統ＡないしＤのパルス周回回路の単独の伝達特性を示している。横軸はパルス周回回路への印加電圧を示し、縦軸は単位時間当たりの周回数を示している。周囲温度は−３５℃（低温）、２５℃（常温）、８５℃（高温）の場合である。説明図であるため、各特性線はやや誇張して描いてある。また、図中に示す（ｘ０，ｙ０）がγ点である。
図１に示すＡ／Ｄ変換回路１の構成によれば、系統Ｄのパルス周回回路５には電源電圧ｘ（＝設定電圧Ｖset）が印加され、系統Ｃのパルス周回回路４には電源電圧ｘ′（＝Ｖcc−Ｖset）が印加されている。その結果、基準電圧ｘrefに対し常に（１）式と（２）式が成り立つ。Δｘは、系統Ｃ、Ｄにおける設定電圧Ｖsetと基準電圧ｘrefとの差分電圧である。
ｘ ＝ｘref＋Δｘ …（１）
ｘ′＝ｘref−Δｘ …（２）
すなわち、系統Ｄの第４パルス周回回路５の電源電圧がΔｘだけ増加したとき、系統Ｃの第３パルス周回回路４の電源電圧がΔｘだけ減少し、系統Ｃと系統Ｄのパルス周回回路４、５への電源電圧が等しくなったときの電圧がｘrefとなる。基準電圧ｘrefは規定電圧Ｖccの１／２倍の電圧値を持ち、後述するように電源電圧ｘ（＝設定電圧Ｖset）は基準電圧ｘrefと異なるように設定されている。
系統ＡないしＤのパルス周回回路の特性は、任意の基準電圧ｘrefを中心にして（３）式、（４）式に示す２次関数で近似できる。ｙ、ｙ′は、それぞれ系統Ｄ、Ｃのパルス周回回路５、４に電源電圧ｘ、ｘ′を印加したときの単位時間当たりの周回数である。
ｙ ＝Ａ・（Δｘ）２＋Ｂ・（Δｘ）＋ｙref …（３）
ｙ′＝Ａ・（−Δｘ）２＋Ｂ・（−Δｘ）＋ｙref …（４）
ここで、係数ＡはΔｘに対する２次係数、係数ＢはΔｘに対する１次係数であり、それぞれ（５）式、（６）式で表せる。α２、β２は温度ｔ℃に対する２次係数、α１、β１は温度ｔ℃に対する１次係数であり、３次以上の項は十分小さく無視できるものとする。また、ａ、ｂは２５℃の時のΔｘに対する係数である。ここでは基準温度を２５℃としたが、任意の基準温度に変更が可能である。
Ａ＝ａ・（１＋α１・（ｔ−２５）＋α２・（ｔ−２５）2） …（５）
Ｂ＝ｂ・（１＋β１・（ｔ−２５）＋β２・（ｔ−２５）2） …（６）
なお、図７に示すように（７）式が成り立つ。
ｙref＝Δｙref0＋ｙ０ …（７）
（３）式、（４）式より次の（８）式が成り立つ。
ｙ−ｙ′＝２・Ｂ・Δｘ …（８）
この（８）式によれば、系統Ｄと系統Ｃの単位時間当たりの周回数差ｙ−ｙ′には、電圧変化Δｘに対する非直線性成分である２次係数Ａの項がなくなっており、良好な直線性が確保されていることが分かる。また、γ点における周回数ｙ０とも無関係となる。系統Ａのパルス周回回路２および系統Ｂのパルス周回回路３も系統Ｃおよび系統Ｄと同様な構成を備えているので、Ａ/Ｄ変換データの直線性は同様に良好となる。
系統Ｃ、Ｄの２系統のパルス周回回路４、５の周回数差がＹとなる時間ＴAD（Ａ／Ｄ変換時間）は（９）式で表せる。
ＴAD＝Ｙ／（ｙ−ｙ′）＝Ｙ／（２・Ｂ・Δｘ） …（９）
一方、系統Ａ、Ｂについても、系統Ｂのパルス周回回路３の電源電圧がΔｘABだけ増加したとき、系統Ａのパルス周回回路２の電源電圧がΔｘABだけ減少し、系統Ａと系統Ｂのパルス周回回路への電源電圧が等しくなったときの電圧がｘrefとなる。従って、設定電圧Ｖsetに替えてアナログ入力電圧Ｖinを用いる点を除き、系統Ｃ、Ｄと同様に（８）式が成立する。
系統ＡないしＤのパルス周回回路２〜５に同時にパルス周回動作を開始させたとき、時間ＴADの経過時における系統Ａ、Ｂの２系統のパルス周回回路２、３の周回数差ＹABは（１０）式で表せる。ΔｘABは、系統Ａ、Ｂにおけるアナログ入力電圧Ｖinと基準電圧ｘrefとの差分電圧Ｖin−ｘrefである。
ＹAB＝２・Ｂ・ΔｘAB・ＴAD＝（ΔｘAB／Δｘ）×Ｙ …（１０）
この周回数差ＹAB自体が、基準電圧ｘrefから見たアナログ入力電圧ＶinのＡ／Ｄ変換データとなる。（１０）式から明らかなように、Δｘを０（ｘ＝ｘref）にすることはできない。すなわち、系統Ｃの電源電圧と系統Ｄの電源電圧が異なるように設定電圧Ｖset（＝ｘ）を設定する。図１の構成では、基準電圧ｘrefは規定電圧Ｖccの１／２倍の電圧値を持つので、設定電圧ＶsetはＶcc／２と異なる値に設定する必要がある。（図９、図４１のように前段に増幅回路を配置した構成では、基準電圧ｘrefが規定電圧Ｖccの１／２倍の電圧値である必要はない。）
ΔｘABはアナログ入力電圧Ｖinに応じて正負ともに取り得る。アナログ入力電圧Ｖinが基準電圧ｘrefに等しいときは、ΔｘAB＝０なのでＡ／Ｄ変換データＹAB＝０となる。アナログ入力電圧Ｖinが設定電圧Ｖsetに等しいときは、ΔｘAB＝ΔｘなのでＡ／Ｄ変換データＹAB＝Ｙとなり、アナログ入力電圧Ｖinが−Ｖsetに等しいときは、ΔｘAB＝−ΔｘなのでＡ／Ｄ変換データＹAB＝−Ｙとなる。
このように電圧Δｘが周回数差Ｙ（規定値）に変換されるので、必要なＡ／Ｄ変換データの分解能に応じて電圧Δｘと規定値Ｙとを対応付けて設定する必要がある。例えば、１００ｍＶに対し１２ビット（＝２１２）の分解能を持たせる場合、Δｘ＝１００ｍＶ、Ｙ＝４０９５とする。基準電圧Ｖrefを中心として１００ｍＶの振幅を有するアナログ入力電圧Ｖinの場合、以下のように１３ビットのＡ／Ｄ変換データとなる。なお、本実施形態では、ラッチ＆エンコーダ１４、１５がパルス周回回路２、３内でのパルス信号の周回位置を検出するので、一層高い分解能が得られることになる。
Ｖin＝２．６ＶのＡ／Ｄ変換値＝０ １１１１ １１１１ １１１１（＋４０９５）
Ｖin＝２．５ＶのＡ／Ｄ変換値＝０ ００００ ００００ ００００（０）
Ｖin＝２．４ＶのＡ／Ｄ変換値＝１ ００００ ００００ ０００１（−４０９５）
規定値Ｙを大きく設定するほどＡ／Ｄ変換時間が増大するが、高い分解能が得られる。また、変換時間中のアナログ入力電圧Ｖinの平均値に対するＡ／Ｄ変換データが得られる。パルス周回回路２〜５は、図２に示すようにＰチャネルＭＯＳトランジスタ２ｅとＮチャネルＭＯＳトランジスタ２ｆとが直列に接続されている構成を備えているので、Ａ／Ｄ変換できるアナログ入力電圧Ｖinは、ＭＯＳトランジスタ２ｅ、２ｆのしきい値電圧Ｖthの影響を受ける。このため、グランド電位（ＧＮＤ）に対しＶthだけ高い電圧付近からＶccに対しＶthだけ低い電圧付近の間の電圧となる。温度特性や非直線性などのデータに基づいて、必要精度に応じて使用する電圧範囲を決定することが望ましい。基準電圧ｘrefを中心として基準電圧ｘrefに近いほど温度特性や非直線性が小さくなる。
（１０）式は、温度特性を有している係数Ａ、Ｂがなくなった数式となっており、得られたＡ／Ｄ変換データＹABに温度特性がないことを示している。すなわち、系統Ｃ、Ｄの単位時間当たりの周回数差ｙ−ｙ′が規定値Ｙとなる時点を検出し、その時点での系統Ａ、Ｂの周回数差ＹABを取得すると、温度依存性のないＡ／Ｄ変換データを得られることを意味している。Ａ／Ｄ変換回路１は、デジタル演算を行うことなくＴＡＤの温度依存性をなくすことができ、Ａ／Ｄ変換後の処理が不要となる。従って、変換時間を短縮でき、高速応答が必要なセンサ機器等に利用する際に有利となる。
また、工場等でパルス周回回路の温度特性が０となるγ点を測定する必要がなく、製造後の検査工程での手間が大幅に減少する。γ点は半導体製造プロセスごとに異なる値を持つので、半導体製造プロセスを変更する際にこの点を検討せずに済むというメリットもある。
続いて、具体的なＡ／Ｄ変換のシーケンスを説明する。初めにリセットパルスＲＰを与えて、第１カウンタ２０とＲＳフリップフロップ２３をリセットする。同時に、第２カウンタ２１に規定値Ｙをプリセットする。使用する設定電圧Ｖsetが規定電圧Ｖcc／２よりも高い場合には、第２カウンタ２１のカウント値が増加するので、第２カウンタ２１に規定値Ｙの２の補数をプリセットする。逆に設定電圧Ｖsetが規定電圧Ｖcc／２よりも低い場合には、第２カウンタ２１のカウント値が減少するので、第２カウンタ２１に規定値Ｙをプリセットする。
なお、以下の各実施形態において第２カウンタが規定値Ｙ（或いはＹ／４）をカウントすると言うときは、作用上明らかに不適な場合を除き、規定値Ｙの２の補数をプリセットする場合と規定値Ｙをプリセットする場合の両者を含むものとする。
その後、少なくともＡ／Ｄ変換期間中Ｈレベルを保持するスタートパルスＳＰを与える。上記リセットによりＲＳフリップフロップ２３のＱ／出力はＨレベルとなっているので、スタートパルスＳＰの入力により、系統ＡないしＤのパルス周回回路２〜５が同時にパルス周回動作を開始する。系統Ａ、Ｂにおいて、第１カウンタ２０は、系統Ｂのパルス周回回路３のパルスが１周するごとにアップカウントし、系統Ａのパルス周回回路２のパルスが１周するごとにダウンカウントする。
一方、系統Ｃ、Ｄにおいて、第２カウンタ２１は、系統Ｄのパルス周回回路５のパルスが１周するごとにアップカウントし、系統Ｃのパルス周回回路４のパルスが１周するごとにダウンカウントする。第２カウンタ２１は、内部のインターフェイス部２９（図４参照）にカウント値が確定すると、コンパレータ２２に対し確定完了信号を出力する。コンパレータ２２は、第２カウンタ２１の出力値が全ビット０であるか否かを判定し、判定が終了すると第２カウンタ２１に比較完了信号（確定解除信号）を出力する。第２カウンタ２１が初期のプリセット状態から規定値Ｙだけ計数して全ビット０になると、ＲＳフリップフロップ２３がセットされ、Ｈレベルの変換データ出力処理信号Ｓａを出力する。この変換データ出力処理信号Ｓａは、外部回路に対する変換終了信号となる。
変換データ出力処理信号ＳａがＨレベルになると、ＡＮＤゲート３６が閉じられ、パルス周回回路２〜５はパルス周回動作を停止する。同時に、系統Ａ、Ｂの第１カウンタ２０が停止し、第２パルス周回回路３におけるパルス信号の周回数から第１パルス周回回路２におけるパルス信号の周回数を減じた差分値を１４ビット幅で出力する。ラッチ＆エンコーダ１４、１５は、それぞれパルス周回回路２、３内でのパルス信号の位置を示す位置データをラッチし出力する。減算器１９は、ラッチ＆エンコーダ１５が出力する位置データからラッチ＆エンコーダ１４が出力する位置データを減算し、それを４ビット幅で出力する。この減算で繰り上がり（正の値）あるいは繰り下がり（負の値）が生じる場合には、上位１４ビットに繰り入れる。これら上位１４ビットと下位４ビットの合計１８ビットのデータがＡ／Ｄ変換データＤＴとなる。
図８は、Ａ／Ｄ変換回路１の非直線性をはじめとする総合誤差を示すグラフである。横軸はアナログ入力電圧Ｖinを示し、縦軸は総合誤差（％）を示している。系統ＡないしＤの全てに、図６に示す特性を持つパルス周回回路を適用したもので、周囲温度は−３５℃、−５℃、２５℃、５５℃、８５℃の場合である。基準電圧ｘrefは２．５Ｖ、Δｘは０．６Ｖ（設定電圧は３．１Ｖ）であり、Ｖin＝２．５Ｖ、３．１Ｖで総合誤差を０と見なして、その２点を直線で結び、その直線に対する誤差を表したグラフである。Ｖin＝１．９Ｖ〜３．１Ｖ（２．５±０．６Ｖ）の１．２Ｖ幅（＝２×Δｘ）をアナログ入力電圧Ｖinの１００％の電圧範囲としている。
Ａ／Ｄ変換回路１の動作用電源電圧である規定電圧Ｖccの中央値２．５Ｖを中心とする１．２Ｖ幅の入力電圧範囲では、アナログ入力電圧ＶinとＡ／Ｄ変換データＤＴとの間に非常に良好な線形性が確保されている。しかも、−３５℃から＋８５℃もの広範な温度変化が生じても総合誤差が極めて小さく、温度変化にかかわらず高い直線性が維持されていることが分かる。
Δｘを小さくすると、ｘref±Δｘの範囲内での直線性は高まるが、変換時間の分解能が相対的に低くなる。また、ｘref±Δｘの電圧範囲外では総合誤差が悪化する。これは、パルス周回回路の電源電圧と単位時間当たりの周回数との関係が２次関数から外れることが１つの要因と考えられる。従って、ｘref±Δｘの電圧範囲は、アナログ入力電圧Ｖinの電圧範囲に等しいか或いは若干広く設定することが好ましい。
これによれば、基準電圧ｘrefが２．５Ｖの場合、例えばアナログ入力電圧Ｖinの電圧範囲が１．９Ｖ〜３．１ＶであればΔｘを０．６Ｖよりも若干大きく設定し、アナログ入力電圧Ｖinの電圧範囲が１．９Ｖ〜３．５Ｖまたは１．５Ｖ〜３．１ＶであればΔｘを１．０Ｖよりも若干大きく設定すればよい。なお、Δｘは負の値であってもよく、例えば設定電圧Ｖsetを３．１Ｖ（Δｘ＝０．６Ｖ）とすることに替えて、設定電圧Ｖsetを１．９Ｖ（Δｘ＝−０．６Ｖ）としてもよい。
以上説明したように、本実施形態のＡ／Ｄ変換回路１は、規定電圧線６（Ｖcc）とグランド線８（０Ｖ）との間に信号入力線７（Ｖin）を挟んで縦積みされた第１、第２パルス周回回路２、３と、規定電圧線６（Ｖcc）とグランド線８（０Ｖ）との間に設定電圧線９（Ｖset）を挟んで縦積みされた第３、第４パルス周回回路４、５と、第１、第２パルス周回回路２、３の周回数差をカウントする第１カウンタ２０と、第３、第４パルス周回回路４、５の周回数差をカウントする第２カウンタ２１とを備えている。
この構成で、パルス周回回路２〜５にスタートパルスＳＰを一斉に付与した後、第２カウンタ２１が規定値Ｙをカウントした時点での第１カウンタ２０のカウント値（パルス周回数の差分値）とラッチ＆エンコーダ１４、１５のパルス位置の差分値とを上位ビットと下位ビットとしたデータが、基準電圧Ｖrefから見たアナログ入力電圧ＶinのＡ／Ｄ変換データとなる。
このＡ／Ｄ変換回路１は、少なくとも基準電圧ｘref±Δｘ（ｘref＝Ｖcc／２、Δｘ＝Ｖset−ｘref）の電圧範囲内において、非常に良好な直線性を持ち、広範な温度変化にかかわらず良好な直線性を維持して高い変換精度を持つ。センサ等の動作用電源電圧に規定電圧Ｖccを用いれば、その中央値である基準電圧Ｖref（Ｖcc／２）を中心とする±Δｘの電圧範囲で高精度のＡ／Ｄ変換データが得られるので、温度補償範囲が高電圧側または低電圧側に偏っていた従来のものと異なり、センサ信号のＡ／Ｄ変換などに好適となる。また、パルス周回回路の温度特性が０となるγ点を利用しないので、工場等でのγ点の測定が不要になる。
系統Ａ、Ｂにラッチ＆エンコーダ１４、１５を備え、第１、第２パルス周回回路２、３を周回する１周に満たないパルス信号の移動量を位置データとして検出し、Ａ／Ｄ変換データの下位ビットとして用いた。これにより、パルス周回回路２、３を構成する反転回路の数に応じて一層高い分解能が得られる。なお、ラッチ＆エンコーダ１４、１５は、必要に応じて設ければよい。
本実施形態のＡ／Ｄ変換回路１は、４系統のパルス周回回路２〜５の特性が揃っていることを利用して温度特性を相殺しているので、半導体集積回路装置の素子レイアウトについて下記の点に配慮した設計を行うことが望ましい。
（１）４系統のパルス周回回路２〜５を同一の半導体チップ上に互いに近接して配置する。この配置によれば、反転回路Ｎａ〜Ｎｘの温度がほぼ等しくなり、温度特性が相殺される。
（２）４系統のパルス周回回路２〜５を同一形状・同一寸法に配置する。この配置によれば反転回路Ｎａ〜Ｎｘの特性が等しくなり、温度特性が良好に相殺される。
（３）４系統のパルス周回回路２〜５を同一方向に配置する。この配置によれば、半導体プロセスでのできばえが同じになり、温度特性が良好に相殺される。
（４）４系統のパルス周回回路２〜５のサイズをできるだけ大きくする。これにより、半導体プロセスでの寸法ばらつきが相対的に小さくなり、温度特性が良好に相殺される。
（５）第１、第２カウンタ２０、２１、コンパレータ２２などの周辺回路も、同一チップ上でパルス周回回路２〜５の近くに配置する。この配置によれば、配線に伴う寄生容量を低減でき、信号遅延に基づく誤動作を回避することができる。
（第２の実施形態）
図９は、第１の実施形態に対して第１パルス周回回路２と第３パルス周回回路４への電源電圧の付与形態を変更した第２の実施形態を示している。ラッチ＆エンコーダ１４、１５は設けられていない（設けてもよい）。このＡ／Ｄ変換回路４１は、パルス周回回路２、４、入力レベルシフト回路１０などを構成するＮチャネル型ＭＯＳトランジスタのバックゲートを基板電位（グランド）以外には接続できない構成に対し有用である。
第１増幅回路４２は、オペアンプ４２ａと抵抗４２ｂ、４２ｃからなる反転増幅回路であり、アナログ入力電圧Ｖinと基準電圧Ｖrefを入力し、（１１）式で示す電圧を出力する。第１パルス周回回路２の反転回路Ｎａ〜Ｎｘは、第１の実施形態と異なり第１増幅回路４２の出力線とグランド線８とから電圧の供給を受ける。
第１増幅回路４２の出力電圧＝Ｖref−（Ｖin−Ｖref） …（１１）
第２増幅回路４３は、オペアンプ４３ａと抵抗４３ｂ、４３ｃから構成されており、設定電圧Ｖsetと基準電圧Ｖrefを入力し、（１２）式で示す電圧を出力する。第３パルス周回回路４の反転回路Ｎａ〜Ｎｘは、第１の実施形態と異なり第２増幅回路４３の出力線とグランド線８とから電圧の供給を受ける。
第２増幅回路４３の出力電圧＝Ｖref−（Ｖset−Ｖref） …（１２）
第２パルス周回回路３と第４パルス周回回路５の接続形態は、第１の実施形態と同様である。以上の構成により、パルス周回回路２〜５の低電位側に位置するＮチャネルＭＯＳトランジスタのソースとバックゲートは全てグランド電位に接続される。また、パルス周回回路２〜５の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路１１が設けられており、パルス周回回路２〜５の反転回路Ｎｘの後には出力レベルシフト回路１３が設けられている。
この構成によれば、第１の実施形態と同様に、系統Ｂのパルス周回回路３の電源電圧がΔｘABだけ増加したときに系統Ａのパルス周回回路２の電源電圧がΔｘABだけ減少し、系統Ｄのパルス周回回路５の電源電圧がΔｘだけ増加したときに系統Ｃのパルス周回回路４の電源電圧がΔｘだけ減少する関係を持つ。従って、第１の実施形態と同様にして（１０）式に従ってＡ／Ｄ変換データＤＴが得られ、第１の実施形態と同様の作用、効果が得られる。
ＭＯＳトランジスタは、基板バイアス効果によりバックゲートとの電位差が特性に影響する。第１の実施形態では、第１パルス周回回路２と第３パルス周回回路４を構成するトランジスタの各端子はグランド電位から離れ、第２パルス周回回路３と第４パルス周回回路５を構成するトランジスタの端子はグランド電位に近い。このため、バックゲートを基板電位（グランド）以外には接続できない場合において、対をなす両トランジスタ間に特性差が生じ易い。これに対し、本実施形態では、第１ないし第４パルス周回回路２〜５を構成する各トランジスタの端子は揃ってグランド電位に近付くため、両トランジスタに特性差が生じにくく、一層高精度のＡ／Ｄ変換データが得られる。
なお、第１の実施形態では、第１パルス周回回路２と第２パルス周回回路３が規定電圧線６とグランド線８との間に信号入力線７を挟んで縦積みされ、第３パルス周回回路４と第４パルス周回回路５が規定電圧線６とグランド線８との間に設定電圧線９を挟んで縦積みされた構成であった。このため、基準電圧ｘrefは必然的にＶcc／２となる。これに対し、本実施形態ではこのような制約はないため、基準電圧ｘrefはＶcc／２に限られず、パルス周回回路２〜５の特性が２次近似できる電圧であればよい。
（第３の実施形態）
図１０は、第１の実施形態に対してコンパレータの構成を変更した第３の実施形態を示している。ラッチ＆エンコーダ１４、１５は設けられていない（設けてもよい）。このＡ／Ｄ変換回路５１は、第２カウンタ２１が出力する差分値Ａとプリセット値である比較基準値Ｂとを比較するコンパレータ５２を備えている。第２カウンタ２１のプリセットデータは全ビット０（Ｌレベル）に設定されており、リセットパルスＲＰが入力されると、カウント値の全ビットが０にリセットされる。第１ないし第４パルス周回回路２〜５にスタートパルスＳＰを与えるのに先立って、コンパレータ５２に対し比較基準値として規定値Ｙを与える。コンパレータ５２の出力が反転した時に変換データ出力処理信号Ｓａを出力する。
図１１は、コンパレータ５２の回路構成を示している。４ビットの構成を示すが、実際には第２カウンタ２１のビット数の構成が用いられる。比較基準値Ｂ３（ＭＳＢ）〜Ｂ０（ＬＳＢ）は、インバータ５２ａにより反転された後、第２カウンタ２１の出力値Ａ３（ＭＳＢ）〜Ａ０（ＬＳＢ）とともに各ビットが対をなしてＮＯＲゲート５２ｂおよびＮＡＮＤゲート５２ｃに入力される。Ａ０とＢ０は、ＮＯＲゲート５２ｂのみに入力される。
Ａ０とＢ０が入力されるＮＯＲゲート５２ｂの出力と、Ａ１とＢ１が入力されるＮＡＮＤゲート５２ｃの出力は、ＮＡＮＤゲート５２ｄに入力される。Ａ１とＢ１が入力されるＮＯＲゲート５２ｂの出力はインバータ５２ｅにより反転され、ＮＡＮＤゲート５２ｄの出力とともにＮＡＮＤゲート５２ｆに入力される。Ａ２とＢ２が入力されるＮＡＮＤゲート５２ｃの出力は、ＮＡＮＤゲート５２ｆの出力とともにＮＡＮＤゲート５２ｇに入力される。ＮＡＮＤゲート５２ｈ〜５２ｊも同様となる。
ＮＡＮＤゲート５２ｊの出力は、インバータ５２ｋとＡＮＤゲート５２ｌを介して比較結果信号となる。第２カウンタ２１から入力される比較開始信号は、偶数個のインバータ５２ｍを通してＡＮＤゲート５２ｌの一端子に入力され、さらに偶数個のインバータ５２ｎを通して比較完了信号として出力される。インバータ５２ｍのゲート遅延時間は、上記比較回路の遅延時間よりも長くなるように設定されている。
コンパレータ５２は、Ｈレベルの比較開始信号が入力されてから上記ゲート遅延時間が経過した時にＡＮＤゲート５２ｌを開く。このとき、第２カウンタ２１の出力値Ａ≧比較基準値Ｂであれば、Ｈレベルの比較結果信号を出力する。これにより、図１０に示すＲＳフリップフロップ２３がセットされ、Ｈレベルの変換データ出力処理信号Ｓａひいては変換終了信号が出力される。なお、第１の実施形態と同様に、カウンタ２１の出力値の変化が速く、コンパレータ５２で判定漏れが発生する虞がある場合には、カウンタ２１の出力値の下位ビット側を判定に使わないことも考えられる。以上述べた本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。
（第４、５、６の実施形態）
図１２、図１３、図１４は、それぞれ第４、第５、第６の実施形態に係るＡ／Ｄ変換回路６１、６２、６３を示している。これらは、第１の実施形態に対しカウンタの構成を異にしている。Ａ／Ｄ変換回路６１、６２、６３は、系統Ａ、Ｂの第１カウンタ２０に替えて、第１、第２パルス周回回路２、３それぞれに対するカウンタ６４、６５を備えている。対をなすカウンタ６４、６５は、ラッチ６６、６７および減算器６８を伴い、例えば１４ビットの第２種類のアップダウンカウンタをなしている。リセットパルスＲＰが入力されるとカウント値を０にリセットし、第１パルス周回回路２と第２パルス周回回路３の出力信号によりそれぞれアップカウントする。
カウンタ６４、６５の出力値は、Ｈレベルの変換データ出力処理信号Ｓａによってラッチ６６、６７に保持される。ラッチ６６、６７に保持された周回数データが上位１４ビットとなり、ラッチ＆エンコーダ１４、１５から出力される位置データが下位４ビットとなる。減算器６８は、系統Ｂの周回数・位置データから系統Ａの周回数・位置データを減算して１８ビットのＡ／Ｄ変換データＤＴを得る。この減算はクロックパルスＣＬＫに同期して行われる。ラッチ＆エンコーダ１４、１５は、必要に応じて設ければよい。
図１２、図１３に示すＡ／Ｄ変換回路６１、６２の系統Ｃ、Ｄは、それぞれ図１、図１０に示した構成と同一である。図１２において、第２カウンタ２１とコンパレータ２２との間の確定完了信号（比較開始信号）と確定解除信号（比較完了信号）は省略されている。
図１４に示すＡ／Ｄ変換回路６３の系統Ｃ、Ｄは、系統Ａ、Ｂと同様に、第２カウンタ２１に替えて、第３、第４パルス周回回路４、５それぞれに対するカウンタ６９、７０を備えている。対をなすカウンタ６９、７０は、ラッチ７１、７２および減算器７３を伴い第２種類のアップカウンタをなしている。リセットパルスＲＰが入力されるとカウント値を０にリセットし、第３パルス周回回路４と第４パルス周回回路５の出力信号によりそれぞれアップカウントする。
カウンタ６９、７０の出力値は、クロックパルスＣＬＫに同期してラッチ７１、７２に保持される。減算器７３は、系統Ｄの周回数データから系統Ｃの周回数データを減算して周回数差データを得る。この減算もクロックパルスＣＬＫに同期して行われる。コンパレータ５２は、周回数差データＡとプリセット値である比較基準値Ｂ（規定値Ｙ）とを比較する。ＲＳフリップフロップ７４は、図１などに示すＲＳフリップフロップ２３と異なり、クロックパルスＣＬＫに同期してセット、リセット動作を行う。
第４、第５、第６の実施形態によれば、汎用のアップカウンタ６４、６５、６９、７０を利用することができる。系統Ｃ、Ｄにカウンタ６９、７０を採用したＡ／Ｄ変換回路６３において、カウンタ６９、７０自体は全てのエッジを捉えてカウントするのでカウント漏れはない。しかし、コンパレータ５２で比較処理をする前に減算器７３による減算処理をする必要があり、その分だけ比較処理が遅れ、Ａ／Ｄ変換誤差になる場合が生じ得る。
一方、系統Ａ、Ｂに汎用のアップカウンタ６４、６５を採用したＡ／Ｄ変換回路６１、６２においては、減算器６８による減算を変換終了時に１回だけ行えばよい。そのため、Ａ／Ｄ変換回路６１、６２は、次のＡ／Ｄ変換を開始した後に減算処理をすることもできるので、汎用のアップカウンタ６４、６５を利用しながら高精度のＡ／Ｄ変換データを得ることができる。
（第７の実施形態）
第７の実施形態について図１５および図１６を参照しながら説明する。図１５に示すＡ／Ｄ変換回路８１は、第３、第４パルス周回回路４、５において、下位プリセット値により指定された互いに同位置の反転回路Ｎａ、Ｎｂ、…からパルス信号を取り出し、レベル変換した上で第２カウンタ２１のカウントダウン入力端子、カウントアップ入力端子に出力するレベルシフト＆マルチプレクサ８２、８３を備えている。ＯＲゲート８５は、下位プリセット値が２進数で０００でないときに繰り上げ値１を出力し、加算器８６は、上位プリセット値と繰り上げ値とを加算して第２カウンタ２１に入力する。
図１６は、第３、第４パルス周回回路４、５を下位プリセット値と対応付けて示している。３ビットの構成を示すが、実際にはさらに多くのビット数が用いられる。パルス周回回路４、５は、ＮＡＮＤゲートＮａとインバータＮｂ、Ｎｃ、…を含めた全反転回路の数を奇数個とすることにより発振させている。この例では９個の反転回路Ｎa、…、Ｎｉ（＝Ｎｘ）を有しているので、３ビット構成では８個の反転回路しか選択できないことになる。
そこで、最初に位置するＮＡＮＤゲートＮａの出力位置を２進数で００１とし、インバータＮｂの出力位置を０１０とし、以下同様にしてインバータＮｈの出力位置を１１１とし、最後に位置するインバータＮｉの出力位置を０００とし、それらの中央に位置するインバータＮｄとＮｅの出力位置をともに１００と定義している。実際の設計では、インバータＮｄとＮｅの何れか一方を出力位置１００とすればよい。図１６において、３ビットの位置データ（下位プリセット値）の下段には、参考値として９個の反転回路Ｎａ、…、Ｎｉの正確な位置１／９（＝０．１１１）、２／９（＝０．２２２）、…、８／９（＝０．８８９）、９／９（＝１）を示している。さらに、その下段には、上記定義した３ビットの位置データの値を示している。
一例として、規定値Ｙを５００．７とすれば、上位プリセット値として５００＋１（１は繰り上げ値）＝５０１を第２カウンタ２１にプリセットし、下位プリセット値として０．７に近い位置データ１０１（０．６６７）または１１０（０．７７８）を設定すればよい。つまり、スタートパルスＳＰが与えられて反転回路Ｎａから周回を開始したパルス信号は、パルス周回回路４、５を０．７周して反転回路ＮｆまたはＮｇの位置から取り出されて第２カウンタ２１に入力される。それ以降のパルス信号は、当該取り出し位置を起点として５００周の周回を繰り返す。
本実施形態のように、第３、第４パルス周回回路４、５において、下位プリセット値により指定された位置からパルス信号を取り出すと、規定値ＹつまりＡ／Ｄ変換時間を増やすことなく分解能を高めることができる。また、変換制御回路３７が動作遅延を有するためにその分だけ変換データ出力処理信号Ｓａの出力が遅れる場合には、下位プリセット値により規定値Ｙを減らす向きに調整することにより、当該遅延による変換精度の低下を未然に防止することができる。
ところで、本実施形態では、ＡＮＤゲート３６と第１、第２パルス周回回路２、３の入力レベルシフト回路１０、１１との間に、第２カウンタ２１とコンパレータ２２とＲＳフリップフロップ２３の遅延時間に相当する時間だけスタートパルスＳＰを遅延させるインバータ８４（遅延回路）を備えている。これにより、第３パルス周回回路４におけるパルス信号の周回数と第４パルス周回回路５におけるパルス信号の周回数との差が規定値Ｙに達した時点から変換データ出力処理信号Ｓａが出力されるまでの遅延時間分だけ、第３、第４パルス周回回路４、５の周回動作の開始に対し、第１、第２パルス周回回路２、３の周回動作の開始を遅延させることができる。その結果、変換制御回路３７の動作遅延に起因して、第１、第２パルス周回回路２、３におけるパルス周回数が本来の値よりも増えることを防止でき、より高精度のＡ／Ｄ変換データが得られる。
なお、本実施形態では、下位プリセット値を利用可能な構成と、遅延回路としてインバータ８４を設けた構成とをともに備えたが、少なくとも一方を備える構成であってもよい。
（第８の実施形態）
第８の実施形態について、図１７ないし図１９を参照しながら説明する。本実施形態は、ＴＡＤ方式のＡ／Ｄ変換回路の特徴を利用して、入力インターフェイスが有するオペアンプのオフセット電圧をキャンセルする技術である。
図１７および図１８は、それぞれＡ／Ｄ変換回路に対してアナログ入力電圧Ｖinと設定電圧Ｖsetを出力する入力インターフェイス９１、９２を示している。これら入力インターフェイス９１、９２は、Ａ／Ｄ変換回路９３と同じ半導体集積回路装置に形成されている。Ａ／Ｄ変換回路９３は、上述した或いは後述する何れかのＡ／Ｄ変換回路の構成に加え、１回のＡ／Ｄ変換期間のうちの前半の期間と後半の期間とを区別する１／２周期信号Ｓｈ（切替信号）を生成し出力する。センサ等からの入力電圧Ｖｓは、電源電圧範囲である０ＶからＶcc（５Ｖ）までの範囲内で変化する信号電圧である。
図１７において、オペアンプ９４は、Ｖcc／２（２．５Ｖ）の電圧を基準として入力電圧Ｖｓを−ｋ１倍（０＜ｋ１＜１）に増幅し、アナログ入力電圧Ｖinを得る。非反転入力端子には、規定電圧Ｖccを同一抵抗値を持つ抵抗９５、９６で分圧して得た電圧Ｖcc／２が与えられ、反転入力端子には、ゲインを決める抵抗９７、９８が接続されている。抵抗９７の抵抗値は、抵抗９８の抵抗値よりも大きく設定されている。オペアンプ９９は、規定電圧Ｖccを異なる抵抗値を持つ抵抗１００、１０１で分圧して得た設定電圧Ｖsetを出力する。
図１８において、オペアンプ１０２は、規定電圧Ｖccを同一抵抗値を持つ抵抗９５、９６で分圧して得た電圧Ｖcc／２を出力する。オペアンプ１０３は、電圧Ｖcc／２を基準として抵抗１０４、１０５で分圧された入力電圧Ｖｓをアナログ入力電圧Ｖinとして出力する。つまり、Ｖcc／２の電圧を基準として入力電圧Ｖｓを＋ｋ２倍（０＜ｋ２＜１）に増幅してアナログ入力電圧Ｖinを得る。
図１９は、上述したオペアンプ９４、９９、１０２、１０３の構成を示している。このオペアンプは、差動対回路部１０６、出力回路部１０７、入力切替回路１０８、出力切替回路１０９、負荷回路部１１０、トランジスタ１１１（定電流回路部）および位相補償回路部１１２を備えている。
差動対回路部１０６は、第１トランジスタ１０６ａと第２トランジスタ１０６ｂから構成され、トランジスタ１１１を介して定電流が供給されている。出力回路部１０７は、差動対回路部１０６の後段に位置し、バイアス電圧が与えられたトランジスタ１０７ａと、差動対回路部１０６の出力電圧が入力されるトランジスタ１０７ｂとから構成されている。負荷回路部１１０は、トランジスタ１１０ａ、１１０ｂから構成されている。
入力切替回路１０８は、４つのアナログスイッチ１０８ａ〜１０８ｄから構成され、１／２周期信号Ｓｈと当該信号Ｓｈをインバータ１１３で反転した信号に応じて、非反転入力端子、反転入力端子への入力電圧をそれぞれ第１、第２トランジスタ１０６ａ、１０６ｂまたは第２、第１トランジスタ１０６ｂ、１０６ａに出力する。出力切替回路１０９は、４つのアナログスイッチ１０９ａ〜１０９ｄから構成され、１／２周期信号Ｓｈとその反転信号に応じて、第１トランジスタ１０６ａまたは第２トランジスタ１０６ｂの出力電圧を出力回路部１０７に出力する。
１／２周期信号ＳｈがＨレベルのときは、アナログスイッチ１０８ａ、１０８ｂ、１０９ａ、１０９ｂがオン、アナログスイッチ１０８ｃ、１０８ｄ、１０９ｃ、１０９ｄがオフとなり、１／２周期信号ＳｈがＬレベルのときはこの逆となる。つまり、１／２周期信号Ｓｈのレベルが反転すると、出力回路部１０７に対する差動対回路部１０６の第１、第２トランジスタ１０６ａ、１０６ｂおよび負荷回路部１１０のトランジスタ１１０ａ、１１０ｂの接続形態が逆になるので、オペアンプのオフセット電圧の向き（正負）が逆になる。
一方、ＴＡＤ方式のＡ／Ｄ変換回路９３は、Ａ／Ｄ変換期間中、パルス周回回路２、３に印加される電圧Ｖcc−Ｖin、Ｖinの大きさおよびパルス周回回路４、５に印加される電圧Ｖcc−Ｖset、Ｖsetの大きさに応じて、パルス周回回路２〜５におけるパルス周回速度が変化する。従って、Ａ／Ｄ変換回路９３は、Ａ／Ｄ変換期間におけるアナログ入力電圧Ｖinの平均値と設定電圧Ｖsetの平均値に対するＡ／Ｄ変換データを得ていることになる。
そこで、Ａ／Ｄ変換の１周期のうち前半１／２の期間と後半１／２の期間とで１／２周期信号Ｓｈのレベルを反転し、オペアンプ９４、９９、１０２、１０３のオフセット電圧の向きを反転させる。これにより、Ａ／Ｄ変換の１周期に亘るアナログ入力電圧Ｖinと設定電圧Ｖsetに含まれるオフセット電圧の平均値が０となり、オペアンプのオフセット電圧がキャンセルされた高精度のＡ／Ｄ変換データを得ることができる。
なお、Ａ／Ｄ変換周期の中央時点で１／２周期信号Ｓｈのレベルを反転するのに先立って、スタートパルスＳＰを一旦Ｌレベルに戻してＡ／Ｄ変換回路９３のパルス周回動作を停止させ、１／２周期信号Ｓｈのレベル反転後、安定時間を待ってから再びスタートパルスＳＰをＨレベルに戻してパルス周回動作を再開させることが好ましい。
本実施形態によるオペアンプのオフセット補償は、Ａ／Ｄ変換回路９３の持つパルス周回動作における電圧平均化特性を利用しているので、前半期間終了時の周回データを保持するサンプルホールド回路や、前半期間の周回データと後半期間の周回データとを加算する加算回路が不要となる。
（第９の実施形態）
Ａ／Ｄ変換回路のホールセンサへの適用例である第９の実施形態について図２０を参照しながら説明する。ホールセンサ１１４は、ホール素子１１５、切替回路１１６および差動増幅回路１１７を備えている。Ａ／Ｄ変換回路９３は、上述した或いは後述する何れかのＡ／Ｄ変換回路であり、ホール素子１１５から出力されて差動増幅回路１１７で増幅されたホール電圧ＶＨをＡ／Ｄ変換する。Ａ／Ｄ変換回路９３は、上述した１／２周期信号Ｓｈ（切替信号）を生成し出力する。
ホール素子１１５は、一対をなす端子対１１５ａ、１１５ｂと他の一対をなす端子対１１５ｃ、１１５ｄを備えている。ホール素子１１５は、制御電流Ｉｃで定電流駆動され、磁気−電気変換特性に従って制御電流Ｉｃと磁束密度Ｂに比例したホール電圧ＶＨを出力する。
切替回路１１６は、１／２周期信号Ｓｈに応じてホール素子１１５に制御電流Ｉｃを流す端子対と、１／２周期信号Ｓｈに応じてホール素子１１５から差動増幅回路１１７に与えるホール電圧ＶＨを検出する端子対を切り替える。
ホール素子１１５は、寄生抵抗によるブリッジ回路とも見なせるため、これに起因して出力にオフセット電圧を有している。そこで、Ａ／Ｄ変換の１周期のうち前半１／２の期間と後半１／２の期間とで１／２周期信号Ｓｈのレベルを反転させる。このとき、切替回路１１６により制御電流Ｉｃを流す端子対と検出する端子対が入れ替わり、ホール素子１１５からの出力に含まれるオフセット電圧の極性が逆になる。例えば、前半１／２の期間で端子１１５ａから端子１１５ｂへ電流を流しながら、端子１１５ｃ、１１５ｄで検出し、後半１／２の期間では、端子位置を９０°回転した位置関係である、端子１１５ｃから端子１１５ｄへ電流を流し、端子１１５ｂ、１１５ａで検出する。このとき、Ａ／Ｄ変換の１周期のうち前半期間と後半期間とで出力に含まれるホール電圧ＶＨは同一極性となるが、出力に含まれるオフセット電圧は逆極性となり、Ａ／Ｄ変換の１周期に亘るオフセット電圧の平均値は０になる。従って、差動増幅回路１１７で増幅されたホール電圧ＶＨをＡ／Ｄ変換回路９３によりＡ／Ｄ変換すれば、第８の実施形態と同様にサンプルホールド回路や加算回路を用いることなく、前半期間と後半期間の加算ができるのでオフセット電圧がキャンセルされた高精度のＡ／Ｄ変換データを得ることができる。
本実施形態も、Ａ／Ｄ変換周期の中央時点で１／２周期信号Ｓｈのレベルを反転するのに先立って、スタートパルスＳＰを一旦Ｌレベルに戻してＡ／Ｄ変換回路９３のパルス周回動作を停止させ、１／２周期信号Ｓｈのレベル反転後、安定時間を待ってから再びスタートパルスＳＰをＨレベルに戻してパルス周回動作を再開させることが好ましい。
（第１０の実施形態）
第１０の実施形態について、図２１を参照しながら説明する。本実施形態は、本願のＡ／Ｄ変換回路の特徴を利用して、レシオメトリックなＡ／Ｄ変換システムを構成する技術である。Ａ／Ｄ変換回路９３は、上述した或いは後述する何れかのＡ／Ｄ変換回路である。
図２１に示す入力インターフェイス１１８は、例えばハーフブリッジ構成を持つ圧力センサ１１９の歪ゲージ抵抗１１９ａ、１１９ｂ（抵抗値Ｒ１、Ｒ２）から被変換電圧（検出物理量に応じた規定電圧Ｖccの分圧電圧）を入力し、バッファとしてのオペアンプ１０３を通してアナログ入力電圧Ｖinとしている。歪ゲージ抵抗１１９ａ、１１９ｂは規定電圧Ｖccを分圧しており、アナログ入力電圧Ｖinは規定電圧Ｖccに比例したレシオメトリックな電圧Ｒ２／（Ｒ１＋Ｒ２）×Ｖccとなる。これに対して、入力インターフェイス１１８では、抵抗１００、１０１（抵抗値Ｒ３、Ｒ４）で規定電圧Ｖccを分圧し、設定電圧Ｖsetが規定電圧Ｖccに比例したレシオメトリックな電圧Ｒ４／（Ｒ３＋Ｒ４）×Ｖccとなるようにしている。
その結果、Ａ／Ｄ変換回路９３について、（１０）式に示すΔｘは、系統Ｃ、Ｄにおける設定電圧Ｖsetと基準電圧ｘref（例えばＶcc／２）との差分電圧でありレシオメトリックな電圧となる。また、ΔｘABは、系統Ａ、Ｂにおけるアナログ入力電圧Ｖinと基準電圧ｘrefとの差分電圧であり同様にレシオメトリックな電圧となる。従って、Ａ／Ｄ変換回路９３は、（１０）式から明らかなように、抵抗１１９ａ、１１９ｂなどをセンシング素子としているセンサ１１９の出力電圧をＡ／Ｄ変換する際、センサ１１９が有するレシオメトリックな特性を相殺して電源電圧（規定電圧Ｖcc）の変動に影響されないＡ／Ｄ変換を行うことができる。
（第１１の実施形態）
第１１の実施形態について図２２ないし図２５を参照しながら説明する。本実施形態は、上述した各実施形態に対し、パルス周回回路として用いるリングディレイライン相互間の特性ばらつきに起因するＡ／Ｄ変換データへの影響を低減する技術である。
本実施形態をはじめ、ばらつき低減に関する後述する各実施形態において、第１ないし第４パルス周回回路２〜５は、これまで説明したように規定電圧線６、信号入力線７、設定電圧線９、第１、第２カウンタ２０、２１などとの間で固定化された接続をなす機能要素である。これに対し、第１ないし第４リングディレイラインａ〜ｄは、半導体集積回路装置のチップ（半導体基板）上に形成されたリング状の反転回路Ｎａ〜Ｎｘからなる実体要素である。
第１ないし第４リングディレイラインａ〜ｄは、それぞれ第１ないし第４パルス周回回路２〜５の何れとしても動作可能なように、周囲の回路との接続状態を変更可能に構成されている。なお、本実施形態において、対をなす第１、第２パルス周回回路２、３（系統Ａ、Ｂ）をまとめて第１変換部と言い、第３、第４パルス周回回路４、５（系統Ｃ、Ｄ）をまとめて第２変換部と言う。
図２３は、切替回路が付加されたリングディレイラインａ〜ｄの構成を示している。この切替回路は、リングディレイラインａ〜ｄの位置、すなわち第１ないし第４パルス周回回路２〜５に対する第１ないし第４リングディレイラインａ〜ｄの配置を切り替える。スイッチ１２１、１２２、１２３は、リングディレイラインａ〜ｄの高電位側電源線を規定電圧線６、信号入力線７、設定電圧線９の何れかに切り替えるスイッチである。スイッチ１２４、１２５、１２６は、リングディレイラインａ〜ｄの低電位側電源線を信号入力線７、設定電圧線９、グランド線８の何れかに切り替えるスイッチである。
スイッチ１２７〜１３０は、それぞれリングの先頭に位置する反転回路（ＮＡＮＤゲート）Ｎａの一入力端を系統Ａ〜Ｄの入力レベルシフト回路１０、１１の何れかに切り替えるスイッチである。スイッチ１３１〜１３４は、それぞれリングの最後に位置する反転回路（インバータ）Ｎｉ（＝Ｎｘ）の出力端を系統Ａ〜Ｄの出力レベルシフト回路１２、１３の何れかに切り替えるスイッチである。
これらのスイッチ１２１〜１３４は、リングディレイラインａ〜ｄとともに同一チップ上に形成されたＭＯＳトランジスタからなるアナログスイッチである。アナログスイッチのサイズは、抵抗値、抵抗値ばらつき、寄生容量による遅延への影響などを受けるため、最適化することが望ましい。
第１の実施形態で説明したように、パルス周回回路２〜５として用いられるリングディレイラインａ〜ｄは、近接した配置、同一形状・同一寸法での配置、同一方向の配置、大きいサイズの採用などの工夫により相互の特性ばらつきを低減することができる。しかし、構成するトランジスタのばらつきやレイアウト上の寄生素子（配線の抵抗、寄生容量を含む）のばらつきを完全にゼロにすることは困難である。そのため、各リングディレイラインａ〜ｄの遅延特性にばらつきが生じる。
図２５は、このばらつきに起因するＡ／Ｄ変換値誤差を表している。図２５（ａ）は、温度変化に対してＡ／Ｄ変換値誤差が全体として増減するオフセット温度特性を表しており、図２５（ｂ）は、温度変化に対してＡ／Ｄ変換値誤差の傾きが変化する感度温度特性を表している。一般に、これらオフセット温度特性と感度温度特性が同時に存在する。なお、オフセット温度特性と感度温度特性をゼロにしたとしても、リングディレイラインａ〜ｄの電圧−遅延特性の２次関数からのずれによる誤差は生じ得る（図８参照）。
図２２はＡ／Ｄ変換回路１３５の概略構成図であり、図２４はリングディレイラインａ〜ｄの配置切り替え方法を示している。スタートパルスＳＰを与えてから第２カウンタ２１等が規定値Ｙのカウントを完了するまでを１周期とし、１周期をリングディレイラインの数で割った時間すなわち１／４周期ごとの区間を第１区間ないし第４区間とする。切り替えをしない場合にはＡ／Ｄ変換の１周期はＡ／Ｄ変換時間ＴADに等しいが、切り替えをするとカウントの停止、切り替え動作などの余分な時間を生ずるため、Ａ／Ｄ変換の１周期はその分だけＡ／Ｄ変換時間ＴADよりも長くなる。
変換制御回路１３６は、第１ないし第４リングディレイラインａ〜ｄがそれぞれ第１ないし第４パルス周回回路２〜５として等時間（＝ＴAD／４）ずつ動作するように、１／４周期毎にその接続状態を切り替える。ここでは、図２４に示すようにリングディレイラインａ〜ｄをパルス周回回路２〜５に対し順次ローテーションさせているが、リングディレイラインａ〜ｄが１／４周期ずつ異なるパルス周回回路として動作するように位置を順次切り替えれば、ローテーション（回転）以外の配置切り替え方法でもよい。
具体的には、変換制御回路１３６は、カウンタ２０、２１等のカウントを停止させた上で位置切替信号を出力し、スイッチ１２１〜１３４を切り替えてリングディレイラインａ〜ｄの位置をパルス周回回路２〜５に対し１ずつずらす。その後、安定化時間を経てカウント再開信号を出力する。１／４周期の区間が終了すると、第２変換部から区間終了信号が出力されるので、変換制御回路１３６は、再びカウントを停止させて位置切替信号を出力する。これを第１区間から第４区間まで繰り返す。ここではカウントを停止させたが、パルス周回動作を停止させてもよい。
続いて、第１の実施形態で示した図７を参照しながら位置切替の作用を説明する。
第４パルス周回回路５として動作するリングディレイラインには電源電圧ｘ（＝設定電圧Ｖset）が印加され、第３パルス周回回路４として動作するリングディレイラインには電源電圧ｘ′（＝Ｖcc−Ｖset）が印加される。その結果、基準電圧ｘrefに対し常に（１）式と（２）式が成り立つ。
ｘ ＝ｘref＋Δｘ …（１：再出）
ｘ′＝ｘref−Δｘ …（２：再出）
すなわち、系統Ｄの第４パルス周回回路５として動作するリングディレイラインの電源電圧がΔｘだけ増加したとき、系統Ｃの第３パルス周回回路４として動作するリングディレイラインの電源電圧がΔｘだけ減少し、系統Ｃと系統Ｄのリングディレイラインへの電源電圧が等しくなったときの電圧が基準電圧ｘrefとなる。
４系統のリングディレイラインａ〜ｄの特性が微妙に異なるものと考え、Ａ／Ｄ変換の１周期の間にリングディレイラインａ〜ｄを第４パルス周回回路５として１／４単位時間ずつ動作させた場合、リングディレイラインの特性は（１３）式に示す２次関数で近似できる。ｙは、系統Ｄの第４パルス周回回路５に電源電圧ｘを印加したときの単位時間当たりの周回数である。
ｙ ＝１／４×（Ａ１・（Δｘ）２＋Ｂ１・（Δｘ）＋ｙref
＋Ａ２・（Δｘ）２＋Ｂ２・（Δｘ）＋ｙref
＋Ａ３・（Δｘ）２＋Ｂ３・（Δｘ）＋ｙref
＋Ａ４・（Δｘ）２＋Ｂ４・（Δｘ）＋ｙref） …（１３）
ここで、係数Ａ１〜Ａ４はΔｘに対する２次係数、係数Ｂ１〜Ｂ４はΔｘに対する１次係数であり、それぞれ（１４ａ）〜（１４ｄ）、（１５ａ）〜（１５ｄ）式で表せる。また、Ａ１、Ｂ１の１はリングディレイラインａを、Ａ２、Ｂ２の２はリングディレイラインｂを表し、以下同様にリングディレイラインｃ、ｄも表すものとする。α２１〜α２４、β２１〜β２４は温度ｔ℃に対する２次係数、α１１〜α１４、β１１〜β１４は温度ｔ℃に対する１次係数であり、３次以上の項は十分小さく無視できるものとする。また、ａ１〜ａ４、ｂ１〜ｂ４は２５℃の時のΔｘに対する係数である。ここでは基準温度を２５℃としたが、任意の基準温度に変更が可能である。
Ａ１＝ａ１・（１＋α１１・（ｔ−２５）＋α２１・（ｔ−２５）2） …（１４ａ）
Ａ２＝ａ２・（１＋α１２・（ｔ−２５）＋α２２・（ｔ−２５）2） …（１４ｂ）
Ａ３＝ａ３・（１＋α１３・（ｔ−２５）＋α２３・（ｔ−２５）2） …（１４ｃ）
Ａ４＝ａ４・（１＋α１４・（ｔ−２５）＋α２４・（ｔ−２５）2） …（１４ｄ）
Ｂ１＝ｂ１・（１＋β１１・（ｔ−２５）＋β２１・（ｔ−２５）2） …（１５ａ）
Ｂ２＝ｂ２・（１＋β１２・（ｔ−２５）＋β２２・（ｔ−２５）2） …（１５ｂ）
Ｂ３＝ｂ３・（１＋β１３・（ｔ−２５）＋β２３・（ｔ−２５）2） …（１５ｃ）
Ｂ４＝ｂ４・（１＋β１４・（ｔ−２５）＋β２４・（ｔ−２５）2） …（１５ｄ）
同様に、リングディレイラインａ〜ｄを第３パルス周回回路として１／４単位時間ずつ動作させた場合、リングディレイラインの特性は（１６）式に示す２次関数で近似できる。ｙ′は、系統Ｃの第３パルス周回回路４に電源電圧ｘ′を印加したときの単位時間当たりの周回数である。
ｙ′＝１／４×（Ａ１・（−Δｘ）２＋Ｂ１・（−Δｘ）＋ｙref
＋Ａ２・（−Δｘ）２＋Ｂ２・（−Δｘ）＋ｙref
＋Ａ３・（−Δｘ）２＋Ｂ３・（−Δｘ）＋ｙref
＋Ａ４・（−Δｘ）２＋Ｂ４・（−Δｘ）＋ｙref） …（１６）
（１３）式、（１６）式より次の（１７）式が成り立つ。
ｙ−ｙ′＝１／２×（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４）・Δｘ …（１７）
この（１７）式によれば、系統Ｄと系統Ｃの単位時間当たりの周回数差ｙ−ｙ′には、電圧変化Δｘに対する非直線性成分である２次係数Ａ１〜Ａ４の項がなくなっており、良好な直線性が確保されていることが分かる。また、γ点（既述）における周回数ｙ０とも無関係となる。系統Ａの第１パルス周回回路２および系統Ｂの第２パルス周回回路３も系統Ｃおよび系統Ｄと同様な構成を備えているので、Ａ/Ｄ変換データの直線性は同様に良好となる。
第３、第４パルス周回回路４、５として動作するリングディレイラインの周回数差がＹとなる時間ＴAD（Ａ／Ｄ変換時間）は（１８）式で表せる。
ＴAD＝Ｙ／（ｙ−ｙ′）
＝Ｙ／（１／２・（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４）・Δｘ） …（１８）
一方、第１、第２パルス周回回路２、３として動作するリングディレイラインについても、系統Ｂの第２パルス周回回路３として動作するリングディレイラインの電源電圧がΔｘABだけ増加したとき、系統Ａの第１パルス周回回路２として動作するリングディレイラインの電源電圧がΔｘABだけ減少し、系統Ａと系統Ｂのパルス周回回路２、３への電源電圧が等しくなったときの電圧がｘrefとなる。従って、設定電圧Ｖsetに替えてアナログ入力電圧Ｖinを用いる点を除き、系統Ｃ、Ｄと同様に（１７）式が成立する。
リングディレイラインａ〜ｄに同時にパルス周回動作を開始させたとき、時間ＴADの経過時における第１、第２パルス周回回路２、３として動作するリングディレイラインの周回数差ＹABは（１９）式で表せる。ΔｘABは、系統Ａ、Ｂにおけるアナログ入力電圧Ｖinと基準電圧ｘrefとの差分電圧Ｖin−ｘrefである。
ＹAB＝１／２・（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４）・ΔｘAB・ＴAD
＝（ΔｘAB／Δｘ）×Ｙ …（１９）
この（１９）式は、温度特性を有している係数Ａ１〜Ａ４、Ｂ１〜Ｂ４がなくなった数式となっており、得られたＡ／Ｄ変換データＹABに温度特性がないことを示している。すなわち、第３、第４パルス周回回路４、５として動作するリングディレイラインの単位時間当たりの周回数差ｙ−ｙ′が規定値Ｙとなる時点を検出し、その時点での第１、第２パルス周回回路として動作するリングディレイラインの周回数差ＹABを取得すると、温度依存性のないＡ／Ｄ変換データを得られることを意味している。
本実施形態によれば、Ａ／Ｄ変換の１周期内で、第１ないし第４リングディレイラインａ〜ｄがそれぞれ第１ないし第４パルス周回回路２〜５の各位置で同一時間ずつ動作するので、リングディレイラインａ〜ｄの特性にばらつきが存在しても、各配置での特性が平均化され、オフセット温度特性および感度温度特性を低減することができる。また、１周期を（リングディレイラインの個数×Ｍ）で割った時間すなわち１／（４Ｍ）周期ごとの区間に分け、１回のＡ／Ｄ変換期間中に上述したローテーション（４回の切替動作）をＭ回（Ｍ＝１、２、…）繰り返してもよい。このように区間数を増やすことにより一層高い平均化効果が得られる。
（第１２の実施形態）
第１２の実施形態について図２６ないし図３１を参照しながら説明する。
本願では図２８からも分かるようにＡ／Ｄ変換時間とサンプリング周期を一致させているため、Ａ／Ｄ変換時間の逆数がサンプリング周波数となる。このことは他の実施形態においても同様である。
上述したＴＡＤ方式のＡ／Ｄ変換回路は、変換時間内において積分効果すなわち移動平均によるフィルタ効果を有している。そのため、アナログ入力電圧Ｖinを所定のサンプリング周波数（例えば１ＭＨｚ）で繰り返しＡ／Ｄ変換する場合、例えばサンプリング周波数の１／１０以上の周波数で減衰傾向（フィルタ効果）が見られる（図３１（ａ）参照）。このフィルタ効果は、アンチエイリアシングフィルタの不要化または簡略化に貢献すると期待される。なお、図３１はフィルタ効果を見積もったものである。
一方、上述した各Ａ／Ｄ変換回路は、温度変化による変換誤差を低減するため、従来技術のように一定時間だけ周回動作を行うのではなく、系統Ｃ、Ｄに設定電圧Ｖsetを与えて第３、第４パルス周回回路４、５のパルス周回数の差が規定値Ｙになるまで周回動作を行っている。このため、Ａ／Ｄ変換時間は温度によって変化する。そこで、一定周波数で繰り返しＡ／Ｄ変換をする場合、アナログ入力電圧Ｖinの範囲、設定電圧Ｖsetおよび温度変化範囲に基づいて最長のＡ／Ｄ変換時間を予測し、その時間よりも長い変換周期を設定している。
しかし、このようにして一定のサンプリング周波数でＡ／Ｄ変換を実行すると、各変換周期においてＡ／Ｄ変換が実行されない期間が生じ、Ａ／Ｄ変換処理の相互間に待ち時間（切れ目）ができる。Ａ／Ｄ変換の１周期を第１区間から第４区間に分け、各区間ごとに第１ないし第４パルス周回回路２〜５に対する第１ないし第４リングディレイラインａ〜ｄの配置を切り替える場合でも、区間の相互間に単なる配置の切り替え時間よりも長い待ち時間（切れ目）ができる。
この切れ目ではＡ／Ｄ変換過程の移動平均動作が中断するので、Ａ／Ｄ変換回路が有する上記フィルタ効果の低下が生じる。図３１（ａ）において、楕円で囲んだ部分で減衰量（絶対値）が低下している。本実施形態のＡ／Ｄ変換回路１４１、１４２は、各変換周期において切れ目が生じないように（つまり絶えず移動平均動作が実行されるように）、第１カウンタ２０と第２カウンタ２１を２組備え、各変換周期において２つのＡ／Ｄ変換を互いにずらしたタイミングで並行して実行する。また、第１１の実施形態のようにＡ／Ｄ変換の１周期を第１区間から第４区間に分け、第１ないし第４リングディレイラインａ〜ｄの配置を切り替える。切り替え後は、安定化時間を待って次の動作に移行する。
図２６、図２７は、Ａ／Ｄ変換回路１４１、１４２の全体構成図である。両構成の違いは、ラッチ＆エンコーダ１４、１５とそれに付随する要素の有無である。Ａ／Ｄ変換回路１４２は、Ａ／Ｄ変換回路１４１に対し周回パルスの位置データを除いた動作となるので、ここでは図２６の構成について説明する。
Ａ／Ｄ変換回路１４１は、第１、第２パルス周回回路２、３（系統Ａ、Ｂ）を含む第１変換部、第３、第４パルス周回回路４、５（系統Ｃ、Ｄ）を含む第２変換部、タイミング制御回路１４３およびＡ／Ｄ値ラッチ１４４から構成されている。外部からＡ／Ｄ変換回路１４１に入力される信号は、リセットパルスＲＰ、スタートパルスＳＰ、外部クロックである。図中、第１変換部と第２変換部の内部において、パルス周回回路２〜５の具体的構成、レベルシフト回路１０〜１３、１６、１７およびタイミング制御回路１４３からの各種信号線は省略されている。
並行してＡ／Ｄ変換を実行できるように、第１変換部と第２変換部は、それぞれ２つの第１カウンタ２０ａ、２０ｂと２つの第２カウンタ２１ａ、２１ｂを備えている。これらのカウンタ２０ａ、２０ｂ、２１ａ、２１ｂの構成は、図４に示す構成と同じである。以下の説明では、対をなして動作する第１カウンタ２０ａと第２カウンタ２１ａをまとめてカウンタＡと称し、第１カウンタ２０ｂと第２カウンタ２１ｂをまとめてカウンタＢと称することがある。
第１変換部において、第１カウンタ２０ａ、２０ｂのカウントアップ入力端子には、第２パルス周回回路３の出力信号が出力レベルシフト回路（図示せず）を介して入力され、カウントダウン入力端子には、第１パルス周回回路２の出力信号が出力レベルシフト回路（図示せず）を介して入力される。第１カウンタ２０ａ、２０ｂのストップ端子、ストップ解除端子、プリセット端子には、それぞれタイミング制御回路１４３から出力されるストップ信号Ａ、Ｂ、ストップ解除信号Ａ、Ｂ、リセット信号Ａ、Ｂが入力される。
タイミング制御回路１４３からラッチ＆エンコーダ用ラッチ信号が出力されると、減算器１９は、ラッチ＆エンコーダ１５が出力する位置データからラッチ＆エンコーダ１４が出力する位置データを減算し、記憶手段であるメモリ１４７はこの減算値を記憶する。メモリ１４７に記憶されるデータ数は、Ａ／Ｄ変換の１周期が４区間からなる場合（図２８参照）は１２個、Ａ／Ｄ変換の１周期が８区間からなる場合（図３０参照）は２４個である。メモリ１４７に替えてラッチその他の記憶回路で構成してもよい。
タイミング制御回路１４３から積算開始信号が出力されると、加算器１４５は、カウンタ２０ａ、２０ｂが出力するカウント値を加算し、上位ビットラッチ１４６に出力する。端数積算回路１４８は、メモリ１４７に記憶されている位置データに基づく積算演算をして上位ビット（周回数データ）への繰り上がり（正の値）、あるいは繰り下がり（負の値）分と下位ビットを求める。加算器１４９は、上位ビットラッチ１４６の周回数データと端数積算回路１４８からの繰り上がり（正の値）、あるいは繰り下がり（負の値）分とを加算してＡ／Ｄ変換データの上位１４ビットとし、端数積算回路１４８からの下位ビットをＡ／Ｄ変換データの下位４ビットとする。この１８ビットのＡ／Ｄ変換データは、変換終了信号によりＡ／Ｄ値ラッチ１４４に保持される。
一方、第２変換部には、第２カウンタ２１ａ、２１ｂに対応してコンパレータ２２ａ、２２ｂおよびＲＳフリップフロップ２３ａ、２３ｂが設けられている。コンパレータ２２ａ、２２ｂから全ビット０を示すＨレベルの比較結果信号が出力されると、ＲＳフリップフロップ２３ａ、２３ｂはセットされ、それらのＱ出力から変換データ出力処理信号に相当するＨレベルの区間終了信号Ａ、Ｂを出力する。第２カウンタ２１ａ、２１ｂのプリセット端子とＲＳフリップフロップ２３ａ、２３ｂのリセット端子には、それぞれタイミング制御回路１４３から出力されるプリセット兼リセット信号Ａ、Ｂが入力される。
待機時間ラッチ１５０は、タイミング制御回路１４３から待機時間ラッチ信号が出力されると、その時の第２カウンタ２１ａの出力値を保持する。第２カウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して、待機時間ラッチ１５０に保持されたカウント値の全ビットを反転回路１５１により反転した上でプリセットする。一方、第２カウンタ２１ａは、プリセット兼リセット信号Ａに対応して図示しないＲＯＭに設定された値（規定値Ｙの１／４の値）または全ビット１のデータをプリセットする。
次に、作用について図２８ないし図３１を参照しながら説明する。
図２８は、Ａ／Ｄ変換の概略的なタイミングチャートを示している。Ａ／Ｄ変換の１周期は、１／４周期幅を持つ第１区間から第４区間に分けられる。各区間は、第１１の実施形態と同様に、それぞれ第１ないし第４パルス周回回路２〜５に対する第１ないし第４リングディレイラインａ〜ｄの配置が異なる。リングディレイラインａ〜ｄは、それぞれパルス周回回路２〜５として等時間ずつ動作する。この区間の切り替えは、一定周期を持つ外部クロックの立ち上がりに同期して行われる。
各区間の幅すなわち外部クロックの周期は、上述したように、想定される最長のＡ／Ｄ変換時間よりも長く設定された変換周期の１／４、すなわち１回のＡ／Ｄ変換で第２カウンタ２１ａが実際に規定値Ｙ／４をカウントしている時間ＴAD／４よりも長くなるように設定されている。従って、１区間は、ＴAD／４の時間幅を持ちカウンタ２１ａが系統Ｃ、Ｄからの周回パルスを規定値Ｙ／４だけアップダウンカウントする計測時間と、残りの待機時間との和となる。
第２カウンタ２１ａは、待機時間においても系統Ｃ、Ｄからの周回パルスをアップダウンカウントし、その待機時間の計測を行う。待機時間は温度変化により変動するので、本実施形態では各区間ごとに待機時間を計測している。ただし、第１区間の開始時に必要となる待機時間は、Ａ／Ｄ変換の開始に先立つ外部クロックの１周期（事前区間）を使って計測する。
各区間では、カウンタＡを用いた規定値Ｙ／４のカウント動作とカウンタＢを用いた規定値Ｙ／４のカウント動作とをずらして実行させることにより、切れ目（Ａ／Ｄ変換過程の移動平均動作が中断する期間）ができないようにしている。すなわち、外部クロックの立ち上がり時点である区間の開始時から、Ａ／Ｄ変換処理に係るカウンタＡを用いた規定値Ｙ／４のカウント動作（図中「計測」と記載）を開始し、区間の開始時から待機時間が経過した時点から、Ａ／Ｄ変換処理に係るカウンタＢを用いた規定値Ｙ／４のカウント動作（図中「計測」と記載）を開始する。カウンタＢを用いたカウント動作は、次の区間の開始時に終了する。
カウンタＡは、規定値Ｙ／４のカウント動作が終了した時点から次の区間の開始時点までの間、系統Ｃ、Ｄからの周回パルスをアップダウンカウントし、そのカウント値を待機時間計数値として待機時間ラッチ１５０に一時的に保持する。カウンタＢは、当該次の区間で、系統Ｃ、Ｄからの周回パルスを上記待機時間のカウント値だけカウントした時点からＡ／Ｄ変換処理に係る規定値Ｙ／４のカウント動作を開始する。ただし、Ａ／Ｄ変換開始前の事前区間では、カウンタＡを用いた規定値Ｙ／４のカウント動作は、待機時間の計測開始時点を得るためのダミー動作として実行される。
Ａ／Ｄ変換データＤＴは、カウンタＡのカウント値およびラッチ＆エンコーダ１４、１５の値の差分値に基づくＡ／Ｄ変換データと、カウンタＢのカウント値およびラッチ＆エンコーダ１４、１５の値の差分値に基づくＡ／Ｄ変換データとを加算したデータである。これにより、上述した各実施形態と比べて事実上１ビット分だけ有効ビットが増えることになる。なお、加算したデータを１／２倍して平均値を求めてもよい。
図３０も、Ａ／Ｄ変換の概略的なタイミングチャートである。この場合は、Ａ／Ｄ変換の１周期は、１／８周期幅を持つ第１区間から第４区間が２回実行される。以下では、図２８に示す方式のＡ／Ｄ変換について詳しく説明する。
図２９は、Ａ／Ｄ変換の詳細なタイミングチャートを示している。Ａ／Ｄ変換は、時刻ｔ０のリセットパルスＲＰの入力と、それに続くスタートパルスＳＰの入力により開始される。Ａ／Ｄ変換の１周期の間、第１変換部のカウンタ２０ａ、２０ｂは、それぞれストップ信号Ａ、Ｂによりカウントを停止し、ストップ解除信号Ａ、Ｂによりカウントを開始する。両者とも時刻ｔ２でカウント値が０にプリセットされた後は、Ａ／Ｄ変換が終了する時刻ｔ６までカウント値はプリセットおよびリセットされない。カウント値０のプリセットは、リセット信号Ａ、Ｂによりなされる。
第２カウンタ２１ａ、２１ｂは、ストップ信号とストップ解除信号が入力されないので、全期間を通じてカウント動作を継続する。第２カウンタ２１ａ、２１ｂの出力値が全ビット０になると、それぞれＲＳフリップフロップ２３ａ、２３ｂがセットされ、Ｈレベルの区間終了信号Ａ、Ｂ（上述した各実施形態で説明した変換データ出力処理信号Ｓａと等価な信号）を出力する。ただし、外部クロックの立ち上がりから次の立ち上がりまでの間において、１回目の区間終了信号Ａ、Ｂのみがタイミング制御回路１４３によって有効と見なされるものとする。各動作のトリガとなるのは、外部クロックおよび有効な（上記１回目の）区間終了信号である。
（１）時刻ｔ０（事前の待機時間計測）
リセットパルスＲＰが入力された後、スタートパルスＳＰと外部クロックの立ち上がりが同時に入力される。タイミング制御回路１４３は、外部クロックの立ち上がりに対応して、第２変換部のプリセット兼リセット信号Ａを生成する。これにより、第２変換部のカウンタ２１ａにＲＯＭ（図示せず）に設定された値がプリセットされ、カウンタ２１ａはダミーのアップダウンカウントを開始する。このときＲＳフリップフロップ２３ａもリセットされる。ＲＯＭには、規定値Ｙの１／４の値が予め記憶されている。
（２）時刻ｔ１（事前の待機時間計測）
やがて、第２変換部のカウンタ２１ａが０に到達すると、ＲＳフリップフロップ２３ａは区間終了信号Ａを出力する。タイミング制御回路１４３は、区間終了信号Ａに対応して第２変換部のプリセット兼リセット信号Ａを出力する。第２カウンタ２１ａは、引き続き待機時間の計測のためのアップダウンカウントを行う。このときＲＳフリップフロップ２３ａがリセットされる。
プリセット兼リセット信号Ａによるプリセット値は、次の第１区間での当該カウント値の使用に備えて全ビット１とされる。すなわち、当該第２カウンタ２１ａのカウント値は、次の第１区間において開始時からの待機時間としてカウンタ２１ｂでカウントされ、カウンタ２１ｂの全ビットが０になった時点で区間終了信号Ｂが出力される。そのためには、第１区間の開始時に、カウンタ２１ｂに当該カウント値の２の補数をプリセットする必要がある。
２の補数を作るには、上記プリセット兼リセット信号Ａによるプリセット値を全ビット１（つまり−１）とし、次の第１区間で当該カウント値の全ビットを反転回路１５１により反転した上で第２カウンタ２１ｂにプリセットすればよい。ただし、本実施形態を第３または第６の実施形態に適用する場合には、２の補数に変換する必要がないため、上記プリセット兼リセット信号Ａによるプリセット値は０とし、反転回路１５１の動作を無効とする。
（３）時刻ｔ２（Ａ／Ｄ変換の開始）
タイミング制御回路１４３は、外部クロックの立ち上がりに対応して初めに第２変換部に対し待機時間ラッチ信号を出力する。これにより、第２変換部のカウンタ２１ａのカウント値が待機時間ラッチ１５０に保存される。続いて位置切替信号を出力し、各リングディレイラインａ〜ｄのパルス周回回路２〜５に対するローテーションを行う。
さらに、タイミング制御回路１４３は、第１変換部のストップ解除信号Ａ、リセット信号Ａ、リセット信号Ｂ、および第２変換部のプリセット兼リセット信号Ａ、プリセット兼リセット信号Ｂを出力する。第２変換部のカウンタ２１ａは、プリセット兼リセット信号Ａに対応してＲＯＭに設定された値（規定値Ｙの１／４の値）をプリセットし、カウントを継続する。第１変換部のカウンタ２０ａは、リセット信号Ａに対応してカウント値を０にプリセットし、ストップ解除信号Ａに対応してＡ／Ｄ変換処理に係る周回パルスのアップダウンカウントを開始する。
一方、第２変換部のカウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して待機時間ラッチ１５０に保持された値の全ビット反転値をプリセットし、カウントを開始する。第１変換部のカウンタ２０ｂは、リセット信号Ｂに対応してカウント値がリセットされるが、カウントは停止したままである。プリセット兼リセット信号Ａ、Ｂに対応してＲＳフリップフロップ２３ａ、２３ｂもリセットされる。
（４）時刻ｔ３（待機時間の終了）
第２変換部のカウンタ２１ｂの出力値が全ビット０になると、区間終了信号Ｂが出力される。タイミング制御回路１４３は、この区間終了信号Ｂに対応してラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値５としてメモリ１４７に記憶する。また、第１変換部のストップ解除信号Ｂと第２変換部のプリセット兼リセット信号Ｂを出力する。
第１変換部のカウンタ２０ｂは、ストップ解除信号Ｂに対応してＡ／Ｄ変換処理に係る周回パルスのアップダウンカウントを開始する。このカウントは、次の外部クロックの立ち上がりまで続く。第２変換部のカウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して待機時間ラッチ１５０に保持された値の全ビット反転値をプリセットし、カウントを継続する。
ただし、第１カウンタ２０ｂは、区間終了信号Ｂの発生時までではなく、次の第２区間の開始までの期間（この期間は第２カウンタ２１ｂが規定値Ｙ／４をカウントする期間に等しい）カウントするので、プリセット値はダミーデータとなる。また、このプリセット値と０との差が小さいため、この後、時刻ｔ５までの間に区間終了信号Ｂが発生する（図示せず）が、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Ｂに対応してＲＳフリップフロップ２３ｂもリセットされる。
（５）時刻ｔ４（カウンタＡによる計測終了）
第２変換部のカウンタ２１ａの出力値が全ビット０になると、区間終了信号Ａが出力される。タイミング制御回路１４３は、この区間終了信号Ａに対応して第１変換部のストップ信号Ａを出力し、第１変換部のカウンタ２０ａのカウントを停止させる。また、ラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値１としてメモリ１４７に記憶する。
また、タイミング制御回路１４３は、第２変換部のプリセット兼リセット信号Ａを出力する。第２カウンタ２１ａは、次の外部クロックの立ち上がりまで、待機時間の計測のためのアップダウンカウントを行う。このときのプリセット値は、（２）で説明したように全ビット１である。プリセット値と０との差が小さいため、この後、時刻ｔ５までの間に区間終了信号Ａが発生する（図示せず）が、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Ａに対応してＲＳフリップフロップ２３ａもリセットされる。
（６）時刻ｔ５（カウンタＢによる計測終了）
タイミング制御回路１４３は、外部クロックの立ち上がりに対応して第１変換部に対しストップ信号Ｂを出力し、第１変換部のカウンタ２０ｂのカウントを停止させる。また、ラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値６としてメモリ１４７に記憶する。さらに、第２変換部に対し待機時間ラッチ信号を出力し、第２変換部のカウンタ２１ａのカウント値が待機時間ラッチ１５０に保存される。続いて位置切替信号を出力し、各リングディレイラインａ〜ｄのパルス周回回路２〜５に対するローテーションを行う。
さらに、タイミング制御回路１４３は、第１変換部のストップ解除信号Ａおよび第２変換部のプリセット兼リセット信号Ａ、プリセット兼リセット信号Ｂを出力する。第２変換部のカウンタ２１ａは、プリセット兼リセット信号Ａに対応してＲＯＭに設定された値（規定値Ｙの１／４の値）をプリセットし、カウントを継続する。第１変換部のカウンタ２０ａは、ストップ解除信号Ａに対応してＡ／Ｄ変換処理に係る周回パルスのアップダウンカウントを開始する。第１変換部のカウンタ２０ｂのカウントは停止したままである。
一方、第２変換部のカウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して待機時間ラッチ１５０に保持された値の全ビット反転値をプリセットし、カウントを継続する。プリセット兼リセット信号Ａ、Ｂに対応してＲＳフリップフロップ２３ａ、２３ｂもリセットされる。この後、Ａ／Ｄ変換終了（時刻ｔ６）まで配置の切り替えが繰り返されるが、同様の動作となるので説明は省略する。
（７）時刻ｔ６（Ａ／Ｄ変換終了）
タイミング制御回路１４３は、外部クロックの立ち上がりに対応して第１変換部のストップ信号Ｂを出力し、第１変換部のカウンタ２０ｂのカウントを停止させる。また、ラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値１２としてメモリ１４７に記憶する。さらに、第２変換部に対し待機時間ラッチ信号を出力し、第２変換部のカウンタ２１ａのカウント値が待機時間ラッチ１５０に保存される。次のＡ／Ｄ変換の開始に備え位置切替信号を出力し、各リングディレイラインａ〜ｄのパルス周回回路２〜５に対するローテーションを行う。
タイミング制御回路１４３は、（３）で説明したように第１変換部のストップ解除信号Ａ、リセット信号Ａ、リセット信号Ｂ、および第２変換部のプリセット兼リセット信号Ａ、プリセット兼リセット信号Ｂを出力する。これにより、第１変換部のカウンタ２０ａがカウント動作を開始する。第２変換部のカウンタ２１ａ、２１ｂは、上述したように常時カウントし続ける。
これとともに、タイミング制御回路１４３は積算開始信号を出力する。このとき、第１変換部のカウンタ２０ａ、２０ｂの和が上位ビットラッチ１４６に保存される。一方、下位ビットについて、ラッチ＆エンコーダ１４、１５の値の差分値（差分データ；位置データの差分値）は、第１変換部のカウンタ２０ａ、２０ｂによるＡ／Ｄ変換処理に係る周回パルスのアップダウンカウント（換言すれば第２変換部のカウンタ２１ａ、２１ｂによる規定値Ｙ／４のカウント、図２９では「計測」と表示）の開始時と終了時にメモリ１４７に記憶されている。ただし、配置の切り替えがされた直後の各リングディレイラインａ〜ｄのパルス位置は初期位置となっているので、カウンタ２０ａによる計測開始時の差分データを記憶する必要はない。
メモリ値１ ：第１区間におけるカウンタ２０ａによる計測終了時の差分データ
メモリ値２ ：第２区間におけるカウンタ２０ａによる計測終了時の差分データ
メモリ値３ ：第３区間におけるカウンタ２０ａによる計測終了時の差分データ
メモリ値４ ：第４区間におけるカウンタ２０ａによる計測終了時の差分データ
メモリ値５ ：第１区間におけるカウンタ２０ｂによる計測開始時の差分データ
メモリ値６ ：第１区間におけるカウンタ２０ｂによる計測終了時の差分データ
メモリ値７ ：第２区間におけるカウンタ２０ｂによる計測開始時の差分データ
メモリ値８ ：第２区間におけるカウンタ２０ｂによる計測終了時の差分データ
メモリ値９ ：第３区間におけるカウンタ２０ｂによる計測開始時の差分データ
メモリ値１０：第３区間におけるカウンタ２０ｂによる計測終了時の差分データ
メモリ値１１：第４区間におけるカウンタ２０ｂによる計測開始時の差分データ
メモリ値１２：第４区間におけるカウンタ２０ｂによる計測終了時の差分データ
端数積算回路１４８は、積算開始信号に対応して（メモリ値１＋メモリ値２＋メモリ値３＋メモリ値４）＋（メモリ値６−メモリ値５）＋（メモリ値８−メモリ値７）＋（メモリ値１０−メモリ値９）＋（メモリ値１２−メモリ値１１）の演算、すなわち（停止時メモリ値の総和）−（開始時メモリ値の総和）を行って総差分データを求め、上位ビットへの繰り上がり（正の値）、あるいは繰り下がり（負の値）分と下位ビットを求める。
加算器１４９は、上位ビットラッチ１４６からの上位データと端数積算回路１４８から上位ビットへの繰り上がり（正の値）、あるいは繰り下がり（負の値）分とを加算してＡ／Ｄ変換データの上位１４ビットとする。端数積算回路１４８の下位ビットは、Ａ／Ｄ変換データの下位４ビットとなる。タイミング制御回路１４３は、演算が完了した時点で変換終了信号を出力し、最終的な１８ビットのＡ／Ｄ変換データＤＴをＡ／Ｄ値ラッチ１４４に保持する。この演算は、他の処理例えば次のＡ／Ｄ変換処理と並行して実行することができる。
以上の説明は、Ａ／Ｄ変換の１周期を１／４周期幅を持つ区間に分けてリングディレイラインａ〜ｄの位置を切り替えた場合（Ｍ＝１）であったが、１周期を（リングディレイラインの個数×Ｍ）で割った時間すなわち１／（４Ｍ）周期ごとの区間に分け、１回のＡ／Ｄ変換期間中に上述したローテーション（４回の切替動作）をＭ回（Ｍ＝２、３、…）繰り返してもよい。図３０は、Ｍ＝２つまり１周期を８区間に分けた場合のＡ／Ｄ変換の概略的なタイミングチャートを示している。動作はＭ＝１の場合と同様となるが、ラッチ＆エンコーダ１４、１５を有する場合には、上述したようにメモリ１４７に記憶されるデータ数は２４個となる。
図３１は、Ａ／Ｄ変換回路の積分効果によるフィルタ特性を示している。（ａ）は第１１の実施形態のうち１周期を４区間に分けたＡ／Ｄ変換回路、（ｂ）は本実施形態のうち１周期を４区間に分けたＡ／Ｄ変換回路１４１、（ｃ）は本実施形態のうち１周期を８区間に分けたＡ／Ｄ変換回路１４１である。Ａ／Ｄ変換の繰り返し周波数（サンプリング周波数ｆｓ）は１ＭＨｚ、Ａ／Ｄ変換の１周期に占めるＡ／Ｄ変換に係る計測時間の割合は７０％である。
１周期のうち移動平均動作が中断される待機時間が３０％存在する（ａ）の場合には、４ＭＨｚ付近の減衰量（絶対値）が８ｄＢにまで低下している（図中、楕円で囲んだ部分）。これに対し（ｂ）の場合には、４ＭＨｚ付近の減衰量（絶対値）が１３ｄＢにまで改善される（図中、楕円で囲んだ部分）とともに、その上の周波数でも全体的に減衰量（絶対値）が改善されていることが分かる。また、（ｃ）の場合には、（ｂ）と比較して１３ｄＢの減衰量（絶対値）を持つ周波数が２倍（８ＭＨｚ）に高められ、その分だけアンチエイリアシングフィルタの設計が容易になることが分かる。これを一般化すると、Ａ／Ｄ変換の１周期を１／（４Ｍ）周期ごとの区間に分けると、減衰量（絶対値）が小さくなる（−１３ｄＢ）周波数が４Ｍ・ｆｓに現れる。
以上説明したように、本実施形態のＡ／Ｄ変換回路１４１、１４２は、第１ないし第４パルス周回回路２〜５から出力されるパルスを計数する２系統のカウンタＡ、Ｂを備え、一定周期で繰り返しＡ／Ｄ変換を実行する場合、カウンタＡ、Ｂ（カウンタ２０ａ、２０ｂ）の少なくとも一方により切れ目なく（配置切り替え時を除く）周回パルスのカウント動作を継続する。これにより、ＴＡＤ方式のＡ／Ｄ変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高めることができる。その結果、アンチエイリアシングフィルタを不要化または簡略化でき、フィルタに要する半導体集積回路装置内のレイアウト面積を低減することができる。
（第１３の実施形態）
第１３の実施形態について図３２ないし図３７を参照しながら説明する。
本実施形態は第１２の実施形態を変形したもので、第２カウンタはカウンタ２１ａ、２１ｂの２つ設けられているが、第１カウンタはカウンタ１６３の１つだけ設けられている。第１カウンタを１つのみとしてもＡ／Ｄ変換回路の移動平均によるローパスフィルタ効果を高めることができるように、第１カウンタ１６３は１／４周期幅を持つ各区間内では切れ目なくアップダウンカウントを行い、区間の切り替え時にのみ一時的にカウントを停止する。
そして、第１２の実施形態で第１カウンタ２０ａ、２０ｂの何れか一方のみがカウント動作をしていた期間（例えば図２９における時刻ｔ２〜ｔ３および時刻ｔ４〜ｔ５の期間）では、第１カウンタ１６３は周回パルスを入力すると１だけアップカウントまたはダウンカウントする（以下、通常計数モードと言う）。これに対し、第１２の実施形態で第１カウンタ２０ａ、２０ｂの両者がカウント動作をしていた期間（例えば図２９における時刻ｔ３〜ｔ４の期間）では、第１カウンタ１６３は周回パルスを入力すると２だけアップカウントまたはダウンカウントする（以下、２倍計数モードと言う）。
図３２、図３３は、Ａ／Ｄ変換回路１６１、１６２の全体構成図である。両構成の違いは、ラッチ＆エンコーダ１４、１５とそれに付随する要素の有無である。これらの構成は、図２６、図２７に示すＡ／Ｄ変換回路１４１、１４２対し、第１変換部のカウンタを１つに変更し、それに合わせてタイミング制御回路１６４の出力信号を変更した点、および第２変換部の待機時間ラッチ１５０を通常計測時間ラッチ１６６に変更した点が異なっている。
図３４は、第１カウンタ１６３のうち、図４に示すカウンタと異なる構成部分を抜き出して示している。計数モード切替回路１６５は、ＡＮＤゲート３４ｃから出力されるカウント信号を、カウンタ部２８の初段（ＬＳＢ）のＴフリップフロップ２８ａに入力するか、２段目のＴフリップフロップ２８ａに入力するかを切り替える。
ＡＮＤゲート３４ｃと初段のＴフリップフロップ２８ａとの間にはＡＮＤゲート１６５ａが設けられ、そのＡＮＤゲート１６５ａはインバータ１６５ｂにより反転された計数モード信号により制御される。２段目のＴフリップフロップ２８ａのＴ入力端子には、初段のＴフリップフロップ２８ａからのキャリー信号を入力とするＡＮＤゲート１６５ｃと、ＡＮＤゲート３４ｃからのカウント信号を入力とするＡＮＤゲート１６５ｄが設けられている。ＡＮＤゲート１６５ｃは、インバータ１６５ｅにより反転された計数モード信号により制御され、ＡＮＤゲート１６５ｄは計数モード信号により制御される。
計数モード信号がＬレベルのとき、ＡＮＤゲート１６５ａ、１６５ｃが通過状態となり通常計数モードとなる。一方、計数モード信号がＨレベルのとき、ＡＮＤゲート１６５ａ、１６５ｃが遮断状態、ＡＮＤゲート１６５ｄが通過状態となり２倍計数モードとなる。
次に、作用について図３５ないし図３７を参照しながら説明する。
図３５は、Ａ／Ｄ変換の概略的なタイミングチャートを示している。Ａ／Ｄ変換の１周期は、１／４周期幅を持つ第１区間から第４区間に分けられる。各区間は、第１１の実施形態と同様に、それぞれ第１ないし第４パルス周回回路２〜５に対する第１ないし第４リングディレイラインａ〜ｄの配置が異なる。リングディレイラインａ〜ｄは、それぞれパルス周回回路２〜５として等時間ずつ動作する。この区間の切り替えは、一定周期を持つ外部クロックの立ち上がりに同期して行われる。
各区間の幅すなわち外部クロックの周期は、想定される最長のＡ／Ｄ変換時間よりも長く設定された変換周期の１／４、すなわち１回のＡ／Ｄ変換で第２カウンタ２１ａが実際に規定値Ｙ／４をカウントしている時間ＴAD／４よりも長くなるように設定されている。各区間のうち最初と最後の（変換周期／４−ＴAD／４）の幅は、第１カウンタ１６３が通常計数モードとなる通常計測時間であり、それら２つの通常計測時間に挟まれた中央の（ＴAD／２−変換周期／４）の幅は、第１カウンタ１６３が２倍計数モードとなる２倍計測時間である。
第２カウンタ２１ａは、各区間の最初から系統Ｃ、Ｄの周回パルスを規定値Ｙ／４だけカウントした後、引き続き次の区間の開始時点までの間カウントして通常計測時間（＝変換周期／４−ＴAD／４）の計測を行う。そのカウント値は、通常計測時間ラッチ１６６に一時的に保持される。通常計測時間は温度変化により変動するので、本実施形態では各区間ごとに通常計測時間を計測している。ただし、第１区間の開始時に必要となる通常計測時間は、Ａ／Ｄ変換の開始に先立つ外部クロックの１周期（事前区間）を使って計測する。
各区間では、第１カウンタ１６３が通常計数モードまたは２倍計数モードの何れかで切れ目なくアップダウンカウントを実行することにより、切れ目（Ａ／Ｄ変換過程の移動平均動作が中断する期間）ができないようにしている。すなわち、外部クロックの立ち上がり時点である区間の開始時から通常計数モードによるカウント動作を開始し、前の区間で測定した通常計測時間（＝変換周期／４−ＴAD／４）が経過した時点から、２倍計数モードに移行する。区間の開始時点から第２カウンタ２１ａを用いた規定値Ｙ／４のカウント動作が終了した時点で、再び通常計数モードに移行する。
Ａ／Ｄ変換データＤＴは、Ａ／Ｄ変換の１周期が終了した時点の第１カウンタ１６３のカウント値およびラッチ＆エンコーダ１４、１５の値の差分値に基づくデータである。これにより、上述した各実施形態と比べて事実上１ビット分だけ有効ビットが増えることになる。なお、第１カウンタ１６３のカウント値を１／２倍して平均値を求めてもよい。
図３７も、Ａ／Ｄ変換の概略的なタイミングチャートである。この場合は、Ａ／Ｄ変換の１周期は、１／８周期幅を持つ第１区間から第４区間が２回実行される。以下では、図３５に示す方式のＡ／Ｄ変換について詳しく説明する。
図３６は、Ａ／Ｄ変換の詳細なタイミングチャートを示している。Ａ／Ｄ変換は、時刻ｔ０のリセットパルスＲＰの入力と、それに続くスタートパルスＳＰの入力により開始される。Ａ／Ｄ変換の１周期の間、第１変換部のカウンタ１６３は、区間の切り替わり時において、ストップ信号によりカウントを停止し、ストップ解除信号によりカウントを開始する。時刻ｔ２でカウント値が０にプリセットされた後は、Ａ／Ｄ変換が終了する時刻ｔ６までカウント値はプリセットおよびリセットされない。カウント値０のプリセットは、リセット信号によりなされる。
第２カウンタ２１ａ、２１ｂは、ストップ信号とストップ解除信号が入力されないので、全期間を通じてカウント動作を継続する。第２カウンタ２１ａ、２１ｂの出力値が全ビット０になると、それぞれＲＳフリップフロップ２３ａ、２３ｂがセットされ、Ｈレベルの区間終了信号Ａ、Ｂを出力する。ただし、外部クロックの立ち上がりから次の立ち上がりまでの間において、１回目の区間終了信号Ａ、Ｂのみがタイミング制御回路１６４によって有効と見なされるものとする。各動作のトリガとなるのは、外部クロックおよび有効な（上記１回目の）区間終了信号である
（１）時刻ｔ０（事前の通常計測時間計測）
リセットパルスＲＰが入力された後、スタートパルスＳＰと外部クロックの立ち上がりが同時に入力される。タイミング制御回路１６４は、外部クロックの立ち上がりに対応して、第２変換部のプリセット兼リセット信号Ａを生成する。これにより、第２変換部のカウンタ２１ａにＲＯＭ（図示せず）に設定された値がプリセットされ、カウンタ２１ａはダミーのアップダウンカウントを開始する。このときＲＳフリップフロップ２３ａもリセットされる。ＲＯＭには、規定値Ｙの１／４の値が予め記憶されている。
（２）時刻ｔ１（事前の通常計測時間計測）
やがて、第２変換部のカウンタ２１ａが０に到達すると、ＲＳフリップフロップ２３ａは区間終了信号Ａを出力する。タイミング制御回路１６４は、区間終了信号Ａに対応して第２変換部のプリセット兼リセット信号Ａを出力する。第２カウンタ２１ａは、引き続き通常計測時間の計測のためのアップダウンカウントを行う。このときＲＳフリップフロップ２３ａがリセットされる。
プリセット兼リセット信号Ａによるプリセット値は、次の第１区間での当該カウント値の使用に備えて全ビット１とされる。すなわち、当該第２カウンタ２１ａのカウント値は、次の第１区間において最初の通常計測時間としてカウンタ２１ｂでカウントされ、カウンタ２１ｂの全ビットが０になった時点で区間終了信号Ｂが出力される。そのためには、第１区間の開始時に、カウンタ２１ｂに当該カウント値の２の補数をプリセットする必要がある。
２の補数を作るには、上記プリセット兼リセット信号Ａによるプリセット値を全ビット１（つまり−１）とし、次の第１区間で当該カウント値の全ビットを反転回路１５１により反転した上で第２カウンタ２１ｂにプリセットすればよい。ただし、本実施形態を第３または第６の実施形態に適用する場合には、２の補数に変換する必要がないため、上記プリセット兼リセット信号Ａによるプリセット値は０とし、反転回路１５１の動作を無効とする。
（３）時刻ｔ２（Ａ／Ｄ変換の開始）
タイミング制御回路１６４は、外部クロックの立ち上がりに対応して初めに第２変換部に対し通常計測時間ラッチ信号を出力する。これにより、第２変換部のカウンタ２１ａのカウント値が通常計測時間ラッチ１６６に保存される。続いて位置切替信号を出力し、各リングディレイラインａ〜ｄのパルス周回回路２〜５に対するローテーションを行う。
さらに、タイミング制御回路１６４は、第１変換部のストップ解除信号、リセット信号、Ｌレベルの計数モード信号、および第２変換部のプリセット兼リセット信号Ａ、プリセット兼リセット信号Ｂを出力する。第２変換部のカウンタ２１ａは、プリセット兼リセット信号Ａに対応してＲＯＭに設定された値（規定値Ｙの１／４の値）をプリセットし、カウントを継続する。第１変換部のカウンタ１６３は、リセット信号に対応してカウント値を０にプリセットし、ストップ解除信号に対応してＡ／Ｄ変換処理に係る周回パルスのアップダウンカウントを通常計数モードで開始する。
一方、第２変換部のカウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して通常計測時間ラッチ１６６に保持された値の全ビット反転値をプリセットし、カウントを開始する。プリセット兼リセット信号Ａ、Ｂに対応してＲＳフリップフロップ２３ａ、２３ｂもリセットされる。
（４）時刻ｔ３（通常計測時間の終了）
第２変換部のカウンタ２１ｂの出力値が全ビット０になると、区間終了信号Ｂが出力される。タイミング制御回路１６４は、この区間終了信号Ｂに対応してラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値５としてメモリ１４７に記憶する。また、Ｈレベルの計数モード信号と第２変換部のプリセット兼リセット信号Ｂを出力する。
第１変換部のカウンタ１６３は、Ａ／Ｄ変換処理に係る周回パルスのアップダウンカウントを計数モード信号に従って通常計数モードから２倍計数モードに切り替える。第２変換部のカウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して通常計測時間ラッチ１６６に保持された値の全ビット反転値をプリセットし、カウントを継続する。このプリセット値はダミーデータである。このプリセット値と０との差が小さいため、この後、時刻ｔ５までの間に区間終了信号Ｂが発生する（図示せず）が、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Ｂに対応してＲＳフリップフロップ２３ｂもリセットされる。
（５）時刻ｔ４（カウンタ１６３による計測終了）
第２変換部のカウンタ２１ａの出力値が全ビット０になると、区間終了信号Ａが出力される。タイミング制御回路１６４は、この区間終了信号Ａに対応して計数モード信号をＨレベルからＬレベルに変化させ、第１変換部のカウンタ１６３を２倍計数モードから通常計数モードに戻す。また、ラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値１としてメモリ１４７に記憶する。
また、タイミング制御回路１６４は、第２変換部のプリセット兼リセット信号Ａを出力する。第２カウンタ２１ａは、次の外部クロックの立ち上がりまで、通常計測時間の計測のためのアップダウンカウントを行う。このときのプリセット値は、（２）で説明したように全ビット１である。プリセット値と０との差が小さいため、この後、時刻ｔ５までの間に区間終了信号Ａが発生する（図示せず）が、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Ａに対応してＲＳフリップフロップ２３ａもリセットされる。
（６）時刻ｔ５（カウンタ１６３による計測終了）
タイミング制御回路１６４は、外部クロックの立ち上がりに対応して第１変換部に対しストップ信号を出力し、第１変換部のカウンタ１６３のカウントを停止させる。また、ラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値６としてメモリ１４７に記憶する。さらに、第２変換部に対し通常計測時間ラッチ信号を出力し、第２変換部のカウンタ２１ａのカウント値が通常計測時間ラッチ１６６に保存される。続いて位置切替信号を出力し、各リングディレイラインａ〜ｄのパルス周回回路２〜５に対するローテーションを行う。
さらに、タイミング制御回路１６４は、第１変換部のストップ解除信号および第２変換部のプリセット兼リセット信号Ａ、プリセット兼リセット信号Ｂを出力する。第２変換部のカウンタ２１ａは、プリセット兼リセット信号Ａに対応してＲＯＭに設定された値（規定値Ｙの１／４の値）をプリセットし、カウントを継続する。第１変換部のカウンタ１６３は、ストップ解除信号に対応してＡ／Ｄ変換処理に係る周回パルスのアップダウンカウントを通常計数モードで開始する。
一方、第２変換部のカウンタ２１ｂは、プリセット兼リセット信号Ｂに対応して通常計測時間ラッチ１６６に保持された値の全ビット反転値をプリセットし、カウントを継続する。プリセット兼リセット信号Ａ、Ｂに対応してＲＳフリップフロップ２３ａ、２３ｂもリセットされる。この後、Ａ／Ｄ変換終了（時刻ｔ６）まで配置の切り替えが繰り返されるが、同様の動作となるので説明は省略する。
（７）時刻ｔ６（Ａ／Ｄ変換終了）
タイミング制御回路１６４は、外部クロックの立ち上がりに対応して第１変換部のストップ信号を出力し、第１変換部のカウンタ１６３のカウントを停止させる。また、ラッチ＆エンコーダ用ラッチ信号を出力し、ラッチ＆エンコーダ１４、１５の値の差分値をメモリ値１２としてメモリ１４７に記憶する。さらに、第２変換部に対し通常計測時間ラッチ信号を出力し、第２変換部のカウンタ２１ａのカウント値が通常計測時間ラッチ１６６に保存される。次のＡ／Ｄ変換の開始に備え位置切替信号を出力し、各リングディレイラインａ〜ｄのパルス周回回路２〜５に対するローテーションを行う。
タイミング制御回路１６４は、（３）で説明したように第１変換部のストップ解除信号、リセット信号、および第２変換部のプリセット兼リセット信号Ａ、プリセット兼リセット信号Ｂを出力する。これにより、第１変換部のカウンタ１６３が通常計数モードでカウント動作を開始する。第２変換部のカウンタ２１ａ、２１ｂは、上述したように常時カウントし続ける。
これとともに、タイミング制御回路１６４は積算開始信号を出力する。このとき、第１変換部のカウンタ１６３のカウント値が上位ビットラッチ１４６に保存される。一方、下位ビットについて、ラッチ＆エンコーダ１４、１５の値の差分値（差分データ；位置データの差分値）は、通常計数モードから２倍計数モードへの変更時（例えば時刻ｔ３）、２倍計数モードから通常計数モードへの変更時（例えば時刻ｔ４）および区間の終了時（例えば時刻ｔ５）に、メモリ１４７に記憶されている。ただし、配置の切り替えがされた直後の各リングディレイラインａ〜ｄのパルス位置は初期位置となっているので、区間の開始時の差分データを記憶する必要はない。
メモリ値１ ：第１区間における通常計数モードへの変更時の差分データ
メモリ値２ ：第２区間における通常計数モードへの変更時の差分データ
メモリ値３ ：第３区間における通常計数モードへの変更時の差分データ
メモリ値４ ：第４区間における通常計数モードへの変更時の差分データ
メモリ値５ ：第１区間における２倍計数モードへの変更時の差分データ
メモリ値６ ：第１区間の終了時における差分データ
メモリ値７ ：第２区間における２倍計数モードへの変更時の差分データ
メモリ値８ ：第２区間の終了時における差分データ
メモリ値９ ：第３区間における２倍計数モードへの変更時の差分データ
メモリ値１０：第３区間の終了時における差分データ
メモリ値１１：第４区間における２倍計数モードへの変更時の差分データ
メモリ値１２：第４区間の終了時における差分データ
端数積算回路１４８は、積算開始信号に対応して（メモリ値１＋メモリ値２＋メモリ値３＋メモリ値４）＋（メモリ値６−メモリ値５）＋（メモリ値８−メモリ値７）＋（メモリ値１０−メモリ値９）＋（メモリ値１２−メモリ値１１）の演算を行って総差分データを求め、上位ビットへの繰り上がり（正の値）、あるいは繰り下がり（負の値）分と下位ビットを求める。
加算器１４９は、上位ビットラッチ１４６からの上位データと端数積算回路１４８から上位ビットへの繰り上がり（正の値）、あるいは繰り下がり（負の値）分とを加算してＡ／Ｄ変換データの上位１４ビットとする。端数積算回路１４８の下位ビットは、Ａ／Ｄ変換データの下位４ビットとなる。タイミング制御回路１６４は、演算が完了した時点で変換終了信号を出力し、最終的な１８ビットのＡ／Ｄ変換データＤＴをＡ／Ｄ値ラッチ１４４に保持する。この演算は、他の処理例えば次のＡ／Ｄ変換処理と並行して実行することができる。
また、第１２の実施形態と同様に、１周期を１／（４Ｍ）周期ごとの区間に分け、１回のＡ／Ｄ変換期間中にローテーションをＭ回（Ｍ＝２、３、…）繰り返してもよい。図３７は、Ｍ＝２つまり１周期を８区間に分けた場合のＡ／Ｄ変換の概略的なタイミングチャートを示している。動作はＭ＝１の場合と同様となるが、ラッチ＆エンコーダ１４、１５を有する場合には、上述したようにメモリ１４７に記憶されるデータ数は２４個となる。
以上説明したように、本実施形態のＡ／Ｄ変換回路１６１、１６２は、第１ないし第４パルス周回回路２〜５から出力されるパルスを、第１カウンタ１６３により切れ目なく（配置切り替え時を除く）計数する。第１２の実施形態のように２系統のカウンタによりカウントしたときと同じＡ／Ｄ変換データＤＴを得るため、第１カウンタ１６３は通常計数モードと２倍計数モードとに切り替えてカウントする。
この構成により、第１２の実施形態と同様にＡ／Ｄ変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高めることができる。その結果、アンチエイリアシングフィルタを不要化または簡略化でき、フィルタに要する半導体集積回路装置内のレイアウト面積を低減することができる。また、第１２の実施形態に対し、第１変換部のカウンタの数を減らすことができるので、その分だけレイアウト面積を低減することができる。
（第１４の実施形態）
次に、複数チャンネルのＡ／Ｄ変換回路に係る第１４の実施形態について図３８および図３９を参照しながら説明する。図３８に示すＡ／Ｄ変換回路１７１は、上述した何れかのＡ／Ｄ変換回路を２チャンネル化したものである。
Ａ／Ｄ変換回路１７１は、第１チャンネルについての系統Ａ、Ｂに係るブロック（第１変換部１７２）、第２チャンネルについての系統Ａ、Ｂに係るブロック（第２変換部１７３）、および第１、第２チャンネルに共通な系統Ｃ、Ｄに係るブロック（第３変換部１７４）を備えている。
各チャンネルごとに独立して設けられる第１変換部１７２と第２変換部１７３は、それぞれ第１パルス周回回路、第２パルス周回回路、第１カウンタ、レベルシフト回路および必要に応じて第１周回位置検出回路と第２周回位置検出回路を備えている。また、各チャンネルに共通に設けられる第３変換部１７４は、第３パルス周回回路、第４パルス周回回路、第２カウンタ、レベルシフト回路および判定回路を備えている。
第１ないし第３変換部１７２〜１７４にはリセットパルスＲＰが入力可能とされており、このリセットパルスＲＰにより第１ないし第３変換部１７２〜１７４内のカウンタが一斉にリセット（０にプリセット）される。第３変換部１７４にＨレベルのスタートパルスＳＰが入力されると、第３変換部１７４を介して第１変換部１７２と第２変換部１７３にもスタートパルスＳＰが与えられ、全てのパルス周回回路が同時にパルス周回動作を開始する。
第１、第２変換部１７２、１７３の第１カウンタは、それぞれ第１パルス周回回路におけるパルス信号の周回数と第２パルス周回回路におけるパルス信号の周回数をカウントし、その差分値をＡ／Ｄ変換データの上位データとする。また、第１周回位置検出回路と第２周回位置検出回路を備えている場合には、第１パルス周回回路内でのパルス位置と第２パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてＡ／Ｄ変換データの下位データとする。第３変換部１７４は、第２カウンタが出力する差分値が規定値Ｙに達すると変換データ出力処理信号Ｓａを出力する。この時、第１、第２変換部１７２、１７３は、それぞれ第１カウンタの周回動作を停止し、アナログ入力電圧Ｖin1、Ｖin2に対するＡ／Ｄ変換データＤＴ１、ＤＴ２を出力する。
各実施形態で説明した１チャンネル構成のＡ／Ｄ変換回路は４つのパルス周回回路を必要とするが、これらをＮチャンネル（Ｎ＝１、２、…）とする場合、パルス周回回路の数は４Ｎではなく２Ｎ＋２で済むことになる。従って、多チャンネル化するほど半導体集積回路装置内に面積効率良くレイアウトすることが可能となる。
本実施形態も、第１１の実施形態と同様に第１ないし第６リングディレイラインａ〜ｆの配置を切り替えて、オフセット温度特性および感度温度特性を低減することができる。図３９は、リングディレイラインａ〜ｆの配置切り替え方法を示している。第１ないし第６リングディレイラインａ〜ｆを、それぞれ第１変換部１７２と第２変換部１７３の第１、第２パルス周回回路および第３変換部１７４の第３、第４パルス周回回路の何れとしても動作可能なように、周囲の回路との接続状態を変更可能に構成する。
スタートパルスＳＰを与えてから第３変換部１７４の第２カウンタが規定値Ｙのカウントを完了するまでを１周期とし、１周期をリングディレイラインの数で割った時間すなわち１／６周期ごとの区間を第１区間ないし第６区間とする。変換制御回路は、第１ないし第６リングディレイラインａ〜ｆがそれぞれ上述した各パルス周回回路として等時間（＝ＴAD／６）ずつ動作するように、１／６周期毎にその接続状態を切り替える。ここでは、リングディレイラインａ〜ｆを各パルス周回回路に対し順次ローテーションさせているが、リングディレイラインａ〜ｆが１／６周期ずつ異なるパルス周回回路として動作するように位置を順次切り替えれば、ローテーション以外の配置切り替え方法でもよい。
さらに一般化すれば、Ｎチャンネル（Ｎ＝１、２、…）の場合、１周期を（リングディレイラインの個数×Ｍ）で割った時間すなわち１／（（２Ｎ＋２）Ｍ）周期ごとの区間に分け、１回のＡ／Ｄ変換期間中に（２Ｎ＋２）回のローテーションをＭ回（Ｍ＝１、２、…）繰り返してもよい。このように区間数を増やすことにより一層高い平均化効果が得られる。
（第１５の実施形態）
以上説明した各実施形態（第２の実施形態を除く）において、バックゲートを基板電位（グランド）以外には接続できない場合では、例えば図２に示すＮチャネルＭＯＳトランジスタ２ｃと３ｃとでバックゲート以外の電極（ソース、ドレイン、ゲート）とバックゲートとの電位差が異なってしまうため、基板バイアス効果が特性に影響する。従って、パルス周回回路２〜５を含むＡ／Ｄ変換回路を構成するＮチャネルＭＯＳトランジスタを同一の半導体基板に形成する場合には、パルス周回回路２、４、入力レベルシフト回路１０などを構成するＮチャネルＭＯＳトランジスタのバックゲートを半導体基板の基板電位（グランド電位）に対し電気的に分離する必要がある。
そこで、図４０（ａ）に示すように、例えばＰ型半導体基板の場合、Ｐ型半導体基板上にディープＮウェルで囲まれたＰウェルを形成して二重ウェル構造とし、そこにＮチャネルＭＯＳトランジスタを形成することでグランド電位とは異なる基板電位を付与することができる。また、別の手段として、図４０（ｂ）に示すように、埋め込み酸化膜を有するＳＯＩ（Silicon on Insulator）基板のＳＯＩ層を、埋め込み酸化膜に達する絶縁分離トレンチにより囲まれた複数の領域に分割し、これら分割された各領域にＭＯＳトランジスタを形成することで、互いに異なる基板電位を付与することができる。
（第１６の実施形態）
図４１に示すＡ／Ｄ変換回路１８１は、第２の実施形態における増幅回路４２、４３（図９参照）をそれぞれ第１、第２全差動増幅回路１８２、１８３に変更した構成を有している。ラッチ＆エンコーダ１４、１５は設けられていない（設けてもよい）。また、全差動増幅回路１８２、１８３の非反転側出力線とグランド線８との間および反転側出力線とグランド線８との間には、反転回路Ｎａ〜Ｎｘの反転時の貫通電流による瞬間的な電圧低下に備えてバイパスコンデンサＣｐが設けられている。
一般に全差動増幅回路は、非反転出力電圧と反転出力電圧の平均値が一定値となるようにコモンモードフィードバック回路を備えている。このため、全差動増幅回路１８２、１８３の上記平均値（出力コモンモード電圧Ｖcom）は基準電圧Ｖref（例えばＶcc／２）に等しくなる。
全差動増幅回路１８２において、非反転出力側は通常のオペアンプのボルテージフォロワとして動作し、非反転出力電圧はアナログ入力電圧Ｖinに等しくなる。反転出力電圧は（１１）式と同様に２・Ｖref−Ｖinとなる。すなわち、全差動増幅回路１８２は、アナログ入力電圧Ｖinから基準電圧Ｖrefを減じた差分電圧とその正負反転電圧とを基準電圧Ｖrefに対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する。第１パルス周回回路２の反転回路Ｎａ〜Ｎｘは、全差動増幅回路１８２の反転出力端子とグランド線８とから電源電圧の供給を受け、第２パルス周回回路３の反転回路Ｎａ〜Ｎｘは、全差動増幅回路１８２の非反転出力端子とグランド線８とから電源電圧の供給を受ける。
全差動増幅回路１８３においても、同様にして非反転出力電圧は設定電圧Ｖsetに等しくなる。反転出力電圧は（１２）式と同様に２・Ｖref−Ｖsetとなる。すなわち、全差動増幅回路１８３は、設定電圧Ｖsetから基準電圧Ｖrefを減じた差分電圧とその正負反転電圧とを基準電圧Ｖrefに対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する。第３パルス周回回路４の反転回路Ｎａ〜Ｎｘは、全差動増幅回路１８３の反転出力端子とグランド線８とから電源電圧の供給を受け、第４パルス周回回路５の反転回路Ｎａ〜Ｎｘは、全差動増幅回路１８３の非反転出力端子とグランド線８とから電源電圧の供給を受ける。
本実施形態によれば、パルス周回回路２〜５の低電位側に位置するＮチャネルＭＯＳトランジスタのソースとバックゲートは全てグランド電位に接続されるので、第２の実施形態と同様の作用、効果が得られる。基準電圧ｘrefはＶcc／２に限られない。また、系統Ａ、Ｂの入力、系統Ｃ、Ｄの入力に対してそれぞれ全差動増幅回路１８２、１８３が介在するので、系統Ａ、Ｂの入力、系統Ｃ、Ｄの入力における遅延がそれぞれ等しくなる。その結果、周波数の高いアナログ入力電圧に対しても差動出力電圧の位相が揃い易いので、Ａ／Ｄ変換精度が一層高まることが期待できる。
（第１７の実施形態）
第１７の実施形態について、図４２ないし図４７を参照しながら説明する。本実施形態は、第８の実施形態と同様に、ＴＡＤ方式のＡ／Ｄ変換回路の特徴を利用して、入力インターフェイスが有する全差動オペアンプのオフセット電圧をキャンセルする技術である。
図４２、図４３は、Ａ／Ｄ変換回路１９３に対して２・Ｖref−Ｖin、Ｖin、２・Ｖref−Ｖset、Ｖsetを出力する入力インターフェイス１９１、１９２を示している（すなわち、図４１の全差動増幅回路１８２、１８３を図４２、図４３では全差動増幅回路１９４、１９５、１９６に置き換えたと考えればよく、Ａ／Ｄ変換回路１９３の中には増幅回路を一切含んでいない点に留意する必要がある。後述する第１８、第１９の実施形態の図４８、図４９においても同様である。これに伴い、入力電圧をＶｓとするなど、入力電圧Ｖinの扱いも異なっている。）。これら入力インターフェイス１９１、１９２は、Ａ／Ｄ変換回路１９３と同じ半導体集積回路装置に形成されている。Ａ／Ｄ変換回路１９３は、グランド線８を基準電位として上記４つの電圧が印加されるパルス周回回路２〜５を備えるとともに、既述した１／２周期信号Ｓｈを出力する。
図４２において、全差動オペアンプ１９４のゲインは抵抗９７、９８により定まる。抵抗９７、９８の抵抗値Ｒ５、Ｒ６にＲ５＞Ｒ６の関係が成立すると、ゲインは−ｋ３倍（０＜ｋ３＜１）となる。このとき、全差動オペアンプ１９４の非反転出力端子、反転出力端子からＡ／Ｄ変換回路１９３に入力される電圧２・Ｖref−Ｖin、Ｖinは、それぞれ（２０）式、（２１）式となる。電圧Ｖｓはセンサ等からの入力電圧である。
２・Ｖref−Ｖin＝−Ｒ６／Ｒ５（Ｖｓ−Ｖref）＋Ｖref …（２０）
Ｖin＝＋Ｒ６／Ｒ５（Ｖｓ−Ｖref）＋Ｖref …（２１）
全差動オペアンプ１９５は、非反転出力側がボルテージフォロワとして動作し、非反転出力電圧は設定電圧Ｖsetになり、反転出力電圧は２・Ｖref−Ｖsetになる。
図４３において、全差動オペアンプ１９６は、非反転出力側がボルテージフォロワとして動作する。全差動オペアンプ１９６の非反転出力端子、反転出力端子からＡ／Ｄ変換回路１９３に入力される電圧Ｖin、２・Ｖref−Ｖinは、それぞれ（２２）式、（２３）式となる。つまり、ゲインは＋ｋ４倍（０＜ｋ４＜１）となる。
Ｖin＝＋Ｒ８／（Ｒ７＋Ｒ８）（Ｖｓ−Ｖref）＋Ｖref …（２２）
２・Ｖref−Ｖin＝−Ｒ８／（Ｒ７＋Ｒ８）（Ｖｓ−Ｖref）＋Ｖref …（２３）
図４４は、上述した全差動オペアンプ１９４、１９５、１９６の構成を示している。この全差動オペアンプ１９４、１９５、１９６は、第１切替回路１９７、第１差動対回路部１９８、第２切替回路１９９、第１出力回路部２００ａ、２００ｂおよびコモンモードフィードバック回路２０１を備えている。
切替回路１９７、１９９を構成する切替スイッチ１９７ａ、１９７ｂ、１９９ａ、１９９ｂは、図４６に示すように４つのアナログスイッチ２０２ａ〜２０２ｄから構成されており、１／２周期信号Ｓｈと当該信号Ｓｈをインバータ２０３で反転した信号に応じて、端子Ｃと端子Ａとの間および端子Ｃと端子Ｂとの間の何れか一方を導通させる。第１切替回路１９７は、全差動オペアンプの反転入力端子、非反転入力端子と第１差動対回路部１９８の反転入力端、非反転入力端との間の２本の接続線を互いに入れ替える。第２切替回路１９９は、第１差動対回路部１９８の非反転出力端、反転出力端と第１出力回路部２００ａ、２００ｂとの間の２本の接続線を互いに入れ替える。
第１差動対回路部１９８は、図４５に示すようにフォールデッドカスコード接続の形態を有し、トランジスタ２０４〜２１５から構成されている。トランジスタ２０４、２０５は差動対を構成し、そのソースと規定電圧線６との間には定電流回路として動作するトランジスタ２０６、２０７がカスコード接続されている。規定電圧線６とグランド線８との間には、それぞれ対をなすトランジスタ２０８と２０９、トランジスタ２１０と２１１、トランジスタ２１２と２１３およびトランジスタ２１４と２１５が直列に接続されている。トランジスタ２０８と２１０およびトランジスタ２０９と２１１は、それぞれカスコード接続されており、差動対に対する能動負荷２１６を構成している。
トランジスタ２１４、２１５は、差動対の出力電流を折り返して上記能動負荷２１６に入力させるための定電流回路２１７を構成しており、その共通ゲート線にはコモンモードフィードバック信号ＣＭＦＢが入力されている。また、能動負荷２１６と定電流回路２１７との間に接続されたトランジスタ２１２、２１３は、トランジスタ２０４、２０５におけるミラー効果の発生を抑制するためのものである。これらトランジスタ２１２、２１３のソース（すなわちトランジスタ２１４、２１５のドレイン）は、それぞれトランジスタ２０４、２０５のドレインに接続されている。トランジスタ２１０、２１１の各ドレインが第１差動対回路部１９８の出力端となる。
全差動増幅回路では、通常、２つの出力電圧（＋、−）の平均値が基準電圧Ｖrefに等しくなるように負帰還であるコモンモードフィードバックをかける。本実施形態では、負帰還での発振を防止するため、通常のオペアンプの形式による位相補償コンデンサを用いている。こうすることでミラー効果が得られるため、小さな容量で済み、集積回路への搭載が容易となる。
図４４に示すコモンモードフィードバック回路２０１は、第３切替回路２１８、コモンモード電圧検出部２１９、第２差動対回路部２２０、第２出力回路部２２１、第４切替回路２２２および第５切替回路２２３を備えている。切替回路２１８、２２２、２２３を構成する切替スイッチ２１８ａ、２１８ｂ、２２２ａ、２２２ｂ、２２３ａ、２２３ｂは、図４６に示す構成を備えている。
コモンモード電圧検出部２１９は、相等しい抵抗値を持つ抵抗２１９ａと２１９ｂとの直列回路であって、第１出力回路部２００ａ、２００ｂの出力電圧を入力し、中間電圧であるコモンモード電圧Ｖcomを検出する。第３切替回路２１８は、第１出力回路部２００ａ、２００ｂ（全差動オペアンプの非反転出力端子、反転出力端子）とコモンモード電圧検出部２１９との間の２本の接続線を互いに入れ替える。
第２差動対回路部２２０は、第１差動対回路部１９８と同様にフォールデッドカスコード接続の形態を有し、トランジスタ２２４〜２３５から構成されている。トランジスタ２２４、２２５は差動対を構成し、トランジスタ２２６、２２７は定電流回路を構成している。トランジスタ２３２と２３４およびトランジスタ２３３と２３５は、差動対に対する能動負荷２３６を構成している。トランジスタ２２８、２２９は定電流回路２３７を構成している。
第２出力回路部２２１は、規定電圧線６とグランド線８との間に直列接続されたトランジスタ２３８〜２４１から構成されている。第２差動対回路部２２０の２つの出力端は、切替スイッチ２２３ｂを介してトランジスタ２４１のゲートに接続されるとともに、切替スイッチ２２３ｂと位相補償用のコンデンサ２４２を介してトランジスタ２３９、２４０のドレインに接続されている。切替スイッチ２２３ｂにより選択された第２差動対回路部２２０の出力電圧が上記コモンモードフィードバック信号ＣＭＦＢとなる。
第４切替回路２２２は、基準電圧Ｖrefとコモンモード電圧Ｖcomの第２差動対回路部２２０への入力線を互いに入れ替える。第５切替回路２２３のうち切替スイッチ２２３ｂは、第２差動対回路部２２０の出力端の一方を選択して第２出力回路部２２１に接続する。これとともに、切替スイッチ２２３ａは、切替スイッチ２２３ｂに選択されない出力端を選択してトランジスタ２３４、２３５のゲートに接続する。
なお、全差動オペアンプで用いる４つのバイアス電圧１〜４は、図４７に示すようにトランジスタ２４３〜２４６および抵抗２４７からなるバイアス電圧生成回路２４８により生成されている。
本実施形態によれば、１／２周期信号ＳｈがＨレベルのときに各切替スイッチの端子Ａ側に通じるアナログスイッチがオンとなり、１／２周期信号ＳｈがＬレベルのときに各切替スイッチの端子Ｂ側に通じるアナログスイッチがオンとなる。Ａ／Ｄ変換の１周期のうち前半１／２の期間と後半１／２の期間とで１／２周期信号Ｓｈのレベルを反転し、全差動オペアンプ１９４、１９５、１９６のオフセット電圧の向きを反転させる。これにより、Ａ／Ｄ変換の１周期に亘るアナログ入力電圧Ｖinと設定電圧Ｖsetに含まれるオフセット電圧の平均値が０となり、全差動オペアンプのオフセット電圧がキャンセルされた高精度のＡ／Ｄ変換データを得ることができる。
また、系統Ａ、Ｂの入力、系統Ｃ、Ｄの入力に対してそれぞれ全差動オペアンプ１９４または１９６、１９５が介在するので、系統Ａ、Ｂの入力、系統Ｃ、Ｄの入力における遅延がそれぞれ等しくなり、高周波信号に対しても差動出力の位相が揃い易くなる。その結果、Ａ／Ｄ変換精度が一層高まることが期待できる。
（第１８の実施形態）
図４８に示す入力インターフェイス２５１は、全差動オペアンプ１９５、１９６を用いた場合におけるレシオメトリックなＡ／Ｄ変換システムを構成するものである。本実施形態によれば、第１０の実施形態で説明したように、センサ１１９の出力電圧をＡ／Ｄ変換する際、センサ１１９が有するレシオメトリックな特性を相殺して電源電圧（規定電圧Ｖcc）の変動に影響されないＡ／Ｄ変換を行うことができる。
（第１９の実施形態）
図４９は、上記Ａ／Ｄ変換回路を圧力センサの出力電圧に適用した第１９の実施形態を示している。入力インターフェイス２６１は、圧力センサ２６２から入力した電流を電圧に変換して増幅しＡ／Ｄ変換回路１９３に出力するとともに、設定電圧Ｖsetと２・Ｖref−Ｖsetを生成しＡ／Ｄ変換回路１９３に出力する。
圧力センサ２６２は、ピエゾ抵抗効果を有する４つの歪ゲージ２６２ａ、２６２ｂ、２６２ｃ、２６２ｄ（抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４）からなるフルブリッジ回路を備えている。歪ゲージ２６２ａと２６２ｂおよび２６２ｃと２６２ｄは、それぞれ歪み量に対する抵抗値の変化の向きが逆になるように形成され、歪ゲージ２６２ａと２６２ｄおよび２６２ｂと２６２ｃは、それぞれ歪み量に対する抵抗値の変化の向きが同じになるように形成されている。
増幅回路部の構成は、特開２００２−１４８１３１号公報に記載されたものに相当し、通常の増幅回路と異なり、歪ゲージの歪み量に対する抵抗値の変化に伴い変化する電流を抵抗２６４、２６５に流すことによって出力電圧を得ている。全差動オペアンプ２６３の非反転出力側は、抵抗２６４を介して反転入力端子にフィードバックされ、反転出力側は、抵抗２６５を介して非反転入力端子にフィードバックされている。通常、抵抗２６４の抵抗値Ｒ９と抵抗２６５の抵抗値Ｒ１０は同じ値とする。
抵抗２６４、２６５の抵抗値を大きくすることで、出力感度（通常の増幅度に相当）を調整できる。また、歪ゲージ２６２ａ〜２６２ｄと抵抗２６４、２６５は異なる不純物濃度の拡散抵抗により形成され、それぞれの不純物濃度を適切に調整することにより、感度の温度特性をなくすことができる構成となっている。本実施形態の全差動オペアンプ２６３は、図４８に示す全差動オペアンプ１９６に相当している。
一方、直列に接続された抵抗２６６〜２６９は、規定電圧Ｖccを分圧して基準電圧Ｖrefと設定電圧Ｖsetを生成する。本実施形態では抵抗２６６〜２６９の抵抗値Ｒ１５〜Ｒ１８の間にＲ１５＋Ｒ１６＝Ｒ１７＋Ｒ１８の関係が成立している。これにより、基準電圧ＶrefはＶcc／２に等しくなり、設定電圧Ｖsetは基準電圧Ｖrefよりも高い電圧になる。
ところで、上述した実施形態の多くは、増幅回路をボルテージフォロワ形式として構成しているが、図４９に示したように必ずしもボルテージフォロワである必要はない。すなわち、図４９のＡ／Ｄ変換回路１９３にはオペアンプを含んでいないため、本実施形態によればＡ／Ｄ変換回路を必要とするセンサのアナログ回路は、２つの全差動オペアンプで構成できることを示している。このことは、半導体プロセスの微細化によって小型化できるデジタル部に比べ、オフセット電圧などの特性面から微細化しにくいアナログ部が少なくなり、コスト的に有利であることを示している。図４９においても、圧力センサ２６２が有するレシオメトリックな特性を相殺して、電源電圧（規定電圧Ｖcc）の変動に影響されないＡ／Ｄ変換を行うことができる。
なお、本実施形態では既に前述のような種々の特性補償が施されているので、Ａ／Ｄ変換後にブリッジ回路部のオフセット補正および感度補正を施す程度の軽微な演算補正をするだけで済むため、高速応答を要するセンサに好適である。
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
上述したパルス周回回路（リングディレイライン）は、確実に発振させる観点からＮＡＮＤゲートとインバータを奇数個連ねることで構成したが、確実な発振動作を実現した偶数個のインバータ（特開２０１０−１４８００５号公報などに記載されたもの）などで構成してもよい。偶数化によりパルス周回位置とエンコードされたデータが一対一に対応するので、下位ビットにおける直線性が改善される。
また、リングディレイラインを構成するＮＡＮＤゲートやインバータは、図２で示したものと違う回路で構成してもよい。さらに、パルス周回位置の検出などをインバータの全出力からとしたが、一つ置きなどに間引いてもよい。
各実施形態において、図２で示したような入力レベルシフト回路１０、１１や、出力レベルシフト回路１２、１３が必要となるが、図２に示した回路構成に限るものではない。
図４にアップダウンカウンタおよび重なり検出部３１の例を示したが、図４の回路構成に限るものではない。
各実施形態で遅延時間を生成するのにインバータを各所に使っているが、その連続個数は、奇数個か、偶数個かに留意すれば、必要な遅延時間に応じて変更ができる。また、遅延時間を生成する遅延要素として、インバータ以外のキャパシタや、チップ内配線あるいは素子の寄生容量を利用してもよい。
本願の実施形態では、図１などに示す第１カウンタ２０のような第１種類のアップダウンカウンタのプリセット値として全ビット０にすることで、基準電圧ＶrefにおけるＡ／Ｄ変換値を全ビット０とした。これに対し、任意の値をプリセットすればＡ／Ｄ変換値に加算することができる。センサなどへの適用ではオフセット補正に利用できる。
ラッチ＆エンコーダ１４、１５を具備した各実施形態においても、ラッチ＆エンコーダ１４、１５は省略可能である。
第２の実施形態を除く各実施形態においても、第２の実施形態に示すように、第１増幅回路４２と第２増幅回路４３とを備え、パルス周回回路２〜５の低電位側に位置するＮチャネルＭＯＳトランジスタのソースとバックゲートをグランド電位に接続する構成としてもよい。
第１６の実施形態を除く各実施形態においても、第１６の実施形態に示すように、第１、第２全差動増幅回路１８２、１８３を備え、パルス周回回路２〜５の低電位側に位置するＮチャネルＭＯＳトランジスタのソースとバックゲートをグランド電位に接続する構成としてもよい。
第７の実施形態を除く各実施形態においても、第７の実施形態に示すように、第３および第４パルス周回回路において反転回路Ｎｘに限らず、互いに同位置の反転回路Ｎａ、Ｎｂ、…、Ｎx-1からパルス信号を取り出して第２カウンタに出力してもよい。また、この構成とともにまたはこの構成に替えて、第１および第２パルス周回回路の周回動作の開始を遅延させるインバータ８４（遅延回路）を備えてもよい。
第３ないし第６の実施形態を除く各実施形態においても、第３ないし第６の実施形態に示すように、第１カウンタ２０に替えてカウンタ６４、６５を備え、第２カウンタ２１に替えてカウンタ６９、７０を備え、コンパレータ２２に替えてコンパレータ５２を備えた構成としてもよい。
コンパレータ２２、２２ａ、２２ｂは第２カウンタ２１、２１ａ、２１ｂの出力値が全ビット０に達したことを検出したが、全ビット１に達したことを検出してもよい。この場合、第２カウンタ２１、２１ａに上位プリセット値として全ビット１の値と規定値Ｙ（またはＹ／４等）との差をプリセットし、第２カウンタ２１、２１ａが出力する差分値が全ビット１に達した時に変換データ出力処理信号Ｓａ、区間終了信号Ａを出力する構成とする。
第１６、第１７、第１８の実施形態では、反転回路Ｎａ〜Ｎｘの反転時の貫通電流による瞬間的な電圧低下に備えてバイパスコンデンサＣｐを設けたが、それ以外の各実施形態においても同様にしてバイパスコンデンサＣｐを設けてもよい。
センサ製品への適用で、ホール素子を用いた磁気センサと圧力センサを取り上げたが、温度センサなどのその他のセンサに用いることができることは言うまでもない。
センサのみでなく、マイクロプロセッサ（マイクロコントローラ）、ＤＳＰ（Digital Signal Processor）などのデジタル信号処理装置の周辺回路として搭載することも可能である。
図面中、１、４１、５１、６１、６２、６３、８１、９３、１３５、１４１、１４２、１６１、１６２、１８１、１９３はＡ／Ｄ変換回路、２は第１パルス周回回路、３は第２パルス周回回路、４は第３パルス周回回路、５は第４パルス周回回路、６は規定電圧線、７は信号入力線、８はグランド線、９は設定電圧線、１４はラッチ＆エンコーダ（第１周回位置検出回路）、１５はラッチ＆エンコーダ（第２周回位置検出回路）、２０、１６３は第１カウンタ（第１種類のアップダウンカウンタ）、２０ａは第１カウンタ（第１ａカウンタ）、２０ｂは第１カウンタ（第１ｂカウンタ）、２１は第２カウンタ（第１種類のアップダウンカウンタ）、２１ａは第２カウンタ（第２ａカウンタ）、２１ｂは第２カウンタ（第２ｂカウンタ）、２２、２２ａ、２２ｂはコンパレータ（判定回路）、２７は入力部、２８はカウンタ部、３１は重なり検出部、３２はカウント信号出力部、３７、１３６は変換制御回路、４２は第１増幅回路、４３は第２増幅回路、５２はコンパレータ、６４、６５はカウンタ（第１カウンタ、第２種類のアップダウンカウンタ）、６９、７０はカウンタ（第２カウンタ、第２種類のアップダウンカウンタ）、６６、６７、７１、７２はラッチ、８２、８３はレベルシフト＆マルチプレクサ（マルチプレクサ）、８４はインバータ（遅延回路）、９４、９９、１０２、１０３はオペアンプ、１０６ａ、１０６ｂは第１、第２トランジスタ、１０６は差動対回路部、１０７は出力回路部、１０８は入力切替回路、１０９は出力切替回路、１１４はホールセンサ、１１５はホール素子、１１６ａは電流切替回路、１１６ｂは電圧切替回路、１１７は差動増幅回路、１１９は圧力センサ（センサ）、１８２は第１全差動増幅回路、１８３は第２全差動増幅回路、１９４、１９５、１９６、２６３は全差動オペアンプ、１９７は第１切替回路、１９８は第１差動対回路部、１９９は第２切替回路、２００ａ、２００ｂは第１出力回路部、２０１はコモンモードフィードバック回路、２１８は第３切替回路、２１９はコモンモード電圧検出部、２２０は第２差動対回路部、２２２は第４切替回路、２２３は第５切替回路、ａは第１リングディレイライン、ｂは第２リングディレイライン、ｃは第３リングディレイライン、ｄは第４リングディレイライン、Ｎａ〜Ｎｘは反転回路（遅延ユニット）、Ｖin、Ｖin1、Ｖin2はアナログ入力電圧、Ｖccは規定電圧、Ｖsetは設定電圧、ｘrefは基準電圧、ＤＴ、ＤＴ１、ＤＴ２はＡ／Ｄ変換データ、Ｓａは変換データ出力処理信号、Ｓｈは１／２周期信号（切替信号）、ＣＬＫはクロックパルス（クロック）である。

Claims (22)

  1. アナログ入力電圧と基準電圧との差分に応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路であって、
    規定電圧と前記アナログ入力電圧との差電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第１パルス周回回路と、
    前記アナログ入力電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第２パルス周回回路と、
    前記第１パルス周回回路におけるパルス信号の周回数と前記第２パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第１カウンタと、
    前記基準電圧とは異なる設定電圧が与えられ、前記規定電圧と前記設定電圧との差電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第３パルス周回回路と、
    前記設定電圧を電源電圧として動作し、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第４パルス周回回路と、
    前記第３パルス周回回路におけるパルス信号の周回数と前記第４パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第２カウンタと、
    前記第１ないし第４パルス周回回路に対し同時にパルス信号の周回動作を開始させ、前記第２カウンタが出力する差分値が予め決められた規定値に達すると変換データ出力処理信号を出力し、その時の前記第１カウンタが出力する差分値を前記アナログ入力電圧に対するＡ／Ｄ変換データとして出力する変換制御回路とを備え、
    前記第１ないし第４パルス周回回路が有する遅延ユニットは、同数で且つ互いに熱的に結合した状態に形成されていることを特徴とするＡ／Ｄ変換回路。
  2. 前記基準電圧は前記規定電圧の１／２倍の電圧値を持ち、前記設定電圧は前記基準電圧とは異なるように設定され、
    前記第１パルス周回回路の遅延ユニットは、前記規定電圧を持つ規定電圧線と前記アナログ入力電圧が入力される信号入力線とから電源電圧の供給を受け、
    前記第２パルス周回回路の遅延ユニットは、前記信号入力線とグランド線とから電源電圧の供給を受け、
    前記第３パルス周回回路の遅延ユニットは、前記規定電圧線と前記設定電圧を持つ設定電圧線とから電源電圧の供給を受け、
    前記第４パルス周回回路の遅延ユニットは、前記設定電圧線とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路。
  3. 前記アナログ入力電圧と前記基準電圧を入力し前記基準電圧の２倍の電圧と前記アナログ入力電圧との差電圧を出力する第１増幅回路と、
    前記設定電圧と前記基準電圧を入力し前記基準電圧の２倍の電圧と前記設定電圧との差電圧を出力する第２増幅回路とを備え、
    前記第１パルス周回回路の遅延ユニットは、前記第１増幅回路の出力線とグランド線とから電源電圧の供給を受け、
    前記第２パルス周回回路の遅延ユニットは、前記信号入力線とグランド線とから電源電圧の供給を受け、
    前記第３パルス周回回路の遅延ユニットは、前記第２増幅回路の出力線とグランド線とから電源電圧の供給を受け、
    前記第４パルス周回回路の遅延ユニットは、前記設定電圧線とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路。
  4. 前記アナログ入力電圧から前記基準電圧を減じた差分電圧とその正負反転電圧とを前記基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第１全差動増幅回路と、
    前記設定電圧から前記基準電圧を減じた差分電圧とその正負反転電圧とを前記基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第２全差動増幅回路とを備え、
    前記第１パルス周回回路の遅延ユニットは、前記第１全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、
    前記第２パルス周回回路の遅延ユニットは、前記第１全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受け、
    前記第３パルス周回回路の遅延ユニットは、前記第２全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、
    前記第４パルス周回回路の遅延ユニットは、前記第２全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路。
  5. 前記変換データ出力処理信号の出力時における前記第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備え、
    前記変換制御回路は、前記変換データ出力処理信号の出力時において、前記第１パルス周回回路内でのパルス位置と前記第２パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、前記第１カウンタが出力する差分値と前記下位データからの繰り上がり（正の値）、あるいは繰り下がり（負の値）分の和をＡ／Ｄ変換データの上位データとすることを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換回路。
  6. 前記第１カウンタは、前記第１および第２パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成され、
    前記第２カウンタは、前記第３および第４パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成されていることを特徴とする請求項１ないし５の何れかに記載のＡ／Ｄ変換回路。
  7. 前記第１および第２カウンタは、それぞれ、カウント停止端子とカウントアップ入力端子とカウントダウン入力端子とを備え、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替え、カウント停止端子に前記変換データ出力処理信号が入力されたことに応じてカウント動作を停止する第１種類のアップダウンカウンタ、および、アップカウント値とダウンカウント値を得るためのカウンタとそのカウント値をクロックに同期して保持するラッチを２対備え、前記２つのラッチに保持されているカウント値の差分を出力する第２種類のアップダウンカウンタの何れかの種類の構成を備えていることを特徴とする請求項６記載のＡ／Ｄ変換回路。
  8. 前記第１種類のアップダウンカウンタは、入力したパルス信号に応じてカウント信号とカウントアップ／カウントダウンを指示するモード信号を生成する入力部と、前記カウント信号を前記モード信号に従ってアップカウントまたはダウンカウントするカウンタ部とを備え、
    前記入力部は、重なり検出部とカウント信号出力部とを備え、
    前記重なり検出部は、前記カウントアップ入力端子と前記カウントダウン入力端子にパルス信号が同時に入力された重なり状態の有無を監視し、重なり状態の発生を検出すると重なり検出信号を出力し、重なった当該２つのパルス信号がともに終了した時点から、さらに少なくとも前記カウント信号出力部が有する入出力間の遅延時間分の時間が経過した後に前記重なり検出信号の出力を停止するように構成され、
    前記カウント信号出力部は、前記重なり検出部から前記重なり検出信号が入力されていない時、前記カウントアップ入力端子または前記カウントダウン入力端子に入力されたパルス信号が終了したことに応じて前記カウンタ部にカウント信号を出力し、前記重なり検出信号が入力されている時、前記カウンタ部へのカウント信号を出力しないように構成されていることを特徴とする請求項７記載のＡ／Ｄ変換回路。
  9. 前記第３パルス周回回路におけるパルス信号の周回数と前記第４パルス周回回路におけるパルス信号の周回数との差が前記規定値に達した時点から前記変換制御回路が前記変換データ出力処理信号を出力するまでの遅延時間分だけ、前記第３および第４パルス周回回路の周回動作の開始に対し、前記第１および第２パルス周回回路の周回動作の開始を遅延させる遅延回路と、前記第３および第４パルス周回回路において下位プリセット値により指定された互いに同位置の遅延ユニットからパルス信号を取り出して前記第２カウンタに出力するマルチプレクサとの少なくとも一方を備えていることを特徴とする請求項６ないし８の何れかに記載のＡ／Ｄ変換回路。
  10. 前記第２カウンタは、出力する差分値に対し上位プリセット値を設定可能であって、
    前記変換制御回路は、前記第２カウンタのカウント値が全ビット０に達したことまたは全ビット１に達したことを検出する判定回路を備え、前記第１ないし第４パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、前記第２カウンタに上位プリセット値として全ビット０または全ビット１の値と前記規定値との差をプリセットし、前記第２カウンタが出力する差分値が全ビット０または全ビット１に達した時に前記変換データ出力処理信号を出力することを特徴とする請求項６ないし９の何れかに記載のＡ／Ｄ変換回路。
  11. 前記変換制御回路は、前記第２カウンタが出力する差分値と上位プリセット値である比較基準値とを比較するコンパレータを有し、前記第１ないし第４パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、前記コンパレータに比較基準値として前記規定値を与え、前記コンパレータの出力が反転した時に前記変換データ出力処理信号を出力することを特徴とする請求項６ないし９の何れかに記載のＡ／Ｄ変換回路。
  12. 複数の遅延ユニットをリング状に接続してなる第１ないし第４リングディレイラインが半導体基板に形成され、これら第１ないし第４リングディレイラインは、それぞれ前記第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、
    前記変換制御回路は、前記第１ないし第４リングディレイラインがそれぞれ前記第１ないし第４パルス周回回路として等時間ずつ動作するように、１回のＡ／Ｄ変換時間の１／（４Ｍ）期間毎にその接続状態を切り替えるとともに、１回のＡ／Ｄ変換期間中に当該入替動作をＭ回（Ｍ＝１、２、…）繰り返すことを特徴とする請求項１ないし１１の何れかに記載のＡ／Ｄ変換回路。
  13. 複数の遅延ユニットをリング状に接続してなる第１ないし第４リングディレイラインが半導体基板に形成され、これら第１ないし第４リングディレイラインは、それぞれ前記第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、
    前記第１カウンタは、前記第１パルス周回回路におけるパルス信号の周回数と前記第２パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力するカウント停止可能な第１ａおよび第１ｂカウンタから構成され、
    前記第２カウンタは、前記第３パルス周回回路におけるパルス信号の周回数と前記第４パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第２ａおよび第２ｂカウンタから構成され、
    前記変換制御回路は、前記第１ないし第４パルス周回回路に対し同時にパルス信号の周回動作を開始させ、１回のＡ／Ｄ変換期間中に、前記第１ないし第４リングディレイラインがそれぞれ前記第１ないし第４パルス周回回路として等時間ずつ動作する切替動作をＭ回（Ｍ＝１、２、…）繰り返すように、Ａ／Ｄ変換時間の１／（４Ｍ）よりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替え、前記基準クロック信号の各周期の開始時点で前記第１ａカウンタのカウントを開始し、当該周期の開始時点から前記第２ａカウンタの出力値が前記規定値の１／（４Ｍ）に達すると変換データ出力処理信号を出力し、前記第１ａカウンタを停止するとともに前記第２ａカウンタをリセットしてカウントを継続し、前記基準クロック信号の次周期の開始時点で前記第２ａカウンタの出力値を待機時間計数値として保持し、一方これら前記第１ａおよび第２ａカウンタの動作と並行して、前記基準クロック信号の各周期の開始時点から前記第２ｂカウンタの出力値が前記基準クロック信号の前周期に得られた待機時間計数値に達すると変換データ出力処理信号を出力し、前記第１ｂカウンタのカウントを開始し、前記基準クロック信号の次周期の開始時点で前記第１ｂカウンタのカウントを停止し、前記基準クロック信号の４Ｍ周期が終了した時点における前記第１ａおよび第１ｂカウンタがそれぞれ出力する差分値の和を前記アナログ入力電圧に対するＡ／Ｄ変換データとして出力することを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換回路。
  14. 前記第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備え、
    前記変換制御回路は、前記基準クロック信号の４Ｍ周期の各期間、前記第１ａおよび第１ｂカウンタのそれぞれについてカウント開始時とカウント停止時における前記第１パルス周回回路内でのパルス位置と前記第２パルス周回回路内でのパルス位置との差分データを記憶し、Ａ／Ｄ変換データの生成にあたり、前記第１ａカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値と、前記第１ｂカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値とを４Ｍ周期分加算して総差分データを得、その総差分データの下位ビットを所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、前記第１ａおよび第１ｂカウンタが出力する差分値と前記総差分データの上位ビット分との和をＡ／Ｄ変換データの上位データとすることを特徴とする請求項１３記載のＡ／Ｄ変換回路。
  15. 複数の遅延ユニットをリング状に接続してなる第１ないし第４リングディレイラインが半導体基板に形成され、これら第１ないし第４リングディレイラインは、それぞれ前記第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、
    前記第１カウンタは、前記第１パルス周回回路におけるパルス信号の周回数と前記第２パルス周回回路におけるパルス信号の周回数を１周回毎に１ずつカウントしその差分値を出力する通常計数モードと１周回毎に２ずつカウントしその差分値を出力する２倍計数モードとを有し、
    前記第２カウンタは、前記第３パルス周回回路におけるパルス信号の周回数と前記第４パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第２ａおよび第２ｂカウンタとから構成され、
    前記変換制御回路は、前記第１ないし第４パルス周回回路に対し同時にパルス信号の周回動作を開始させ、１回のＡ／Ｄ変換期間中に、前記第１ないし第４リングディレイラインがそれぞれ前記第１ないし第４パルス周回回路として等時間ずつ動作する切替動作をＭ回（Ｍ＝１、２、…）繰り返すように、Ａ／Ｄ変換時間の１／（４Ｍ）よりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替え、前記基準クロック信号の４Ｍ周期の期間、前記接続状態の切り替え時を除き前記第１カウンタにカウント動作を継続させ、前記基準クロック信号の各周期の開始時点で前記第１カウンタを通常計数モードに設定し、当該時点から前記第２ｂカウンタの出力値が前記基準クロック信号の前周期に得られた通常計測時間計数値に達すると前記第１カウンタを２倍計数モードに設定し、前記基準クロック信号の各周期の開始時点から前記第２ａカウンタの出力値が前記規定値の１／（４Ｍ）に達すると前記第１カウンタを通常計数モードに設定し、前記第２ａカウンタをリセットしてカウントを継続し、前記基準クロック信号の次周期の開始時点で前記第２ａカウンタの出力値を通常計測時間計数値として保持し、前記基準クロック信号の４Ｍ周期が終了した時点における前記第１カウンタが出力する差分値を前記アナログ入力電圧に対するＡ／Ｄ変換データとして出力することを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換回路。
  16. 前記第１および第２パルス周回回路内でのパルス位置をそれぞれ検出する第１および第２周回位置検出回路を備え、
    前記変換制御回路は、前記基準クロック信号の４Ｍ周期の各期間について、期間の開始時、通常計数モードから２倍計数モードへの変更時、２倍計数モードから通常計数モードへの変更時および期間の終了時における前記第１パルス周回回路内でのパルス位置と前記第２パルス周回回路内でのパルス位置との差分データを記憶し、Ａ／Ｄ変換データの生成にあたり、前記通常計数モードへの変更時の差分データから前記期間の開始時の差分データを減じた値と、前記期間の終了時の差分データから前記通常計数モードへの変更時の差分データを減じた値とを４Ｍ周期分加算して総差分データを得、その総差分データの下位ビットを所定ビット数に対応させてＡ／Ｄ変換データの下位データとし、前記第１カウンタが出力する差分値と前記総差分データの上位ビット分との和をＡ／Ｄ変換データの上位データとすることを特徴とする請求項１５記載のＡ／Ｄ変換回路。
  17. 複数のアナログ入力電圧を同時にＡ／Ｄ変換する複数チャンネルのＡ／Ｄ変換回路であって、前記複数のアナログ入力電圧ごとに前記第１パルス周回回路、第２パルス周回回路および第１カウンタを備え、前記複数のアナログ入力電圧に共通に前記第３パルス周回回路、第４パルス周回回路および第２カウンタを備えていることを特徴とする請求項１ないし１６の何れかに記載のＡ／Ｄ変換回路。
  18. Ｎチャンネル（Ｎ＝１、２、…）のＡ／Ｄ変換回路であって、
    複数の遅延ユニットをリング状に接続してなる第１ないし第（２Ｎ＋２）リングディレイラインが半導体基板に形成され、これら第１ないし第（２Ｎ＋２）リングディレイラインは、それぞれ前記第１ないし第４パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、
    前記変換制御回路は、１回のＡ／Ｄ変換期間中に前記第１ないし第（２Ｎ＋２）リングディレイラインがそれぞれ前記第１ないし第４パルス周回回路として等時間ずつ動作する切替動作をＭ回（Ｍ＝１、２、…）繰り返すように、１／（（２Ｎ＋２）Ｍ）期間毎にその接続状態を切り替えることを特徴とする請求項１７記載のＡ／Ｄ変換回路。
  19. 前記アナログ入力電圧は、電源電圧として前記規定電圧が供給されたセンサから出力される検出物理量に応じた前記規定電圧の分圧電圧であり、前記設定電圧は、前記規定電圧を分圧して得た電圧であることを特徴とする請求項１ないし１８の何れかに記載のＡ／Ｄ変換回路。
  20. センサから出力される検出電圧がオペアンプを介してアナログ入力電圧として入力されており、前記設定電圧がオペアンプを介して入力されている構成において、
    これらのオペアンプは、第１および第２トランジスタからなる差動対回路部と、この差動対回路部の後段に位置する出力回路部と、切替信号に応じて非反転入力端子、反転入力端子への入力電圧をそれぞれ前記第１、第２トランジスタまたは前記第２、第１トランジスタに出力する入力切替回路と、前記切替信号に応じて前記第１または第２トランジスタの出力電圧を前記出力回路部に出力する出力切替回路とを備えて構成され、
    前記変換制御回路は、１回のＡ／Ｄ変換期間のうち前半の期間が経過した時点で前記切替信号を切り替えることを特徴とする請求項１ないし１９の何れかに記載のＡ／Ｄ変換回路。
  21. センサから出力される検出電圧が全差動オペアンプを介してアナログ入力電圧として入力されており、前記設定電圧が全差動オペアンプを介して入力されている構成において、
    これらの全差動オペアンプは、コモンモードフィードバック入力端子と差動出力形式を持つ第１差動対回路部と、この第１差動対回路部の非反転出力端、反転出力端の後段にそれぞれ位置する一対の第１出力回路部と、当該全差動オペアンプの非反転入力端子、反転入力端子と前記第１差動対回路部の非反転入力端、反転入力端との間の接続線を互いに入れ替える第１切替回路と、前記差動対回路部の非反転出力端、反転出力端と前記一対の出力回路部との間の接続線を互いに入れ替える第２切替回路と、コモンモードフィードバック回路とを備え、
    前記コモンモードフィードバック回路は、前記一対の第１出力回路部の出力電圧を入力しコモンモード電圧を検出するコモンモード電圧検出部と、前記一対の第１出力回路部と前記コモンモード電圧検出部との間の接続線を互いに入れ替える第３切替回路と、第２差動対回路部と、前記基準電圧と前記コモンモード電圧の前記第２差動対回路部への入力線を入れ替える第４切替回路と、前記第２差動対回路部の２つの出力端の一方を選択して前記コモンモードフィードバック入力端子に接続する第５切替回路とを備え、
    前記変換制御回路は、１回のＡ／Ｄ変換期間のうち前半の期間が経過した時点で前記切替信号により前記第１ないし第５切替回路を切り替えることを特徴とする請求項１ないし１９の何れかに記載のＡ／Ｄ変換回路。
  22. 制御電流を流す一対の対向する入力端子とホール電圧を出力する一対の対向する出力端子になり得る４つの端子を備えたホール素子と、前記ホール電圧を増幅する差動増幅回路と、切替信号に応じて前記入力端子と前記出力端子とを切り替える切替回路とを備えたセンサから出力される検出電圧がアナログ入力電圧とされており、
    前記変換制御回路は、１回のＡ／Ｄ変換期間のうち前記各端子への接続期間の割合が１／２ずつであることを特徴とする請求項１ないし２１の何れかに記載のＡ／Ｄ変換回路。
JP2011091439A 2010-09-28 2011-04-15 Ａ／ｄ変換回路 Expired - Fee Related JP5206833B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011091439A JP5206833B2 (ja) 2010-09-28 2011-04-15 Ａ／ｄ変換回路
US13/233,272 US8427352B2 (en) 2010-09-28 2011-09-15 A/D converter circuit including pulse circulation circuit with delay units coupled together in ring shape
DE102011083403.6A DE102011083403B4 (de) 2010-09-28 2011-09-26 A/D-Wandlerschaltung mit Pulszirkulationsschaltung, die in Ringgestalt gekoppelte Verzögerungseinheiten verwendet

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010216767 2010-09-28
JP2010216767 2010-09-28
JP2011091439A JP5206833B2 (ja) 2010-09-28 2011-04-15 Ａ／ｄ変換回路

Publications (2)

Publication Number Publication Date
JP2012095264A JP2012095264A (ja) 2012-05-17
JP5206833B2 true JP5206833B2 (ja) 2013-06-12

Family

ID=45804876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011091439A Expired - Fee Related JP5206833B2 (ja) 2010-09-28 2011-04-15 Ａ／ｄ変換回路

Country Status (3)

Country Link
US (1) US8427352B2 (ja)
JP (1) JP5206833B2 (ja)
DE (1) DE102011083403B4 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5059968B2 (ja) * 2009-04-09 2012-10-31 オリンパス株式会社 Ａ／ｄ変換装置
US20120209771A1 (en) 2011-02-14 2012-08-16 Jeffrey Winner Monitoring for offline transactions
KR20120134169A (ko) * 2011-06-01 2012-12-12 삼성전자주식회사 전압-온도 센서 및 이를 포함하는 시스템
GB2502557B8 (en) * 2012-05-30 2015-10-21 Cirrus Logic Int Semiconductor Ltd Analogue-to-digital converter
JP5768822B2 (ja) * 2013-01-31 2015-08-26 株式会社デンソー センサ信号処理装置およびセンサ装置
JP6071840B2 (ja) * 2013-10-25 2017-02-01 株式会社東芝 Ａ／ｄコンバータ及び半導体集積回路
US9246501B2 (en) * 2014-04-29 2016-01-26 Honeywell International Inc. Converter for analog inputs
JP6447335B2 (ja) 2014-05-19 2019-01-09 株式会社デンソー Ａ／ｄ変換回路
JP6299516B2 (ja) * 2014-08-05 2018-03-28 株式会社デンソー 時間計測回路
US10187447B1 (en) 2016-01-28 2019-01-22 Twitter, Inc. Method and system for online conversion attribution
JP6358129B2 (ja) * 2015-02-26 2018-07-18 株式会社デンソー 電力変換装置
GB2537856A (en) * 2015-04-28 2016-11-02 Nordic Semiconductor Asa Communication between intergrated circuits
KR102580637B1 (ko) * 2016-08-11 2023-09-19 엘지이노텍 주식회사 회로 불량 검출기 및 그를 포함하는 전기자동차 충전 제어기
US9906224B1 (en) * 2017-01-24 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device to dispel charges and method forming the same
JP2019086416A (ja) * 2017-11-07 2019-06-06 株式会社豊田中央研究所 デジタルセンサ
WO2023203364A1 (en) * 2022-04-19 2023-10-26 Telefonaktiebolaget Lm Ericsson (Publ) Process, voltage, and temperature (pvt) compensated voltage control oscillator (vco)-based analog-to-digital converter (adc)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232595A (ja) * 1996-02-26 1997-09-05 Denso Corp 圧力検出装置
JPH11136129A (ja) * 1997-10-28 1999-05-21 Denso Corp Ｐｗｍ変換回路およびそれを用いたセンサ装置
JP2002148131A (ja) 2000-11-10 2002-05-22 Denso Corp 物理量検出装置
JP4396063B2 (ja) 2001-07-13 2010-01-13 株式会社デンソー Ａ／ｄ変換方法及び装置
JP4682668B2 (ja) * 2005-03-30 2011-05-11 株式会社デンソー Ａ／ｄ変換装置、およびａ／ｄ変換装置を備えたセンサ装置
JP2007104475A (ja) * 2005-10-06 2007-04-19 Denso Corp Ａ／ｄ変換方法及び装置
JP4274252B2 (ja) * 2007-01-24 2009-06-03 株式会社デンソー Ｐｗｍ出力型センサ回路
JP4337924B2 (ja) * 2007-05-17 2009-09-30 株式会社デンソー Ａ／ｄ変換回路
JP2008312184A (ja) * 2007-05-17 2008-12-25 Denso Corp Ａ／ｄ変換回路
US7639169B2 (en) * 2007-05-17 2009-12-29 Denso Corporation A/D converter circuit and A/D conversion method
US7612699B2 (en) * 2007-05-17 2009-11-03 Denso Corporation A/D converter circuit and A/D conversion method
JP4569641B2 (ja) 2008-02-06 2010-10-27 株式会社デンソー アナログデジタル変換装置
JP4807407B2 (ja) 2008-12-22 2011-11-02 株式会社デンソー 偶数段パルス遅延装置
JP5313008B2 (ja) * 2009-03-30 2013-10-09 オリンパス株式会社 補正信号生成装置およびａ／ｄ変換装置
JP5295844B2 (ja) * 2009-04-09 2013-09-18 オリンパス株式会社 Ａ／ｄ変換装置

Also Published As

Publication number Publication date
US8427352B2 (en) 2013-04-23
DE102011083403B4 (de) 2019-08-29
US20120075137A1 (en) 2012-03-29
JP2012095264A (ja) 2012-05-17
DE102011083403A1 (de) 2012-03-29

Similar Documents

Publication Publication Date Title
JP5206833B2 (ja) Ａ／ｄ変換回路
JP5840734B2 (ja) 較正温度測定システム
US9128127B2 (en) Sensor device
KR101612360B1 (ko) 온도 측정 시스템을 위한 입력 스테이지
US8866474B2 (en) Magnetic sensor device
US9322672B2 (en) Magnetic sensor device
US7248197B2 (en) A/D converter that is implemented using only digital circuit components and digital signal processing
TWI504915B (zh) 磁性感測裝置
JP2011061337A (ja) ヒステリシスコンパレータ
JP6447335B2 (ja) Ａ／ｄ変換回路
JP2002217758A (ja) フィルタ機能を有する信号レベル検出方法及び装置
JP6503198B2 (ja) 比較回路およびセンサ装置
JP2007312084A (ja) Ａ／ｄ変換器のデータ補正回路
JP5472070B2 (ja) Ａ／ｄ変換回路
JP5891811B2 (ja) 全差動増幅回路、コンパレーター回路、ａ／ｄ変換回路、及び電子機器
JP4349266B2 (ja) Ａ／ｄ変換装置
JP6454065B2 (ja) 比較回路
JP2006173888A (ja) Ａ／ｄ変換装置
JP2008134149A (ja) 遅延時間評価方法及び回路、及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121211

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5206833

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees