JP2008312184A - A/d変換回路 - Google Patents
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Abstract
【課題】複雑な演算処理を要することなく、A/D変換出力の直線性を向上し得るA/D変換回路を提供する。
【解決手段】
A/D変換回路20では、第1リングディレイライン31内のNAND回路31a、INV回路31b等の電源電圧として入力電圧Vinを用い、第1リングディレイライン31内を周回するパルス信号の周回回数を第1カウンタ33によりカウントしカウント値である現在データから、1周期前にラッチ35によりラッチしたカウント値の前回データを、デジタル演算回路37により減算し第1デジタルデータを求める。また、第1デジタルデータが電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vref を基準に入力電圧Vinを増減方向に反転アンプ50により反転し反転入力電圧¬Vinとして第1変換部30と同一の構成からなる第2変換部40の第2リングディレイライン41に入力し第2デジタルデータを求める。
【選択図】図1
【解決手段】
A/D変換回路20では、第1リングディレイライン31内のNAND回路31a、INV回路31b等の電源電圧として入力電圧Vinを用い、第1リングディレイライン31内を周回するパルス信号の周回回数を第1カウンタ33によりカウントしカウント値である現在データから、1周期前にラッチ35によりラッチしたカウント値の前回データを、デジタル演算回路37により減算し第1デジタルデータを求める。また、第1デジタルデータが電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vref を基準に入力電圧Vinを増減方向に反転アンプ50により反転し反転入力電圧¬Vinとして第1変換部30と同一の構成からなる第2変換部40の第2リングディレイライン41に入力し第2デジタルデータを求める。
【選択図】図1
Description
本発明は、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路に関するものである。
従来より、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路として、例えば、下記特許文献1に開示される「A/D変換回路」が知られている。このA/D変換回路では、複数の反転回路をリング状に接続してなるパルス周回回路を構成し、アナログ入力される入力電圧をこれらの各反転回路の電源電圧として印加することによって、当該電源電圧に依存して反転回路の反転動作時間が異なることを利用して当該入力電圧をデジタルデータに変換する。
しかし、この種のA/D変換回路では、パルス周回回路を構成する各反転回路の遅延時間が電源電圧の変化に対して直線的に変化しないことから、入力電圧が直線的に変化しているにもかかわらず、A/D変換出力(デジタルデータ)が非直線的に出力されてしまうという問題を内包している(下記特許文献2;段落番号0009,図21)。
そこで、下記特許文献2に開示される「A/D変換出力データの非直線性補正及び非直線性補正装置」では、近似直線や曲線をデジタル的な演算によって算出しまた補正をすることにより、このような電源電圧の変化に対する非直線的な遅延特性によるデジタルデータの変動を抑制可能にしている。
特許第3064644号公報
特開2004−274157号公報
ところが、上記特許文献2に開示される従来技術によると、近似直線や曲線をデジタル的に演算する際には、所定の四則演算処理をA/D変換のたびに繰り返し行うことが必要になる。このため、各反転回路の非直線的な遅延特性によるデジタルデータの変動を抑制できても、演算処理回路の規模の増大を招くことに加え、このような複雑かつ繰り返し発生する演算処理に要する時間が必要になることから、高速なA/D変換処理には不向きであるという問題がある。
なお、このような問題は、高速な演算処理が可能なGaAsデバイスを当該演算処理回路に利用することによって技術的には解決できたとしても、GaAsデバイス自体の価格や、高速な処理が要求されないパルス周回回路との混在により半導体製造プロセスにおいて新たな工程を設ける必要から、製造コストの上昇という新たな問題を招いてしまう。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、複雑な演算処理を要することなく、A/D変換出力の直線性を向上し得るA/D変換回路を提供することにある。
上記目的を達成するため、特許請求の範囲に記載の請求項1のA/D変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、前記第1カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第1ラッチと、前記第1カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第1ラッチから出力された前記前回データを減算し減算結果を第1デジタルデータとして出力する第1演算手段と、前記第1演算手段から出力される第1デジタルデータによる値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、前記反転アナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第2パルス周回回路と、前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、前記第2カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第2ラッチと、前記第2カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第2ラッチから出力された前記反転前回データを減算し減算結果を第2デジタルデータとして出力する第2演算手段と、前記第1デジタルデータから前記第2デジタルデータを減算してその減算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第3演算手段と、を備えることを技術的特徴とする。
特許請求の範囲に記載の請求項2のA/D変換回路では、請求項1記載のA/D変換回路において、前記第1パルス周回回路および前記第2パルス周回回路は、同一の半導体基板上に隣接して並列に回路配置されることを技術的特徴とする。
上記目的を達成するため、特許請求の範囲に記載の請求項3のA/D変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号と他のアナログ電圧信号とのいずれかを選択制御信号の入力により選択して出力する信号選択手段と、前記信号選択手段から出力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、前記パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力するカウンタと、前記カウンタから出力される前記カウント値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、前記反転アナログ電圧信号を保持するとともに保持している前記反転アナログ電圧信号を前記他のアナログ電圧信号として前記信号選択手段に出力する電圧信号保持手段と、前記入力信号ラインから入力されたアナログ電圧信号を選択して出力させる非反転選択信号と前記他のアナログ電圧信号として前記反転アナログ電圧信号を選択して出力させる反転選択信号とを、前記選択制御信号として前記信号選択手段に出力する制御手段と、前記信号選択手段に前記非反転選択信号が入力される場合で、前記カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第1ラッチと、前記前回データを保持したタイミングの1周期後のタイミングで前記カウンタから出力される前記カウント値を現在データとして前記所定周期で保持して出力する第1’ラッチと、前記第1’ラッチにより出力される前記現在データから前記第1ラッチにより出力される前記前回データを減算し減算結果を第1デジタルデータとして出力する第1演算手段と、前記信号選択手段に前記反転選択信号が入力される場合で、前記前回データを保持したタイミングに前記電圧信号保持手段に保持された前記反転アナログ電圧信号を前記電源電圧したときにおける前記カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第2ラッチと、前記信号選択手段に前記反転選択信号が入力される場合で、前記前回データを保持したタイミングの1周期後のタイミングに前記電圧信号保持手段に保持された前記反転アナログ電圧信号を前記電源電圧としたときにおける前記カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、前記第2ラッチにより出力される前記反転前回データを減算し減算結果を第2デジタルデータとして出力する第2演算手段と、前記第1デジタルデータから前記第2デジタルデータを減算し減算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第3演算手段と、を備えることを技術的特徴とする。
特許請求の範囲に記載の請求項4のA/D変換回路では、請求項3記載のA/D変換回路において、前記電圧信号保持手段に代えて、前記アナログ電圧信号を保持するとともに保持している前記アナログ電圧信号を前記反転手段に出力する他の電圧信号保持手段を備え、前記反転手段は、前記他の電圧信号保持手段から出力される前記アナログ電圧信号を、前記カウンタから出力される前記カウント値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準にその増減方向に反転し反転アナログ電圧信号を出力することを技術的特徴とする。
上記目的を達成するため、特許請求の範囲に記載の請求項5のA/D変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、前記第1カウンタから出力される前記カウント値を第1デジタルデータとして所定タイミングで出力する第1出力制御手段と、前記第1出力制御手段から出力される第1デジタルデータによる値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、前記反転アナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第2パルス周回回路と、前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、前記第2カウンタから出力される前記カウント値を第2デジタルデータとしてを前記所定タイミングで出力する第2出力制御手段と、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第1パルス周回回路と温度的に結合可能に構成される第3パルス周回回路と、前記第3パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第3カウンタと、前記第1出力制御手段より出力される前記第1デジタルデータから、前記第2出力制御手段より出力される前記第2デジタルデータを減算してその減算結果を得るとともに、その温度特性を前記第3カウンタから出力される前記カウント値の温度特性で打ち消し、前記二進数のデジタルデータとして前記出力データラインに出力する演算手段と、を備えることを技術的特徴とする。
特許請求の範囲に記載の請求項6のA/D変換回路では、請求項5記載のA/D変換回路において、前記第1パルス周回回路、前記第2パルス周回回路および前記第3パルス周回回路は、同一の半導体基板上に隣接して並列に回路配置されることを技術的特徴とする。
特許請求の範囲に記載の請求項7のA/D変換回路では、請求項1〜6のいずれか一項に記載のA/D変換回路において、前記中心電圧を発生させる基準電圧源とこの基準電圧源に直流電圧を供給する直流電圧源との間には、この直流電圧の変動を抑制し得るフィルタ回路が介在することを技術的特徴とする。
上記目的を達成するため、特許請求の範囲に記載の請求項8のA/D変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、前記アナログ電圧信号を動作基準電圧とするとともに前記アナログ電圧信号の変動範囲のほぼ中心電圧の2倍電圧を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、前記第1カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第1ラッチと、前記第1カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第1ラッチから出力された前記前回データを減算し減算結果を第1デジタルデータとして出力する第1演算手段と、前記アナログ電圧信号の最低電圧よりも低い所定電圧を動作基準電圧とするとともに前記アナログ電圧信号を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始してパルス信号を周回させる第2パルス周回回路と、前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、前記第2カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第2ラッチと、前記第2カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第2ラッチから出力された前記反転前回データを減算し減算結果を第2デジタルデータとして出力する第2演算手段と、前記第1デジタルデータから前記第2デジタルデータを減算してその減算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第3演算手段と、を備えることを技術的特徴とする。
特許請求の範囲に記載の請求項9のA/D変換回路では、請求項8記載のA/D変換回路において、前記第1パルス周回回路の前記反転回路および前記第2パルス周回回路の前記反転回路が、同一の半導体基板に隣接して形成されるMOSトランジスタで構成されている場合、前記第1パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートおよび前記第2パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートは、前記半導体基板の基板電位と電気的に分離されて異なる電位にあることを技術的特徴とする。
上記目的を達成するため、特許請求の範囲に記載の請求項10のA/D変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、前記アナログ電圧信号を動作基準電圧とするとともに前記アナログ電圧信号の変動範囲のほぼ中心電圧の2倍電圧を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、前記第1カウンタから出力される前記カウント値を第1デジタルデータとして所定タイミングで出力する第1出力制御手段と、前記アナログ電圧信号の最低電圧よりも低い所定電圧を動作基準電圧とするとともに前記アナログ電圧信号を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始してパルス信号を周回させる第2パルス周回回路と、前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、前記第2カウンタから出力される前記カウント値を第2デジタルデータとしてを前記所定タイミングで出力する第2出力制御手段と、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第1パルス周回回路と温度的に結合可能に構成される第3パルス周回回路と、前記第3パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第3カウンタと、前記第1出力制御手段より出力される前記第1デジタルデータから、前記第2出力制御手段より出力される前記第2デジタルデータを減算してその減算結果を得るとともに、その温度特性を前記第3カウンタから出力される前記カウント値の温度特性で打ち消し、前記二進数のデジタルデータとして前記出力データラインに出力する演算手段と、を備えることを技術的特徴とする。
特許請求の範囲に記載の請求項11のA/D変換回路では、請求項10記載のA/D変換回路において、前記第1パルス周回回路の前記反転回路および前記第2パルス周回回路の前記反転回路が、同一の半導体基板に隣接して形成されるMOSトランジスタで構成されている場合、前記第1パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートおよび前記第2パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートは、前記半導体基板の基板電位と電気的に分離されて異なる電位にあることを技術的特徴とする。
請求項1の発明では、第1,第2パルス周回回路、第1,第2カウンタ、第1,第2ラッチ、反転手段および第1〜第3演算手段を備える。これにより、第1パルス周回回路内に構成された反転回路の電源電圧としてA/D変換の対象となるアナログ電圧信号を用いることで、第1パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である現在データから、所定周期の1周期前にラッチしたカウント値の前回データを減算して第1デジタルデータを求める。また、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転し、それを反転アナログ電圧信号として第2パルス周回回路内に構成された反転回路の電源電圧として用いることで、第2パルス周回回路内を周回するパルス信号の位置や周回回数がこの反転アナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である反転現在データから、所定周期の1周期前にラッチしたカウント値の反転前回データを減算して第2デジタルデータを求める。このため、第2デジタルデータは、第1デジタルデータに対して前記中心電圧を基準にアナログ電圧信号の増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータとして出力データラインに出力することによって、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消すことが可能となる。したがって、複雑な演算処理を要することなく、A/D変換出力の直線性を向上することができる。
請求項2の発明では、第1パルス周回回路と第2パルス周回回路とは、同一の半導体基板上に隣接して並列に回路配置される。これにより、フォトエッチング等の半導体プロセスに起因するトランジスタ等の素子特性のばらつきが少なくなるので、第1パルス周回回路を構成する各反転回路と第2パルス周回回路を構成する各反転回路との遅延特性等を合わせることができ、ペア性を向上することができる。また、発熱による両回路の温度条件等を均一にすることもできる。
請求項3の発明では、信号選択手段、パルス周回回路、カウンタ、第1,第1’,第2ラッチ、反転手段、電圧信号保持手段、制御手段および第1〜第3演算手段を備える。これにより、パルス周回回路内に構成された反転回路の電源電圧としてA/D変換の対象となるアナログ電圧信号を用いることで、パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である現在データ(第1’ラッチにラッチ)から、所定周期の1周期前にラッチしたカウント値の前回データ(第1ラッチにラッチ)を減算してデジタルデータを求める。また、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転し、それを反転アナログ電圧信号としてパルス周回回路内に構成された反転回路の電源電圧として用いることで、パルス周回回路内を周回するパルス信号の位置や周回回数がこの反転アナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である反転現在データから、所定周期の1周期前にラッチしたカウント値の反転前回データ(第2ラッチにラッチ)を減算して第2デジタルデータを求める。つまり、請求項1の発明では、入力信号ラインに入力されたアナログ電圧信号(非反転のアナログ電圧信号)に対応する第1パルス周回回路および第1カウンタと、反転手段により反転された反転アナログ電圧信号に対応する第2パルス周回回路および第2カウンタと、をそれぞれ別個に備えていたが、請求項3の発明では、非反転および反転のいずれのアナログ電圧信号も、同じパルス周回回路およびカウンタに入力して、第1デジタルデータや第2デジタルデータを求める。このため、第1デジタルデータや第2デジタルデータは、同じパルス周回回路やカウンタによりA/D変換されるため、非反転・反転用にそれぞれ個別にパルス周回回路を備える場合に比べ、両パルス周回回路の遅延特性のバラツキによる非直線性の打ち消し効果が低下せず、また回路規模を小さくすることもできる。したがって、複雑な演算処理を要することなく、A/D変換出力の直線性を一層向上することができる。
なお、電圧信号保持手段は、請求項4の発明のように、「アナログ電圧信号を保持するとともに保持しているアナログ電圧信号を反転手段に出力する他の電圧信号保持手段」に代えても良く、その場合には、反転手段は、「他の電圧信号保持手段から出力されるアナログ電圧信号を、カウンタから出力されるカウント値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心電圧を基準にその増減方向に反転し反転アナログ電圧信号を出力する」ように構成する。また、反転手段自体に、このような反転前のアナログ電圧信号を保持する機能や反転後の反転アナログ電圧信号を保持する機能を持たせても良く、この場合には電圧信号保持手段や他の電圧信号保持手段を省くことができる。
請求項5の発明では、第1〜第3パルス周回回路、第1〜第3カウンタ、反転手段、第1,第2出力制御手段、タイミング通知手段および演算手段を備える。これにより、第1パルス周回回路内に構成された反転回路の電源電圧としてA/D変換の対象となるアナログ電圧信号を用いるので、第1パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてカウント値を第1デジタルデータとして所定タイミングで出力する。また、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転し、それを反転アナログ電圧信号として第2パルス周回回路内に構成された反転回路の電源電圧として用いることで、第2パルス周回回路内を周回するパルス信号の位置や周回回数がこの反転アナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてカウント値を第2デジタルデータとして所定タイミングで出力する。このため、第2デジタルデータは、第1デジタルデータに対して前記中心電圧を基準にアナログ電圧信号の増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータとして出力データラインに出力することによって、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消すことが可能となる。また、第3パルス周回回路には、電源電圧として所定の基準電圧が入力されるとともに、第1パルス周回回路とほぼ同様の温度環境下において第3パルス周回回路内で周回するパルス信号の周回回数がカウントされる。即ち、第3パルス周回回路に入力されるアナログ電圧は所定の基準電圧で変動しないため、第3パルス周回回路の周回回数のカウントにより得られる所定タイミングは第3パルス周回回路の温度特性のみで変動し、第1パルス周回回路および第2パルス周回回路が第3パルス周回回路と同様に周囲温度の変化に伴って出力特性が変動するので、第1パルス周回回路および第2パルス周回回路の温度特性を第3パルス周回回路の温度特性で相殺するために利用することができる。その一方で、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消した二進数のデジタルデータとして、当該基準電圧に対するアナログ電圧の差に相当するデジタルデータを得ることができる。したがって、周囲の温度変化に伴うデジタルデータの変動をも抑制可能となるので、複雑な演算処理を要することなく、A/D変換出力の直線性をも含めた精度をより一層向上することができる。
請求項6の発明では、第1パルス周回回路、第2パルス周回回路および第3パルス周回回路は、同一の半導体基板上に隣接して並列に回路配置される。これにより、フォトエッチング等の半導体プロセスに起因するトランジスタ等の素子特性のばらつきが少なくなるので、第1〜第3パルス周回回路をそれぞれ構成する各反転回路の遅延特性等を合わせることができ、ペア性を向上することができる。また、発熱による両回路の温度条件等を均一にすることもできる。
請求項7の発明では、中心電圧を発生させる基準電圧源とこの基準電圧源に直流電圧を供給する直流電圧源との間には、この直流電圧の変動を抑制し得るフィルタ回路が介在する。これにより、基準電圧源に供給される直流電圧はその変動が抑制されるので、当該基準電圧源は安定した中心電圧を発生することができる。
請求項8の発明では、第1パルス周回回路は、その動作基準電圧をアナログ電圧信号とするとともにその動作電源電圧をアナログ電圧信号の変動範囲のほぼ中心電圧の2倍電圧とする。これに対し、第2パルス周回回路は、その動作基準電圧をアナログ電圧信号の最低電圧よりも低い所定電圧とするとともにその動作電源電圧をアナログ電圧信号とする。これにより、第1パルス周回回路内に構成された反転回路の動作電源電圧は、前記2倍電圧に固定される一方で、この反転回路の動作基準電圧はA/D変換の対象となるアナログ電圧信号により変動する。第2パルス周回回路内に構成された反転回路の動作基準電圧は所定電圧に固定される一方で、この反転回路の動作電源電圧はA/D変換の対象となるアナログ電圧信号により変動する。このため、アナログ電圧信号が増加した場合には、第1パルス周回回路の反転回路の動作電圧が低くなる反面、第2パルス周回回路の反転回路の動作電圧が高くなり、これとは逆にアナログ電圧信号が減少した場合には、第1パルス周回回路の反転回路の動作電圧が高くなる反面、第2パルス周回回路の反転回路の動作電圧が低くなる。つまり、第1パルス周回回路の動作電圧として入力されるアナログ電圧信号に対して、第2パルス周回回路には、アナログ電圧信号の変動範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転したものと等価の反転アナログ電圧信号が動作電圧として入力される。そのため、第1パルス周回回路内で周回するパルス信号の周回回数からの第1デジタルデータから、第2パルス周回回路内で周回するパルス信号の周回回数からの第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータとして出力データラインに出力することによって、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消すことが可能となる。したがって、複雑な演算処理を要することなく、A/D変換出力の直線性を向上することができる。
例えば、請求項9の発明にあるように、第1パルス周回回路の反転回路および第2パルス周回回路の反転回路が、同一の半導体基板に隣接して形成されるMOSトランジスタで構成されている場合、第1パルス周回回路の反転回路を構成するMOSトランジスタのバックゲートおよび第2パルス周回回路の反転回路を構成するMOSトランジスタのバックゲートは、半導体基板の基板電位と電気的に分離されて異なる電位にあるように構成される。MOSトランジスタのバックゲートと半導体基板との電気的な分離は、例えば、MOSトランジスタが形成されるMOSトランジスタ形成層の周囲に配置されるPウェル(またはNウェル)をディープNウェル(またディープPウェル)で囲む二重ウェルによる素子分離構成や、当該MOSトランジスタ形成層の周囲に配置されるPウェル(またはNウェル)をシリコン酸化物で囲むトレンチによる素子分離構成等によって実現される。
請求項10の発明では、第1パルス周回回路は、その動作基準電圧をアナログ電圧信号とするとともにその動作電源電圧をアナログ電圧信号の変動範囲のほぼ中心電圧の2倍電圧とする。これに対し、第2パルス周回回路は、その動作基準電圧をアナログ電圧信号の最低電圧よりも低い所定電圧とするとともにその動作電源電圧をアナログ電圧信号とする。これにより、第1パルス周回回路内に構成された反転回路の動作電源電圧は、前記2倍電圧に固定される一方で、この反転回路の動作基準電圧はA/D変換の対象となるアナログ電圧信号により変動する。第2パルス周回回路内に構成された反転回路の動作基準電圧は所定電圧に固定される一方で、この反転回路の動作電源電圧はA/D変換の対象となるアナログ電圧信号により変動する。このため、アナログ電圧信号が増加した場合には、第1パルス周回回路の反転回路の動作電圧が低くなる反面、第2パルス周回回路の反転回路の動作電圧が高くなり、これとは逆にアナログ電圧信号が減少した場合には、第1パルス周回回路の反転回路の動作電圧が高くなる反面、第2パルス周回回路の反転回路の動作電圧が低くなる。つまり、第1パルス周回回路の動作電圧として入力されるアナログ電圧信号に対して、第2パルス周回回路には、アナログ電圧信号の変動範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転したものと等価の反転アナログ電圧信号が動作電圧として入力される。そのため、第2デジタルデータは、第1デジタルデータに対して前記中心電圧を基準にアナログ電圧信号の増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータとして出力データラインに出力することによって、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消すことが可能となる。また、第3パルス周回回路には、電源電圧として所定の基準電圧が入力されるとともに、第1パルス周回回路とほぼ同様の温度環境下において第3パルス周回回路内で周回するパルス信号の周回回数がカウントされる。即ち、第3パルス周回回路に入力されるアナログ電圧は所定の基準電圧で変動しないため、第3パルス周回回路の周回回数のカウントにより得られる所定タイミングは第3パルス周回回路の温度特性のみで変動し、第1パルス周回回路および第2パルス周回回路が第3パルス周回回路と同様に周囲温度の変化に伴って出力特性が変動するので、第1パルス周回回路および第2パルス周回回路の温度特性を第3パルス周回回路の温度特性で相殺するために利用することができる。その一方で、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消した二進数のデジタルデータとして、当該基準電圧に対するアナログ電圧の差に相当するデジタルデータを得ることができる。したがって、周囲の温度変化に伴うデジタルデータの変動をも抑制可能となるので、複雑な演算処理を要することなく、A/D変換出力の直線性をも含めた精度をより一層向上することができる。
例えば、請求項11の発明にあるように、第1パルス周回回路の反転回路および第2パルス周回回路の反転回路が、同一の半導体基板に隣接して形成されるMOSトランジスタで構成されている場合、第1パルス周回回路の反転回路を構成するMOSトランジスタのバックゲートおよび第2パルス周回回路の反転回路を構成するMOSトランジスタのバックゲートは、半導体基板の基板電位と電気的に分離されて異なる電位にあるように構成される。MOSトランジスタのバックゲートと半導体基板との電気的な分離は、例えば、MOSトランジスタが形成されるMOSトランジスタ形成層の周囲に配置されるPウェル(またはNウェル)をディープNウェル(またディープPウェル)で囲む二重ウェルによる素子分離構成や、当該MOSトランジスタ形成層の周囲に配置されるPウェル(またはNウェル)をシリコン酸化物で囲むトレンチによる素子分離構成等によって実現される。
以下、本発明のA/D変換回路の実施形態について図を参照して説明する。
[第1実施形態]
まず、本発明の第1実施形態に係るA/D変換回路20の構成を説明する。図1に示すように、A/D変換回路20は、第1変換部30、第2変換部40および反転アンプ50から構成されており、入力ライン20aに入力されたアナログの入力電圧Vinを二進数のデジタルデータDTに変換して出力ライン20eに出力する機能を有する。なお、このA/D変換回路20は、特許請求の範囲に記載の請求項1に係る発明を具現化した一例に相当し得るものである。
[第1実施形態]
まず、本発明の第1実施形態に係るA/D変換回路20の構成を説明する。図1に示すように、A/D変換回路20は、第1変換部30、第2変換部40および反転アンプ50から構成されており、入力ライン20aに入力されたアナログの入力電圧Vinを二進数のデジタルデータDTに変換して出力ライン20eに出力する機能を有する。なお、このA/D変換回路20は、特許請求の範囲に記載の請求項1に係る発明を具現化した一例に相当し得るものである。
第1変換部30は、入力ライン20aに入力されたアナログの入力電圧Vinを二進数の第1デジタルデータに変換して第1変換出力ライン39に出力するもので、第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33、ラッチ34,35、デジタル演算回路37等から構成されている。この第1変換部30は、以下説明するように、入力電圧Vinの違いにより第1リングディレイライン31の反転回路の反転動作時間が異なることを利用している。
なお、後述するように、第1変換出力ライン39に出力される第1デジタルデータは、現在データから前回データを減算したもので、現在データと前回データとは、第1ラッチ&エンコーダ32およびラッチ34から出力されるタイミングが異なるだけである。このため、デジタルデータの概念として、現在データと前回データの双方を包含する場合には「現在データ(前回データ)」と表記する。
第1リングディレイライン31は、入力ライン20aから入力された入力電圧Vinを電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路31a,31b,31c,31d…31xを複数個リング状に連結させるとともに、これら複数個の反転回路31a等のうちの一つが反転動作を外部から制御可能なNAND回路31aとして構成され、このNAND回路(否定論理積回路)31aの動作開始に伴いパルス信号を周回させる機能を有するもので、特許請求の範囲に記載の「第1パルス周回回路」に相当し得るものである。
なお、反転回路31a,31b,31c,31d…31xのうちのNAND回路31aと、これ以外の反転回路31b,31c,31d…31xと、を区別するため、以下、反転回路31b,31c,31d…31xをINV回路31b,31c,31d…31xと表記することとする。
即ち、第1リングディレイライン31を構成するNAND回路31a、INV回路31b,31c,31d…31xは、入力されたパルス信号の論理値を反転(Hi→Lo、Lo→Hi)した後その出力信号を次のINV回路に出力し得るように、直列に環状に接続されているほか、NAND回路31aおよび各INV回路31b,31c,31d…31xの出力がラッチ&エンコーダ32に並列に入力し得るようにラッチ&エンコーダ32にパラレル接続されている。
また、これらNAND回路31aおよび各INV回路31b等を駆動するために供給される電源電圧は、安定した定電圧源からではなく、入力ライン20aから供給される。即ち、第1リングディレイライン31を構成する反転回路(NAND回路31aおよび各INV回路31b等)には、電源電圧として、第1デジタルデータに変換されるべきアナログの入力電圧Vinが供給されることから、その電圧レベルは変化する。
また、最後尾のINV回路31xの出力端子は、先頭のNAND回路31aの一方の入力端子に環状入力可能に接続されるとともに、第1カウンタ33にも入力し得るように第1カウンタ33の入力端子に接続されている。これに対して、環状入力のないNAND回路31aの他方の入力端子には、スタート信号ライン20bが接続されている。これにより、スタート信号ライン20bから外部入力されるスタート信号STRの論理レベルがHi状態の場合にはNAND回路31aの反転動作を可能にし、スタート信号STRの論理レベルがLo状態の場合にはNAND回路31aの反転動作を不能にしている。
ラッチ&エンコーダ32は、第1リングディレイライン31内のNAND回路31a、INV回路31b,31c,31d…31xからそれぞれ出力される出力信号に基づいて第1リングディレイライン31内でのパルス信号の周回位置を検出し、この周回位置に応じた現在データ(前回データ)を出力する機能を有するもので、下位データを生成できるため高分解能化に寄与するものであるが、本案に不可欠なものではない。
即ち、前述したNAND回路31a、INV回路31b,31c,31d…31xの各出力端子が、ラッチ&エンコーダ32の並列入力端子に接続されており、これらの端子から入力されたHiまたはLoの論理レベルによって第1リングディレイライン31内を周回しているパルス信号を抽出しその位置を検出する(エンコーダ機能)。また、このラッチ&エンコーダ32には、ラッチ信号として外部からサンプリングクロックCLKが入力されるため、検出されたパルス信号の周回位置情報(例えば本実施形態では4ビットのデジタルデータ)が、このサンプリングクロックCLK(ラッチ信号)の立ち上がりタイミングでラッチされてラッチ35やデジタル演算回路37に出力される(ラッチ機能)。
これにより、ラッチ&エンコーダ32は、そのエンコーダ機能により出力されるデジタルデータを現在データ(前回データ)の一部である18ビット中の下位4ビットを下位データとして、サンプリングクロックCLK(ラッチ信号)の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでラッチ機能により保持してそれをラッチ35およびデジタル演算回路37に出力する機能を有する。
第1カウンタ33は、第1リングディレイライン31内で周回するパルス信号の周回回数をカウントし、このカウント値を出力する機能を有するもので、入力端子は、前述した第1リングディレイライン31のINV回路31xの出力端子が接続され、出力端子は、ラッチ34の入力端子に接続されている。これにより、第1リングディレイライン21内で周回するパルス信号の周回回数がカウントされてそのカウント値がラッチ34に出力される。
ラッチ34は、第1カウンタ33から出力されるカウント値を現在データ(前回データ)の残部である18ビット中の上位14ビットを上位データとして、ラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでラッチ35およびデジタル演算回路37に出力する機能を有するものである。このため、このラッチ34にも、前述した第1ラッチ&エンコーダ32と同様に、ラッチ信号として外部からサンプリングクロックCLKが入力される。これにより、第1カウンタ33から出力されるカウント値を第1ラッチ&エンコーダ32と同じタイミングでラッチしてラッチ35およびデジタル演算回路37に出力する。
ラッチ35は、第1ラッチ&エンコーダ32から出力される14ビットデータを上位、ラッチ34から出力される4ビットを下位、とする18ビット構成の現在データをラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでラッチして次のラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでデジタル演算回路37に前回データとして出力する機能を有するもので、ラッチ信号として外部からサンプリングクロックCLKが入力される。なお、このラッチ35は、特許請求の範囲に記載の「第1ラッチ」に相当し得るものである。
デジタル演算回路37は、第1ラッチ&エンコーダ32およびラッチ34から直接、入力される現在データから、ラッチ35にラッチされてからサンプリングクロックCLK、1クロック分遅れて入力される前回データを、デジタル的に減算してその減算結果を18ビット構成の第1デジタルデータとして第1変換出力ライン39に出力する機能を有するもので、特許請求の範囲に記載の「第1演算手段」に相当し得るものである。これにより、デジタル演算回路37から出力される第1デジタルデータは、現在データと前回データとの差、つまりA/D変換結果として出力される。
このように第1変換部30を構成することにより、入力ライン20aに入力されたアナログの入力電圧Vinは、二進数の第1デジタルデータに変換されて第1変換出力ライン39から出力される。
ところが、図3(紙面左上に示す特性図)に示す「反転しない場合A」の特性例のように、アナログの入力電圧Vinが直線的に変化しているにもかかわらず、A/D変換値(第1デジタルデータ)が凸状の曲線をなして非直線的に出力されてしまう。これは、第1リングディレイライン31を構成するNAND回路31aやINV回路31b、31c,31d…31xによる反転動作時間(遅延時間)が電源電圧の変化に対して直線的に変化しないためである。
そこで、本第1実施形態に係るA/D変換回路20では、第1変換部30と同一の構成からなる第2変換部40を備える。即ち、図1に示すように、第1変換部30の第1リングディレイライン31と同様に、第2リングディレイライン41を構成する。なお、第2リングディレイライン41のNAND回路41a、INV回路41b、41c、41d…41xは、それぞれ、第1リングディレイライン31のNAND回路31a、INV回路31b、31c、31d…31xに対応する。また、第2変換部40の第2ラッチ&エンコーダ42、第2カウンタ43、ラッチ44,45、デジタル演算回路47、第2変換出力ライン49は、それぞれ、第1変換部30の第1ラッチ&エンコーダ32、第1カウンタ33、ラッチ34,35、デジタル演算回路37、第1変換出力ライン39に対応するように、同様に構成する。
また、第1変換部30のデジタル演算回路37から出力される第1デジタルデータによる値が当該電源電圧の変化に対してほぼ一定に変動する電圧範囲のほぼ中心である基準電圧Vref (中心電圧)を基準に、入力電圧Vinをその増減方向に反転する反転アンプ50を備え、この反転アンプ50から出力される反転入力電圧¬Vinを、第2変換部40の入力、即ち、第2リングディレイライン41の電源電圧として入力可能に構成する。なお、本願において電圧値の直前の「¬」は、ある基準電圧に対してアナログ電圧値の増減を反転したことを意味するものである。
本第1実施形態では、例えば、図3に示すように、基準電圧Vref を3.5Vに設定する。これにより、図3(紙面左下に示す特性図)に示す「反転した場合B」の特性例のように、入力電圧Vinに対して基準電圧Vref を中心に正負を反転した特性をなすA/D変換値として第2デジタルデータ(=反転前回データ−反転現在データ)が第2変換部40の第2変換出力ライン49から出力されることから、この第2デジタルデータから第1デジタルデータをデジタル演算回路60によってデジタル的に減算する。
即ち、「反転しない場合A」の特性から「反転した場合B」の特性を減算(A−B)することによって、本来、第1デジタルデータが有する非直線性を第2デジタルデータにより打ち消すことが可能になるため、図3(紙面右に示す特性図)に示すように、「A−B」の減算結果としてデジタル演算回路60から出力される二進数のデジタルデータDTの直線性を向上することが可能となる。
なお、第2リングディレイライン41は特許請求の範囲に記載の「第2パルス周回回路」、ラッチ45は特許請求の範囲に記載の「第2ラッチ」、デジタル演算回路47は特許請求の範囲に記載の「第2演算手段」、にそれぞれ相当し得るものである。また反転アンプ50は特許請求の範囲に記載の「反転手段」、デジタル演算回路60は特許請求の範囲に記載の「第3演算手段」、にそれぞれ相当し得るものである。
なお、反転アンプ50は、前述したように、デジタル演算回路37から出力される第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vref を基準に、入力電圧Vinをその増減方向に反転する機能を有するものであるが、具体的には、図2に示すように、オペアンプ50cを中心に、同値の抵抗50a,50bにより構成される。
即ち、抵抗50a(=50b)を介して入力をオペアンプ50cの反転入力に、また基準電圧Vref をオペアンプ50cの非反転入力に、それぞれ入力可能に構成するとともに、オペアンプ50cの出力を抵抗50b(=50a)を介して反転入力に負帰還するように構成する。これにより、ゲイン(利得)1の反転増幅器を構成できるので、この反転アンプ50の入力を入力ライン20aに、またこの反転アンプ50の出力を第2リングディレイライン41を構成するNAND回路41a、INV回路41b、41c、41d、41xの各電源に、それぞれ接続する。
なお、この反転アンプ50を構成するオペアンプ50cは、そのオフセット電圧がA/D変換の誤差に直結することから、オフセット電圧を極力ゼロに補正し得る機能をもつ、いわゆるオートゼロアンプやスイッチトキャパシタ回路で構成する方が望ましい。オートゼロアンプとしては、例えば、特開平9−64666号公報や特開2002−76799号公報に開示されるものがある。またスイッチトキャパシタ回路としては、例えば、特開平5−243857号公報、特開平6−343013号公報、特開2004−179875号公報、特開2004−222018号公報に開示されるものがある。
また、基準電圧Vref は、例えば、リファレンス電圧にバンドギャップ電圧を用いたバンドギャップ型の定電圧回路等の定電圧源70から基準電圧ライン20dを介して供給される。これにより、当該A/D変換回路20の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref が得られる。
このように本実施形態に係るA/D変換回路20を構成することによって、第1リングディレイライン31内に構成されたNAND回路31a、INV回路31b、31c、31d、31xの電源電圧としてA/D変換の対象となる入力電圧Vinを用いることで、第1リングディレイライン31内を周回するパルス信号の位置や周回回数がこの入力電圧Vinの大きさにより異なることから、パルス信号の周回回数を第1カウンタ33によりカウントしてそのカウント値である現在データから、所定周期の1周期前にラッチ35によりラッチしたカウント値の前回データを、デジタル演算回路37により減算して第1デジタルデータを求める。
また、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vrefを基準に入力電圧Vinをその増減方向に反転アンプ50により反転し、それを反転入力電圧¬Vinとして第2リングディレイライン41内に構成されたNAND回路41a、INV回路41b、41c、41d…41xの電源電圧として用いることで、第2リングディレイライン41内を周回するパルス信号の位置や周回回数がこの反転入力電圧¬Vinの大きさにより異なることから、パルス信号の周回回数を第2カウンタ43によりカウントしてそのカウント値である反転現在データから、所定周期の1周期前にラッチ45によりラッチしたカウント値の反転前回データを、デジタル演算回路47により減算して第2デジタルデータを求める。第2リングディレイライン41は第1リングディレイライン31と同様に構成されている。
これにより、第2デジタルデータは、第1デジタルデータに対して基準電圧Vref を基準に入力電圧Vinの増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータDTとして出力ライン20eに出力することによって、第1リングディレイライン31の非直線性を第2リングディレイライン41の非直線性により打ち消すことが可能となる。したがって、特開2004−274157号公報に開示される従来技術のように、複雑な演算処理を要することなく、A/D変換出力の直線性を向上することができる。
なお、図4に示すように、第1変換部30の第1リングディレイライン31と第2変換部40の第2リングディレイライン41とを同一の半導体基板W上に隣接して並列に回路配置することにより、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31xを構成するトランジスタ等の素子特性のばらつき要因のうち、フォトエッチング等の半導体プロセスに起因するものを少なくすることができる。このため、第1リングディレイライン31を構成するNAND回路31aおよびINV回路31b等による遅延特性と、第2リングディレイライン41を構成するNAND回路41aおよびINV回路41b等による遅延特性と、をほぼ一致させることができるので、いわゆるペア性を向上することができる。さらに隣接させることで発熱による両回路の温度条件等を均一にできるため、温度特性の相殺に対して効果がある。
[第2実施形態]
次に、本発明の第2実施形態に係るA/D変換回路120の構成を説明する。本第2実施形態に係るA/D変換回路120は、第1実施形態に係るA/D変換回路20に比べ、第2変換部40の構成を簡略化した点が異なる。このため、第1実施形態のA/D変換回路20と実質的に同一の構成部分については、同一符号を付して説明を省略する。なお、このA/D変換回路120は、特許請求の範囲に記載の請求項3に係る発明を具現化した一例に相当し得るものである。
次に、本発明の第2実施形態に係るA/D変換回路120の構成を説明する。本第2実施形態に係るA/D変換回路120は、第1実施形態に係るA/D変換回路20に比べ、第2変換部40の構成を簡略化した点が異なる。このため、第1実施形態のA/D変換回路20と実質的に同一の構成部分については、同一符号を付して説明を省略する。なお、このA/D変換回路120は、特許請求の範囲に記載の請求項3に係る発明を具現化した一例に相当し得るものである。
図5に示すように、A/D変換回路120は、第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33、ラッチ34,35,36,45、デジタル演算回路37,47,60、反転アンプ50、サンプル&ホールド52、マルチプレクサ62、制御回路64から構成されている。なお、第1リングディレイライン31は特許請求の範囲に記載の「パルス周回回路」、第1カウンタ33は特許請求の範囲に記載の「カウンタ」、ラッチ35は特許請求の範囲に記載の「第1ラッチ」、ラッチ36は特許請求の範囲に記載の「第1’ラッチ」、デジタル演算回路37は特許請求の範囲に記載の「第1演算手段」、ラッチ45は特許請求の範囲に記載の「第2ラッチ」、デジタル演算回路47は特許請求の範囲に記載の「第2演算手段」、反転アンプ50は特許請求の範囲に記載の「反転手段」、サンプル&ホールド52は特許請求の範囲に記載の「電圧信号保持手段」、デジタル演算回路60は特許請求の範囲に記載の「第3演算手段」、マルチプレクサ62は特許請求の範囲に記載の「信号選択手段」、制御回路64は特許請求の範囲に記載の「制御手段」、にそれぞれ相当し得るものである。
即ち、第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33、ラッチ34,35,36、デジタル演算回路37は、前述したA/D変換回路20の第1変換部30を構成するとともに、第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33およびラッチ34は、ラッチ45、デジタル演算回路47、第2変換出力ライン49とともに前述したA/D変換回路20の第2変換部40を構成する。つまり、本第2実施形態に係るA/D変換回路120では、第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33およびラッチ34を両変換部30,40で共用している。
このため、A/D変換回路120では、入力ライン20aと第1リングディレイライン31との間にマルチプレクサ62を介在させ、さらに反転アンプ50の出力側にはサンプル&ホールド52を介在させているほか、第1ラッチ&エンコーダ32、ラッチ34,35,36,45、マルチプレクサ62およびサンプル&ホールド52は、マルチプレクサ62から供給されるサンプリングクロックCLKや制御信号により制御されている。
これにより、例えば、(1) 入力ライン20aを第1リングディレイライン31に接続するように制御回路64によりマルチプレクサ62を制御した後、ラッチ34に入力されるサンプリングクロックCLKの立ち上がり(または立ち下がり)タイミングT1に従ってラッチ35にも立ち上がり(または立ち下がり)のラッチ信号を入力することにより、第1リングディレイライン31に入力される入力電圧VinがA/D変換されてこのタイミングT1におけるデジタルデータ(前回データ)としてラッチ35にラッチされる。
(2) そして、次のサンプリングクロックCLKの立ち上がり(または立ち下がり)タイミングに同期してサンプル&ホールド52の出力を第1リングディレイライン31に接続するように制御回路64によりマルチプレクサ62を制御した後、ラッチ34に入力されるサンプリングクロックCLKの立ち上がり(または立ち下がり)タイミングT2に従ってラッチ45にも立ち上がり(または立ち下がり)のラッチ信号を入力することにより、先のタイミングT1においてサンプル&ホールド52にサンプルホールドされた反転後の入力電圧Vin、つまり反転入力電圧¬Vinが第1リングディレイライン31に入力されるため、これがA/D変換されてデジタルデータ(反転前回データ)としてラッチ45にラッチされる。
(3) さらに、その次のサンプリングクロックCLKの立ち上がり(または立ち下がり)に同期して入力ライン20aを再び第1リングディレイライン31に接続するように制御回路64によりマルチプレクサ62を制御した後、ラッチ34に入力されるサンプリングクロックCLKの立ち上がり(または立ち下がり)タイミングT3に従ってラッチ36にも立ち上がり(または立ち下がり)のラッチ信号を入力することによって、第1リングディレイライン31に入力される入力電圧VinがA/D変換されてこのタイミングT3におけるデジタルデータ(現在データ)としてラッチ36にラッチされる。
(2) そして、その次のサンプリングクロックCLKの立ち上がり(または立ち下がり)タイミングに同期してサンプル&ホールド52の出力を再度第1リングディレイライン31に接続するように制御回路64によりマルチプレクサ62を制御した後、ラッチ34に入力されるサンプリングクロックCLKの立ち上がり(または立ち下がり)タイミングT4によって、先のタイミングT3においてサンプル&ホールド52にサンプルホールドされた反転入力電圧¬Vinが第1リングディレイライン31に入力されるため、これがA/D変換されてデジタルデータ(反転現在データ)としてデジタル演算回路47に出力される。
これにより、デジタル演算回路37では、現在データから前回データをデジタル的に減算してその減算結果を第1デジタルデータとして第1変換出力ライン39に出力し、またデジタル演算回路47では、反転現在データから反転前回データをデジタル的に減算してその減算結果を第2デジタルデータとして第2変換出力ライン49に出力するので、これらの第1,第2デジタルデータが入力されるデジタル演算回路60では、第1デジタルデータから第2デジタルデータをデジタル的に減算してその減算結果を二進数のデジタルデータDTとして出力ライン20eに出力する。
このように本第2実施形態のA/D変換回路120では、第1実施形態に係るA/D変換回路20の第1変換部30に相当するものとして、第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33、ラッチ34,35,36、デジタル演算回路37を備える。これにより、前述したように、第1リングディレイライン31内に構成されたNAND回路31aやINV回路31b、31c、31d、31xの電源電圧としてA/D変換の対象となる入力電圧Vinを用いることで、第1リングディレイライン31内を周回するパルス信号の位置や周回回数がこの入力電圧Vinの大きさにより異なることから、パルス信号の周回回数を第1カウンタ33によりカウントしてラッチ36によりラッチしたカウント値である現在データから、所定周期の1周期前にラッチ35によりラッチしたカウント値の前回データを、デジタル演算回路37により減算して第1デジタルデータを求めて第1変換出力ライン39に出力する。
また、前述した第1実施形態のA/D変換回路20の第2変換部40に相当するものとして、第2リングディレイライン41に相当する第1リングディレイライン31、第2ラッチ&エンコーダ42に相当する第1ラッチ&エンコーダ32、第2カウンタ43に相当する第1カウンタ33、ラッチ44に相当するラッチ34、ラッチ45、デジタル演算回路47を備えるとともに、反転アンプ50の出力側に位置するサンプル&ホールド52を備える。これにより、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vref を基準に入力電圧Vinをその増減方向に反転アンプ50により反転し、それを反転入力電圧¬Vinとして第2リングディレイライン41としての第1リングディレイライン31内に構成されたNAND回路31a、INV回路31b、31c、31d、31xの電源電圧として用いることで、第1リングディレイライン31内を周回するパルス信号の位置や周回回数がこの反転入力電圧¬Vinの大きさにより異なることから、パルス信号の周回回数を第2カウンタ43としての第1カウンタ33によりカウントしてそのカウント値である反転現在データから、所定周期の1周期前にラッチ45によりラッチしたカウント値の反転前回データを、デジタル演算回路47により減算して第2デジタルデータを求めて第2変換出力ライン49に出力する。
つまり、第1実施形態に係るA/D変換回路20では、入力ライン20aに入力された入力電圧Vin(非反転のアナログ電圧信号)に対応する第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33およびラッチ34と、反転アンプ50により反転された反転入力電圧¬Vinに対応する第2リングディレイライン41、第2ラッチ&エンコーダ42、第2カウンタ43およびラッチ44と、をそれぞれ別個に備えていたが、本第2実施形態に係るA/D変換回路120では、入力電圧Vinおよび反転入力電圧¬Vinのいずれも、同じ第1リングディレイライン31、第1ラッチ&エンコーダ32、第1カウンタ33およびラッチ34に入力して、第1デジタルデータや第2デジタルデータを求めてデジタル演算回路60に出力する。このため、第1実施形態に係るA/D変換回路20に比べ、本第2実施形態のA/D変換回路120では、第1リングディレイライン31および第2リングディレイライン41の遅延特性のバラツキによる非直線性の打ち消し効果が低下せず、また回路規模を小さくすることもできる。したがって、A/D変換回路120では、複雑な演算処理を要することなく、A/D変換出力の直線性を一層向上することができる。
なお、サンプル&ホールド52を設ける位置は、反転アンプ50の出力側に限れることはなく、例えば、図6に示すA/D変換回路120’のサンプル&ホールド52’のように、反転アンプ50の入力側、つまり入力ライン20aと反転アンプ50との間に設けても良い。この場合には、反転アンプ50の出力は、マルチプレクサ62に直接接続するように構成する。なお、このサンプル&ホールド52’は特許請求の範囲に記載の「他の電圧信号保持手段」に相当し得るものである。
また、例えば、図7に示すA/D変換回路120”のように、サンプル&ホールド52を設けることなく、反転アンプ50’自体に、このような反転前の入力電圧Vinを保持する機能や反転後の反転入力電圧¬Vinを保持する機能を持たせても良い。
[第3実施形態]
続いて、本発明の第3実施形態に係るA/D変換回路220の構成を説明する。本第3実施形態に係るA/D変換回路220は、第1実施形態に係るA/D変換回路20に比べ、周囲の温度変化に伴うデジタルデータの変動を抑制し得るように構成した点が異なる。なお、このA/D変換回路220は、特許請求の範囲に記載の請求項5に係る発明を具現化した一例に相当し得るものである。
続いて、本発明の第3実施形態に係るA/D変換回路220の構成を説明する。本第3実施形態に係るA/D変換回路220は、第1実施形態に係るA/D変換回路20に比べ、周囲の温度変化に伴うデジタルデータの変動を抑制し得るように構成した点が異なる。なお、このA/D変換回路220は、特許請求の範囲に記載の請求項5に係る発明を具現化した一例に相当し得るものである。
これまでに説明した第1,第2実施形態のA/D変換回路20,120では、第1リングディレイライン31や第2リングディレイライン41がMOSトランジスタ等の半導体により構成されていることから、その特性上、反転動作時間(遅延時間)が温度によって変動する。このため、電源電圧として第1リングディレイライン31等に入力される入力電圧Vinによりデジタルデータに変換されて出力されるデータ値が、周囲の温度変化によっても変動し得ることから、本第3実施形態のA/D変換回路220では、この点を改善可能にした。なお、第1実施形態のA/D変換回路20と実質的に同一の構成部分については、同一符号を付して説明を省略する。
図8に示すように、A/D変換回路220は、第1変換部230、第2変換部240、反転アンプ250、デジタル演算回路260およびタイミング発生部270から構成されている。第1変換部230は、第1実施形態のA/D変換回路20を構成する第1変換部30に対してラッチ35を備えていない点と第1ラッチ&エンコーダ32およびラッチ34に入力されるラッチ信号が外部からではなくタイミング発生部270から入力される点を除いてほぼ同様に構成される。なお、第1リングディレイライン31およびラッチ34に入力されるラッチ信号は、タイミング発生部270から所定タイミングとして出力される。
また、第2変換部240も、第1変換部230と同様に、第1実施形態のA/D変換回路20を構成する第2変換部40に対してラッチ45を備えていない点と第2ラッチ&エンコーダ42およびラッチ44に入力されるラッチ信号が外部からではなくタイミング発生部270から入力される点を除いてほぼ同様に構成される。なお、第2リングディレイライン41およびラッチ44に入力されるラッチ信号は、タイミング発生部270から所定タイミングとして出力される。
さらに、反転アンプ250も、第1実施形態のA/D変換回路20を構成する反転アンプ50と同様に構成され、その出力は第2変換部240の第2リングディレイライン41の電源電圧として入力可能に構成されている。また、デジタル演算回路260も、第1実施形態のA/D変換回路20を構成するデジタル演算回路60と同様に構成され、第1変換出力ライン39から入力される第1デジタルデータから、第2変換出力ライン49から入力される第2デジタルデータをデジタル的に減算し、その減算結果を出力ライン220eに出力可能に構成されている。なお、反転アンプ250は特許請求の範囲に記載の「反転手段」、デジタル演算回路260は特許請求の範囲に記載の「演算手段」、にそれぞれ相当し得るものである。
タイミング発生部270は、第3リングディレイライン271、第3カウンタ272、デジタルコンパレータ273、ROM274、LPF275、出力バッファ276,277等により構成されており、所定タイミングとしてのラッチ信号を発生させて第1変換部230や第2変換部240に出力(通知)する機能を有するものである。
第3リングディレイライン271は、基準電圧ライン220dから入力される基準電圧Vref (所定の基準電圧)を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するNAND回路271a、INV回路271b、271c、271d…271xを、第1リングディレイライン31を構成するNAND回路31a、INV回路31b、31c、31d…31xと同様の個数および接続で構成し、NAND回路271aが第1リングディレイライン31のNAND回路31aの動作開始と同時に動作を開始するもので、特許請求の範囲に記載の「第3パルス周回回路」に相当し得るものである。
即ち、第3リングディレイライン271を構成するNAND回路271aやINV回路271b、271c、271d…271xは、入力されたパルス信号の論理値を反転(Hi→Lo、Lo→Hi)した後その出力信号を次のINV回路に出力し得るように、直列に環状に接続されている。また、最後尾のINV回路271xの出力端子は、先頭のNAND回路271aの一方の入力端子に環状入力可能に接続されるとともに、第3カウンタ272にも入力し得るように第3カウンタ272の入力端子にシリアル接続されている。これに対して、環状入力のないNAND回路271aの他方の入力端子には、スタート信号ライン220bが接続されている。これにより、スタート信号ライン220bから外部入力されるスタート信号STRの論理レベルがHi状態の場合にはNAND回路271aの反転動作を可能にし、スタート信号STRの論理レベルがLo状態の場合にはNAND回路271aの反転動作を不能にしている。
なお、これらNAND回路271aおよび各INV回路271b等を駆動するために供給される電源電圧は、安定した定電圧源に接続されて基準電圧Vref を出力可能な基準電圧ラインから供給される。例えば、図8に示すように、前述した定電圧源70がこの基準電圧ライン220dに接続される。これにより、反転アンプ250に供給される基準電圧Vref と同様の電圧が、NAND回路271aおよび各INV回路271b等を駆動する電源電圧として供給される。
定電圧源70は、例えば、外部から入力される公称電圧+5Vの電源電圧Vccを+3.5Vの安定化された基準電圧Vref (直流電圧)に降圧して出力するバンドギャップ型の定電圧回路(リファレンス電圧にバンドギャップ電圧を用いるもの)で構成される。これにより、当該A/D変換回路220の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref が得られる。
図9(A) は、ある半導体プロセスで作製したリングディレイラインの電源電圧とデジタルデータDTとの関係の温度特性を示しており、図9(B) には図9(A) の関係を+25℃を基準にした比率で示している。ここで基準電圧Vref は、図9(B) の3.5±0.3Vの範囲において、当該A/D変換回路220の周囲温度が−35℃〜+85℃に変化しても、デジタルデータDTによる値は同じ比率で変動する3.5Vに設定している。
また、この電源電圧Vccを出力する外部電源(直流電圧源)と定電圧源70との間には、この電源電圧Vccの変動を抑制し得るノイズ除去フィルタ75、例えば抵抗75a,75c、コンデンサ75c,75dとからなるローパスフィルタ回路が介在する。これにより、定電圧源70に供給される電源電圧Vccの変動が抑制されるので、当該定電圧源70は、より一層安定した基準電圧Vref を発生可能にしている。
なお、第1実施形態に係るA/D変換回路20に基準電圧Vref を供給する定電圧源70や、第2実施形態に係るA/D変換回路120に基準電圧Vref を供給する定電圧源70についても、入力側にこのようなノイズ除去フィルタ75を設けることによって、定電圧源70に供給される電源電圧Vccの変動が抑制されるので、より一層安定した基準電圧Vref を発生させることができる。
さらに、この第3リングディレイライン271は、第1リングディレイライン31および第2リングディレイライン41と温度的に結合可能に構成されている。例えば、図10に示すように、第1リングディレイライン31、第2リングディレイライン41および第3リングディレイライン271を、同一の半導体基板W上に隣接して並列に回路配置する。これにより、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31x、また第2リングディレイライン41のNAND回路41aやINV回路41b、41c、41d…41xを構成するトランジスタ等の素子特性のばらつき要因のうち、フォトエッチング等の半導体プロセスに起因するものを少なくすることができる。
このため、第1リングディレイライン31を構成するNAND回路21aおよびINV回路21b等や、第2リングディレイライン41を構成するNAND回路41aおよびINV回路41b等による遅延特性と、第3リングディレイライン271を構成するNAND回路271aおよびINV回路271b等による遅延特性と、をほぼ一致させることができるので、いわゆるペア性を向上することができる。さらに隣接させることで発熱による両回路の温度条件等を均一にできるため、温度特性の相殺に対し、より効果的である。
第3カウンタ272は、第3リングディレイライン271内で周回するパルス信号の周回回数をカウントし、このカウント値を出力する機能を有するもので、入力端子は、前述した第3リングディレイライン271のINV回路271xの出力端子が接続され、出力端子は、デジタルコンパレータ273の入力端子に接続されている。また、外部入力されるリセット信号RSTによりカウント値を初期化する必要から、リセット端子にはリセット信号ライン220cが接続されている。
これにより、リセット信号ライン220cから外部入力されるリセット信号RSTの立ち上がりエッジ(または立ち下がりエッジ)によって、第3カウンタ272のカウント値がリセットされるとともに、第3リングディレイライン271内で周回するパルス信号の周回回数のカウントが開始されて、時々刻々とカウントされる周回回数がカウント値としてデジタルコンパレータ273に出力される。
デジタルコンパレータ273は、第3カウンタ272から出力されるカウント値がROM274から読み出される所定値(例えば10進表記で255)に到達すると、所定タイミングとしてのラッチ信号を、第1変換部230の第1ラッチ&エンコーダ32やラッチ34、第2変換部240の第2ラッチ&エンコーダ42やラッチ44に出力する機能を有するもので、特許請求の範囲に記載の「タイミング通知手段」に相当し得るものである。本実施形態では、後述するLPF275や出力バッファ276を介して第1ラッチ&エンコーダ32等にラッチ信号を出力しているが、これらを介することなく、直接、ラッチ&エンコーダ32等にラッチ信号を出力しても良い。ROM274には、このような所定値が予め記憶されている。
LPF275は、抵抗275aとコンデンサ275bとにより構成されて、所定の遮断周波数よりも低い周波数成分の通過を許容しそれもより高い周波数成分の通過を阻止し得るローパスフィルタ回路である。本第3実施形態では、遮断周波数として、例えばグリッチノイズ(glitch noise)の立ち上がり周波数相当(例えば、数十MHzから数百MHz前後のオーダー)に設定されており、これによりこのようなグリッチノイズを除去可能に構成されている。
出力バッファ276,277は、INV回路を2個一組に直列接続して構成されるもので、出力タイミングの調整や、後段に対するドライブ能力の確保を可能にしている。なお、出力バッファ277は、外部にラッチ信号の完了を通知するラッチ完了信号をラッチ信号完了ライン220fに出力するために設けられている。
このように本第3実施形態のA/D変換回路220では、第1変換部230の第1リングディレイライン31内に構成されたNAND回路31aやINV回路31b、31c、31d…31xの電源電圧としてA/D変換の対象となる入力電圧Vinを用いるので、第1リングディレイライン31内を周回するパルス信号の位置や周回回数がこの入力電圧Vinの大きさにより異なることから、パルス信号の周回回数を第1カウンタ33によりカウントしてカウント値を第1デジタルデータとして所定タイミングで出力する。
また、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vrefを基準に入力電圧Vinをその増減方向に反転アンプ250により反転し、それを反転入力電圧¬Vinとして第2リングディレイライン41内に構成されたNAND回路41a、INV回路41b、41c、41d…41xの電源電圧として用いることで、第2リングディレイライン41内を周回するパルス信号の位置や周回回数がこの反転入力電圧¬Vinの大きさにより異なることから、パルス信号の周回回数を第2カウンタ43によりカウントしてカウント値を第2デジタルデータとして所定タイミングで出力する。
これにより、第2デジタルデータは、第1デジタルデータに対して前記中心電圧を基準に入力電圧Vinの増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータをデジタル演算回路260により減算することにより得られた減算結果を二進数のデジタルデータDTとして出力ライン220eに出力することによって、第1パルス周回回路の非直線性を第2パルス周回回路の非直線性により打ち消すことが可能となる。したがって、複雑な演算処理を要することなく、A/D変換出力の直線性を向上することができる。
さらに、タイミング発生部270の第3リングディレイライン271には、電源電圧として基準電圧Vref が入力されるとともに、第1変換部230の第1リングディレイライン31および第2変換部240の第2リングディレイライン41とほぼ同様の温度環境下において第3リングディレイライン271内で周回するパルス信号の周回回数が第3カウンタ272によりカウントされるので、それが所定値に到達したタイミングを所定タイミングとして第1変換部230の第1ラッチ&エンコーダ32やラッチ34および第2変換部240の第2ラッチ&エンコーダ42やラッチ44にラッチ信号として出力(通知)することにより、このタイミングにおける二進数のデジタルデータDTとして、第1リングディレイライン31の非直線性を第2リングディレイライン41の非直線性により打ち消したものが得られる。
即ち、第3リングディレイライン271に入力されるアナログ電圧は、温度変動のほとんどない定電圧源70から出力される基準電圧Vref であり変動しないため、第3リングディレイライン271の周回回数より得られる所定タイミングは第3リングディレイライン271の温度特性のみで変動し、第1変換部230の第1リングディレイライン31および第2変換部240の第2リングディレイライン41がタイミング発生部270の第3リングディレイライン271と同様に周囲温度の変化に伴って出力特性が変動するので、第1リングディレイライン31および第2リングディレイライン41の温度特性を第3リングディレイライン271の温度特性で相殺することができる。その一方で、第1リングディレイライン31の非直線性を第2リングディレイライン41の非直線性により打ち消した二進数のデジタルデータDTとして、当該基準電圧Vref に対するアナログ電圧の差に相当するデジタルデータを得ることができる。したがって、周囲の温度変化に伴うデジタルデータDTの変動をも抑制可能となるので、複雑な演算処理を要することなく、A/D変換出力の直線性をも含む精度でより一層向上することができる。
なお、タイミング発生部270の第3リングディレイライン271には、電源電圧として基準電圧Vref は、反転アンプ250に供給される基準電圧Vref と同一にしたが、これに限られることはなく、それぞれ別個の電圧源から同一または異なる基準電圧Vref を供給するように構成しても良い。
[第4実施形態]
続いて、本発明の第4実施形態に係るA/D変換回路320の構成を説明する。上述した第1〜第3実施形態に係るA/D変換回路20,120,120’,120”,220では、反転アンプ50,50’,250によって、入力電圧Vinをその増減方向に基準電圧Vref を基準に反転させて第2リングディレイライン41に入力する構成を採ったが、このような反転アンプ50等を必要とするため、回路規模の増大傾向を招く。
続いて、本発明の第4実施形態に係るA/D変換回路320の構成を説明する。上述した第1〜第3実施形態に係るA/D変換回路20,120,120’,120”,220では、反転アンプ50,50’,250によって、入力電圧Vinをその増減方向に基準電圧Vref を基準に反転させて第2リングディレイライン41に入力する構成を採ったが、このような反転アンプ50等を必要とするため、回路規模の増大傾向を招く。
そこで、本第4実施形態では、このような反転アンプ50等を要することなく、前述した第1〜第3実施形態に係るA/D変換回路20,120,120’,120”,220と同様、複雑な演算処理を要することなく、A/D変換出力の直線性を向上可能にした。なお、第1実施形態のA/D変換回路20と実質的に同一の構成部分については、同一符号を付して説明を省略する。このA/D変換回路320は、特許請求の範囲に記載の請求項8に係る発明を具現化した一例に相当し得るものである。
図11に示すように、A/D変換回路320は、第1変換部330、第2変換部340、デジタル演算回路360および定電圧源370から構成されており、入力ライン320aに入力されたアナログの入力電圧Vinを、第1リングディレイライン31を構成するNAND回路31aやINV回路31b,31c,31d…31xの電源電圧ではなく動作基準電圧にしている点、第2リングディレイライン41には反転入力電圧¬Vinではなく入力ライン320aに入力されたアナログの入力電圧Vinを入力している点、および、入力レベルシフト331等を備える点等が、第1実施形態に係るA/D変換回路20に比べて異なる。
即ち、入力ライン320aに入力されたアナログの入力電圧Vinを、第1リングディレイライン31の動作基準電圧31V−として第1リングディレイライン31に入力可能に入力ライン320aを第1リングディレイライン31に接続するとともに、この入力電圧Vinを、第2リングディレイライン41の動作電源電圧41V+として第2リングディレイライン41に入力可能に入力ライン320aを第2リングディレイライン41に接続する。つまり、第1リングディレイライン31の動作基準電位と第2リングディレイライン41の動作電源電位とを等しくして入力ライン320aに接続する。
このように第1リングディレイライン31は、動作基準電圧31V−を入力電圧Vinとしていることから、その動作電源電圧31V+はこれよりも高く設定する必要がある。このため、A/D変換回路320では、定電圧源370から出力される所定の基準電圧Vref1を動作電源電圧31V+として供給し得るように定電圧源370を基準電圧ライン320dに接続している。
定電圧源370は、出力する電圧値が異なる以外は、第1実施形態で説明した定電圧源70と同様に構成されている。即ち、リファレンス電圧にバンドギャップ電圧を用いたバンドギャップ型の定電圧回路等の定電圧源で、当該A/D変換回路320の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref1を出力可能に構成されている。基準電圧Vref1は、アナログ電圧信号である入力電圧Vinの変動範囲のほぼ中心電圧の2倍電圧に設定されている。
例えば、入力電圧Vinの変化が2V〜5Vである場合には、その中心電圧である3.5Vの2倍電圧である7V(=3.5V×2)に基準電圧Vref1を設定する。また、第1実施形態で図3を参照して説明したように、デジタル演算回路37から出力される第1デジタルデータによる値が入力電圧Vinの変化に対してほぼ一定に変動する電圧範囲のほぼ中心電圧の2倍電圧に当該基準電圧Vref1を設定する。これにより、第1リングディレイライン31を構成するNAND回路31aやINV回路31b,31c,31d…31xには、動作電源電圧31V+に基準電圧Vref1(例えば7V)が設定され、動作基準電圧31V−に入力電圧Vin(例えば3.5V中心)が設定される。
一方、第2リングディレイライン41は、動作電源電圧41V+を入力電圧Vinとしていることから、その動作基準電圧41V−はこれよりも低く設定する必要がある。このため、A/D変換回路320では、入力電圧Vinの最低電圧よりも低い所定電圧、例えばA/D変換回路320のアースGndを動作基準電圧41V−に設定している。なお、このアースGndは、定電圧源370のアースGndと同電位に設定されている。これにより、第2リングディレイライン41を構成するNAND回路41aやINV回路41b,41c,41d…41xには、動作電源電圧41V+に入力電圧Vin(例えば3.5V中心)が設定され、動作基準電圧41V−にアース電位(例えば0V)が設定される。
このように第1リングディレイライン31および第2リングディレイライン41を構成することにより、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31xの動作電源電圧31V+は、基準電圧Vref1(例えば7V)に固定され、これらの動作基準電圧31V−は入力電圧Vinの変化に従って変動する。また、第2リングディレイライン41のNAND回路41aやINV回路41b,41c,41d…41xの動作電源電圧41V+は、入力電圧Vinの変化に従って変動し、これらの動作基準電圧41V−はアースGndに固定される。
このため、入力電圧Vinが増加した場合には、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31xの動作基準電圧31V−や第2リングディレイライン41のNAND回路41aやINV回路41b,41c,41d…41xの動作電源電圧41V+が上昇するため、第1リングディレイライン31のNAND回路31a等に供給される動作電圧(動作電源電圧31V+と動作基準電圧31V−との差電圧)は低くなる反面、第2リングディレイライン41のNAND回路41a等に供給される動作電圧(動作電源電圧41V+と動作基準電圧41V−との差電圧)は高くなる。これにより、入力ライン320aに入力された入力電圧Vinは、第1デジタルデータに変換されて第1変換出力ライン39から、第2デジタルデータに変換されて第2変換出力ライン49から、それぞれ図12に示すような特性で出力される。
即ち、第1リングディレイライン31の動作電源電圧31V+として入力される入力電圧Vinに対して、第2リングディレイライン41には、入力電圧Vinの変動範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力されているので、例えば、前述した入力電圧Vinの変化が2V〜5Vである場合には、その中心電圧である3.5V(図12に示すVref )を基準に、入力電圧Vinをその増減方向に反転した特性で、第1変換出力ライン39および第2変換出力ライン49から出力される。これにより、図3を参照して説明したように、第1実施形態に係るA/D変換回路20の反転アンプ50によって入力電圧Vinをその増減方向に基準電圧Vref を基準に反転させたのと同様に、A/D変換回路320においても入力電圧Vinをその増減方向に反転させることが可能となる。
また、定電圧源370から出力される基準電圧Vref1を、デジタル演算回路37から出力される第1デジタルデータによる値が入力電圧Vinの変化に対してほぼ一定に変動する電圧範囲のほぼ中心電圧の2倍電圧に設定することで、第1デジタルデータから第2デジタルデータを減算して得られるデジタルデータDTは、図12(紙面右に示す特性図)に示す「B−A」のように直線性を向上することが可能となる。
このように本第4実施形態では、入力ライン320aに入力される入力電圧Vinを中心に、第1リングディレイライン31の動作電圧を+側、第2リングディレイライン41の動作電圧を−側、にそれぞれシフトさせている。このため、第1リングディレイライン31や第2リングディレイライン41では、A/D変換回路320の外部から入力される信号レベル0V〜5Vのスタート信号STRをそのまま処理することができない。また、第1リングディレイライン31や第2リングディレイライン41から出力される信号は、信号レベル0V〜5Vではないため、第1ラッチ&エンコーダ32や第1カウンタ33、あるいは第2ラッチ&エンコーダ42や第2カウンタ43もそのまま処理することができない。
このため、A/D変換回路320では、第1リングディレイライン31の入力側に入力レベルシフト331を、また第1リングディレイライン31の出力側に出力レベルシフト333、335を設けている。また、第2リングディレイライン41の入力側に入力レベルシフト341を、また、第2リングディレイライン41の出力側に出力レベルシフト343、345を設けている。
入力レベルシフト331は、スタート信号ライン320bから入力されたスタート信号STR(Lo:0V、Hi:5V)の信号レベルを、第1リングディレイライン31のNAND回路31aで処理可能にレベル変換をする。例えば、図13に示すように、基準電圧Vref1とアースGndとの間に介在する直列接続されたP−MOSトランジスタ331pおよびN−MOSトランジスタ331nと、基準電圧Vref1と入力電圧Vinとの間に介在する直列接続されたP−MOSトランジスタ332pおよびN−MOSトランジスタ332nと、により構成される。
これらのうちP−MOSトランジスタ331pとN−MOSトランジスタ332nは、いわゆる定電流源として動作することで能働負荷として機能する。P−MOSトランジスタ331pは、N−MOSトランジスタ331nに対して定電流を供給することにより、当該N−MOSトランジスタ331nは、ゲートGに入力されるスタート信号STRに応じた出力電圧としてドレインDから反転した出力信号を出力する。また、N−MOSトランジスタ332nは、P−MOSトランジスタ332pに対して定電流を供給することにより、当該P−MOSトランジスタ332pは、N−MOSトランジスタ331nから出力される出力信号をゲートGで受け反転してドレインDから出力する。これにより、例えば、スタート信号ライン320bから、Hi論理(信号レベル5V)のスタート信号が入力されると7Vに変換し、Lo論理(信号レベル0V)の信号が入力されると3.5Vに変換する。
入力レベルシフト341も同様に、スタート信号ライン320bから入力されたスタート信号STR(Lo:0V、Hi:5V)の信号レベルを、第2リングディレイライン41のNAND回路41aで処理可能にレベル変換をする。例えば、図13に示すように、入力電圧VinとアースGndとの間に、直列接続されたP−MOSトランジスタ341pおよびN−MOSトランジスタ341nと、直列接続されたP−MOSトランジスタ342pおよびN−MOSトランジスタ342nと、がそれぞれ介在して構成される。P−MOSトランジスタ341pとN−MOSトランジスタ342nは、能動負荷として動作する定電流源である。
P−MOSトランジスタ341pは、N−MOSトランジスタ341nに対して定電流を供給することにより、当該N−MOSトランジスタ341nは、ゲートGに入力されるスタート信号STRに応じた出力電圧としてドレインDから反転した出力信号を出力する。また、N−MOSトランジスタ342nは、P−MOSトランジスタ342pに対して定電流を供給することにより、当該P−MOSトランジスタ342pは、N−MOSトランジスタ341nから出力される出力信号をゲートGで受け反転してドレインDから出力する。これにより、例えば、スタート信号ライン320bから、Hi論理(信号レベル5V)のスタート信号が入力されると3.5Vに変換し、Lo論理(信号レベル0V)の信号が入力されると0Vのまま出力する。
これに対し、出力レベルシフト333、335は、第1リングディレイライン31から出力されるパルス信号(Lo:3.5V、Hi:7V)の信号レベルを、第1カウンタ33や第1ラッチ&エンコーダ32で処理可能にレベル変換をする。例えば、図13に示す出力レベルシフト335のように、電源電圧5VとアースGndとの間に、直列接続されたP−MOSトランジスタ335pとN−MOSトランジスタ335nとにより構成され、P−MOSトランジスタ335pのゲートGを入力、両トランジスタ335p、335nのドレインDを出力とする。N−MOSトランジスタ335nは、定電流源として動作することで、P−MOSトランジスタ335pに対して能働負荷として機能している。これにより、例えば、第1リングディレイライン31から、Hi論理(信号レベル7V)のパルス信号が入力されると5Vに変換し、Lo論理(信号レベル3.5V)の信号が入力されると0Vに変換する。
また、出力レベルシフト343、345も同様に、第2リングディレイライン41から出力されるパルス信号(Lo:0V、Hi:3.5V)の信号レベルを、第2カウンタ43や第2ラッチ&エンコーダ42で処理可能にレベル変換をする。例えば、図13に示す出力レベルシフト345のように、電源電圧5VとアースGndとの間に、直列接続されたP−MOSトランジスタ345pとN−MOSトランジスタ345nとにより構成され、N−MOSトランジスタ345nのゲートGを入力、両トランジスタ345p、345nのドレインDを出力とする。P−MOSトランジスタ345pは、定電流源として動作することで、N−MOSトランジスタ345nに対して能働負荷として機能している。これにより、例えば、第2リングディレイライン41から、Hi論理(信号レベル3.5V)のパルス信号が入力されると5Vに変換し、Lo論理(信号レベル0V)の信号が入力されると0Vのまま出力する。
なお、図13には、第1リングディレイライン31および第2リングディレイライン41の回路例が図示されているので、これらについても簡単に説明する。図13に示すように、NAND回路31aは、P−MOSトランジスタ31ap1、31ap2とN−MOSトランジスタ31an1、31an2とからなる一般的な否定論理積回路で、基準電圧Vref1と入力電圧Vinとの間に構成されている。また、NAND回路41aも同様に、P−MOSトランジスタ41ap1、41ap2とN−MOSトランジスタ41an1、41an2とからなる一般的な否定論理積回路で、入力電圧VinとアースGndとの間に構成されている。
また、INV回路31bは、P−MOSトランジスタ31bpとN−MOSトランジスタ31bnとからなる一般的な否定論理回路で、基準電圧Vref1と入力電圧Vinとの間に構成されている。INV回路31c、31d…31xもINV回路31bと同様に構成される。さらにINV回路41bもINV回路31bと同様に、P−MOSトランジスタ41bpとN−MOSトランジスタ41bnとからなる一般的な否定論理回路で、入力電圧VinとアースGndとの間に構成されている。INV回路41c、41d…41xもINV回路41bと同様に構成される。
ところで、図13に示す第1リングディレイライン31や第2リングディレイライン41のMOSトランジスタの記号を見るとわかるように、本第4実施形態では、それを構成するP−MOSトランジスタおよびN−MOSトランジスタを同一の半導体基板に形成する場合には、それぞれのバックゲートを半導体基板の基板電位と電気的に分離するように構成する必要がある。
即ち、第1リングディレイライン31においては、例えば、NAND回路31aを構成するP−MOSトランジスタ31ap1のバックゲートBを半導体基板Wの基板電位と電気的に分離させて基準電圧Vref1に接続し得るように当該P−MOSトランジスタの形成層を構成し、N−MOSトランジスタ31an1のバックゲートBを半導体基板Wの基板電位と電気的に分離させて入力電圧Vinに接続し得るように当該N−MOSトランジスタの形成層を構成する。P−MOSトランジスタ31ap2やN−MOSトランジスタ31an2も同様にバックゲートが構成される。
具体的には、図14(A) に示すように、半導体基板WがP型である場合には、N−MOSトランジスタのバックゲートが、常に基板電位(P領域電位)、即ち、通常はアースGndとなるが、N−MOSトランジスタをその形成層の周囲に配置されるPウェルをディープNウェルで囲む二重ウェル構成にする。これにより、N−MOSトランジスタが電気的に素子分離されることから、N−MOSトランジスタのバックゲートを半導体基板Wから電気的に分離することが可能となる。なお、P−MOSトランジスタは、その形成層の周囲にNウェルが配置されていることから、半導体基板WがP型である場合には、このような二重ウェル構成を採らなくても、N−MOSトランジスタのバックゲートは半導体基板Wから電気的に分離できる。
また、図14(B) に示すように、半導体基板WがSOI(Silicon on Insulator)構造を採っている場合には、SOIによるシリコン酸化物(SiO2)で、N−MOSトランジスタの形成層周囲に配置されるPウェルを囲むトレンチ構造による素子分離をしても良い。なお、この場合も、P−MOSトランジスタは、その形成層の周囲にNウェルが配置されていることから、半導体基板WがP型である場合には、このようなトレンチ構造による素子分離構成を採らなくても、N−MOSトランジスタのバックゲートは半導体基板Wから電気的に分離できる。
このように本第4実施形態のA/D変換回路320では、第1リングディレイライン31は、その動作基準電圧31V−を入力電圧Vinとするとともにその動作電源電圧31V+を入力電圧Vinの変動範囲のほぼ中心電圧の2倍電圧の基準電圧Vref1とする。これに対し、第2リングディレイライン41は、その動作基準電圧41V−を入力電圧Vinの最低電圧よりも低いアースGndの電位とするとともにその動作電源電圧41V+を入力電圧Vinとする。これにより、入力電圧Vinが増加した場合には、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31xの動作電圧が低くなる反面、第2リングディレイライン41のNAND回路41aやINV回路41b,41c,41d…41xの動作電圧が高くなり、これとは逆に入力電圧Vinが減少した場合には、第1リングディレイライン31のNAND回路31aやINV回路31b等の動作電圧が高くなる反面、第2リングディレイライン41のNAND回路41aやINV回路41b等の動作電圧が低くなる。
つまり、第1リングディレイライン31の動作電圧として入力される入力電圧Vinに対して、第2リングディレイライン41には、入力電圧Vinの変動範囲のほぼ中心電圧を基準に入力電圧Vinをその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力される。そのため、第1リングディレイライン31内で周回するパルス信号の周回回数からの第1デジタルデータから、第2リングディレイライン41内で周回するパルス信号の周回回数からの第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータとして出力ライン320eに出力することによって、第1リングディレイライン31の非直線性を第2リングディレイライン41の非直線性により打ち消すことが可能となる。したがって、複雑な演算処理を要することなく、A/D変換出力の直線性を向上することができることに加えて、第1〜第3実施形態に係るA/D変換回路20,120,120’,120”,220で必要とした反転アンプ50,50’,250を必要としないため、その分、回路規模の増大傾向を抑制することができる。
[第5実施形態]
続いて、本発明の第5実施形態に係るA/D変換回路420の構成を説明する。本第5実施形態に係るA/D変換回路420は、第4実施形態に係るA/D変換回路320に比べ、周囲の温度変化に伴うデジタルデータの変動を抑制し得るように構成した点が異なる。なお、このA/D変換回路420は、特許請求の範囲に記載の請求項10に係る発明を具現化した一例に相当し得るものである。
続いて、本発明の第5実施形態に係るA/D変換回路420の構成を説明する。本第5実施形態に係るA/D変換回路420は、第4実施形態に係るA/D変換回路320に比べ、周囲の温度変化に伴うデジタルデータの変動を抑制し得るように構成した点が異なる。なお、このA/D変換回路420は、特許請求の範囲に記載の請求項10に係る発明を具現化した一例に相当し得るものである。
前述した第4実施形態のA/D変換回路320では、第1リングディレイライン31や第2リングディレイライン41がMOSトランジスタ等の半導体により構成されていることから、その特性上、反転動作時間(遅延時間)が温度によって変動する。このため、本第5実施形態のA/D変換回路420では、前述した第3実施形態のA/D変換回路220と同様に、タイミング発生部270を付加してこの点を改善可能にした。なお、第3実施形態のA/D変換回路220や第4実施形態のA/D変換回路320と実質的に同一の構成部分については、同一符号を付して説明を省略する。
図15に示すように、A/D変換回路420は、第1変換部430、第2変換部440、デジタル演算回路460およびタイミング発生部270から構成されている。第1変換部430は、第4実施形態のA/D変換回路320を構成する第1変換部330に対して第1ラッチ&エンコーダ32およびラッチ34,35に入力されるラッチ信号が外部からではなくタイミング発生部270から入力される点を除いてほぼ同様に構成される。なお、第1リングディレイライン31およびラッチ34,35に入力されるラッチ信号は、タイミング発生部270から所定タイミングとして出力される。
また、第2変換部440も、第1変換部430と同様に、第4実施形態のA/D変換回路20を構成する第2変換部40に対して第2ラッチ&エンコーダ42およびラッチ44,45に入力されるラッチ信号が外部からではなくタイミング発生部270から入力される点を除いてほぼ同様に構成される。なお、第2リングディレイライン41およびラッチ44,45に入力されるラッチ信号は、タイミング発生部270から所定タイミングとして出力される。
さらに、デジタル演算回路460も、第4実施形態のA/D変換回路320を構成するデジタル演算回路360と同様に構成され、第1変換出力ライン39から入力される第1デジタルデータから、第2変換出力ライン49から入力される第2デジタルデータをデジタル的に減算し、その減算結果を出力ライン420fに出力可能に構成されている。なお、デジタル演算回路460は特許請求の範囲に記載の「演算手段」、に相当し得るものである。
タイミング発生部270は、第3リングディレイライン271、第3カウンタ272、デジタルコンパレータ273、ROM274、LPF275、出力バッファ276,277等により構成されており、所定タイミングとしてのラッチ信号を発生させて第1変換部230や第2変換部240に出力(通知)する機能を有するものである。
第3リングディレイライン271は、基準電圧ライン220dから入力される基準電圧Vref (所定の基準電圧)を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するNAND回路271a、INV回路271b、271c、271d…271xを、第1リングディレイライン31を構成するNAND回路31a、INV回路31b、31c、31d…31xと同様の個数および接続で構成し、NAND回路271aが第1リングディレイライン31のNAND回路31aの動作開始と同時に動作を開始するもので、特許請求の範囲に記載の「第3パルス周回回路」に相当し得るものである。
なお、これらNAND回路271aおよび各INV回路271b等を駆動するために供給される電源電圧は、安定した定電圧源に接続されて基準電圧Vref2を出力可能な基準電圧ラインから供給される。例えば、図15に示すように、第1実施形態で説明した定電圧源70と同様に構成される定電圧源371がこの基準電圧ライン420dに接続されて、基準電圧Vref と同様の基準電圧Vref2が、NAND回路271aおよび各INV回路271b等を駆動する電源電圧として供給される。
定電圧源371は、例えば、外部から入力される公称電圧+5Vの電源電圧Vccを+3.5Vの安定化された基準電圧Vref2(直流電圧)に降圧して出力するバンドギャップ型の定電圧回路で構成され、これにより、当該A/D変換回路420の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref2を得ている。
なお、この第3リングディレイライン271は、第1リングディレイライン31および第2リングディレイライン41と温度的に結合可能に構成されている。例えば、図10に示すように、第1リングディレイライン31、第2リングディレイライン41および第3リングディレイライン271を、同一の半導体基板W上に隣接して並列に回路配置する。これにより、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31x、また第2リングディレイライン41のNAND回路41aやINV回路41b、41c、41d…41xを構成するトランジスタ等の素子特性のばらつき要因のうち、フォトエッチング等の半導体プロセスに起因するものを少なくすることができる。
このため、第1リングディレイライン31を構成するNAND回路21aおよびINV回路21b等や、第2リングディレイライン41を構成するNAND回路41aおよびINV回路41b等による遅延特性と、第3リングディレイライン271を構成するNAND回路271aおよびINV回路271b等による遅延特性と、をほぼ一致させることができるので、いわゆるペア性を向上することができる。さらに隣接させることで発熱による両回路の温度条件等を均一にできるため、温度特性の相殺に対し、より効果的である。
このように本第5実施形態のA/D変換回路420では、第1リングディレイライン31は、その動作基準電圧31V−を入力電圧Vinとするとともにその動作電源電圧31V+を入力電圧Vinの変動範囲のほぼ中心電圧の2倍電圧の基準電圧Vref1とする。これに対し、第2リングディレイライン41は、その動作基準電圧41V−を入力電圧Vinの最低電圧よりも低いアースGndの電位とするとともにその動作電源電圧41V+を入力電圧Vinとする。これにより、入力電圧Vinが増加した場合には、第1リングディレイライン31のNAND回路31aやINV回路31b,31c,31d…31xの動作電圧が低くなる反面、第2リングディレイライン41のNAND回路41aやINV回路41b,41c,41d…41xの動作電圧が高くなり、これとは逆に入力電圧Vinが減少した場合には、第1リングディレイライン31のNAND回路31aやINV回路31b等の動作電圧が高くなる反面、第2リングディレイライン41のNAND回路41aやINV回路41b等の動作電圧が低くなる。
つまり、第1リングディレイライン31の動作電圧として入力される入力電圧Vinに対して、第2リングディレイライン41には、入力電圧Vinの変動範囲のほぼ中心電圧を基準に入力電圧Vinをその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力される。そのため、第2デジタルデータは、第1デジタルデータに対して前記中心電圧Vref を基準に入力電圧Vinの増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータを減算することにより得られた減算結果を二進数のデジタルデータとして出力ライン420fに出力することによって、第1リングディレイライン31の非直線性を第2リングディレイライン41の非直線性により打ち消すことが可能となる。また、第1〜第3実施形態に係るA/D変換回路20,120,120’,120”,220で必要とした反転アンプ50,50’,250を必要としないため、その分、回路規模を増大傾向を抑制することができる。
さらに、タイミング発生部270の第3リングディレイライン271には、電源電圧として基準電圧Vref2が入力されるとともに、第1変換部430の第1リングディレイライン31および第2変換部440の第2リングディレイライン41とほぼ同様の温度環境下において第3リングディレイライン271内で周回するパルス信号の周回回数が第3カウンタ272によりカウントされるので、それが所定値に到達したタイミングを所定タイミングとして第1変換部430の第1ラッチ&エンコーダ32やラッチ34および第2変換部440の第2ラッチ&エンコーダ42やラッチ44にラッチ信号として出力(通知)することにより、このタイミングにおける二進数のデジタルデータDTとして、第1リングディレイライン31および第2リングディレイライン41の温度特性を第3リングディレイライン271の温度特性により打ち消したものが得られる。
即ち、第3リングディレイライン271に入力されるアナログ電圧は、温度変動のほとんどない定電圧源371から出力される基準電圧Vref2であり変動しないため、第3リングディレイライン271の周回回数より得られる所定タイミングは第3リングディレイライン271の温度特性のみで変動し、第1変換部430の第1リングディレイライン31および第2変換部440の第2リングディレイライン41がタイミング発生部270の第3リングディレイライン271と同様に周囲温度の変化に伴って出力特性が変動するので、第1リングディレイライン31および第2リングディレイライン41の温度特性を第3リングディレイライン271の温度特性で相殺することができる。その一方で、第1リングディレイライン31の非直線性を第2リングディレイライン41の非直線性により打ち消した二進数のデジタルデータDTとして、当該基準電圧Vref2に対するアナログ電圧の差に相当するデジタルデータを得ることができる。したがって、周囲の温度変化に伴うデジタルデータDTの変動をも抑制可能となるので、複雑な演算処理を要することなく、A/D変換出力の直線性をも含む精度でより一層向上することができる。
なお、本第5実施形態では、第3リングディレイライン271の温度特性によりラッチ信号のタイミングを変化させることで、第1リングディレイライン31および第2リングディレイライン41の温度特性で打ち消したが、その他の方法で打ち消しても良い。
以上説明した各実施形態では、デジタル演算回路60,260,360,460をA/D変換回路20,120,220,320,420内に設けたが、これらの外部にこれを設けて演算する構成を採っても良い。これにより、A/D変換回路20,120,220,320,420の回路構成をより簡素化にし、また小型化にすることができる。
20、120、120’、120”、220、320、420…A/D変換回路
20a、220a、320a、420a…入力ライン(入力信号ライン)
20e、220e、320e、420f…出力ライン(出力データライン)
30、230、330、430…第1変換部
31…第1リングディレイライン(第1パルス周回回路、パルス周回回路)
31a、41a、271a…NAND回路(反転回路、起動用反転回路)
31b、31c、31d、31x、41b、41c、41d、41x、271b、271c、271d、271x…INV回路(反転回路)
31V+…動作電源電圧
31V−…動作基準電圧
32…第1ラッチ&エンコーダ
33…第1カウンタ(カウンタ)
34…ラッチ(第1出力制御手段)
35…ラッチ(第1ラッチ)
36…ラッチ(第1’ラッチ)
37…デジタル演算回路(第1演算手段)
39…第1変換出力ライン
40、240、340、440…第2変換部
41…第2リングディレイライン(第2パルス周回回路)
41V+…動作電源電圧
41V−…動作基準電圧
42…第2ラッチ&エンコーダ
43…第2カウンタ
44…ラッチ(第2出力制御手段)
45…ラッチ(第2ラッチ)
47…デジタル演算回路(第2演算手段)
49…第2変換出力ライン
50、50’、250…反転アンプ(反転手段)
52…サンプル&ホールド(電圧信号保持手段)
60、360、460…デジタル演算回路(第3演算手段)
62…マルチプレクサ(信号選択手段)
64…制御回路(制御手段)
70、370、371…定電圧源
75…ノイズ除去フィルタ(フィルタ回路)
260…デジタル演算回路(演算手段)
270…タイミング発生部
271…第3リングディレイライン(第3パルス周回回路)
272…第3カウンタ
273…デジタルコンパレータ(タイミング通知手段)
274…ROM(タイミング通知手段)
331、341…入力レベルシフト
333、335、343、345…出力レベルシフト
DT…デジタルデータ(二進数のデジタルデータ)
Vcc…電源電圧(直流電圧)
Vin…入力電圧(アナログ電圧信号)
¬Vin…反転入力電圧(反転アナログ電圧信号)
Vref …基準電圧(中心電圧、所定の基準電圧、ほぼ中心電圧の2倍電圧)
Vref1…基準電圧(ほぼ中心電圧の2倍電圧)
Vref2…基準電圧(所定の基準電圧)
W…半導体基板
20a、220a、320a、420a…入力ライン(入力信号ライン)
20e、220e、320e、420f…出力ライン(出力データライン)
30、230、330、430…第1変換部
31…第1リングディレイライン(第1パルス周回回路、パルス周回回路)
31a、41a、271a…NAND回路(反転回路、起動用反転回路)
31b、31c、31d、31x、41b、41c、41d、41x、271b、271c、271d、271x…INV回路(反転回路)
31V+…動作電源電圧
31V−…動作基準電圧
32…第1ラッチ&エンコーダ
33…第1カウンタ(カウンタ)
34…ラッチ(第1出力制御手段)
35…ラッチ(第1ラッチ)
36…ラッチ(第1’ラッチ)
37…デジタル演算回路(第1演算手段)
39…第1変換出力ライン
40、240、340、440…第2変換部
41…第2リングディレイライン(第2パルス周回回路)
41V+…動作電源電圧
41V−…動作基準電圧
42…第2ラッチ&エンコーダ
43…第2カウンタ
44…ラッチ(第2出力制御手段)
45…ラッチ(第2ラッチ)
47…デジタル演算回路(第2演算手段)
49…第2変換出力ライン
50、50’、250…反転アンプ(反転手段)
52…サンプル&ホールド(電圧信号保持手段)
60、360、460…デジタル演算回路(第3演算手段)
62…マルチプレクサ(信号選択手段)
64…制御回路(制御手段)
70、370、371…定電圧源
75…ノイズ除去フィルタ(フィルタ回路)
260…デジタル演算回路(演算手段)
270…タイミング発生部
271…第3リングディレイライン(第3パルス周回回路)
272…第3カウンタ
273…デジタルコンパレータ(タイミング通知手段)
274…ROM(タイミング通知手段)
331、341…入力レベルシフト
333、335、343、345…出力レベルシフト
DT…デジタルデータ(二進数のデジタルデータ)
Vcc…電源電圧(直流電圧)
Vin…入力電圧(アナログ電圧信号)
¬Vin…反転入力電圧(反転アナログ電圧信号)
Vref …基準電圧(中心電圧、所定の基準電圧、ほぼ中心電圧の2倍電圧)
Vref1…基準電圧(ほぼ中心電圧の2倍電圧)
Vref2…基準電圧(所定の基準電圧)
W…半導体基板
Claims (11)
- 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、
前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、
前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、
前記第1カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第1ラッチと、
前記第1カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第1ラッチから出力された前記前回データを減算し減算結果を第1デジタルデータとして出力する第1演算手段と、
前記第1演算手段から出力される第1デジタルデータによる値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、
前記反転アナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第2パルス周回回路と、
前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、
前記第2カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第2ラッチと、
前記第2カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第2ラッチから出力された前記反転前回データを減算し減算結果を第2デジタルデータとして出力する第2演算手段と、
前記第1デジタルデータから前記第2デジタルデータを減算してその減算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第3演算手段と、
を備えることを特徴とするA/D変換回路。 - 前記第1パルス周回回路および前記第2パルス周回回路は、同一の半導体基板上に隣接して並列に回路配置されることを特徴とする請求項1記載のA/D変換回路。
- 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、
前記入力信号ラインから入力されたアナログ電圧信号と他のアナログ電圧信号とのいずれかを選択制御信号の入力により選択して出力する信号選択手段と、
前記信号選択手段から出力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、
前記パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力するカウンタと、
前記カウンタから出力される前記カウント値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、
前記反転アナログ電圧信号を保持するとともに保持している前記反転アナログ電圧信号を前記他のアナログ電圧信号として前記信号選択手段に出力する電圧信号保持手段と、
前記入力信号ラインから入力されたアナログ電圧信号を選択して出力させる非反転選択信号と前記他のアナログ電圧信号として前記反転アナログ電圧信号を選択して出力させる反転選択信号とを、前記選択制御信号として前記信号選択手段に出力する制御手段と、
前記信号選択手段に前記非反転選択信号が入力される場合で、前記カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第1ラッチと、
前記前回データを保持したタイミングの1周期後のタイミングで前記カウンタから出力される前記カウント値を現在データとして前記所定周期で保持して出力する第1’ラッチと、
前記第1’ラッチにより出力される前記現在データから前記第1ラッチにより出力される前記前回データを減算し減算結果を第1デジタルデータとして出力する第1演算手段と、
前記信号選択手段に前記反転選択信号が入力される場合で、前記前回データを保持したタイミングに前記電圧信号保持手段に保持された前記反転アナログ電圧信号を前記電源電圧したときにおける前記カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第2ラッチと、
前記信号選択手段に前記反転選択信号が入力される場合で、前記前回データを保持したタイミングの1周期後のタイミングに前記電圧信号保持手段に保持された前記反転アナログ電圧信号を前記電源電圧としたときにおける前記カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、前記第2ラッチにより出力される前記反転前回データを減算し減算結果を第2デジタルデータとして出力する第2演算手段と、
前記第1デジタルデータから前記第2デジタルデータを減算し減算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第3演算手段と、
を備えることを特徴とするA/D変換回路。 - 前記電圧信号保持手段に代えて、前記アナログ電圧信号を保持するとともに保持している前記アナログ電圧信号を前記反転手段に出力する他の電圧信号保持手段を備え、
前記反転手段は、前記他の電圧信号保持手段から出力される前記アナログ電圧信号を、前記カウンタから出力される前記カウント値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準にその増減方向に反転し反転アナログ電圧信号を出力することを特徴とする請求項3記載のA/D変換回路。 - 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、
前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、
前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、
前記第1カウンタから出力される前記カウント値を第1デジタルデータとして所定タイミングで出力する第1出力制御手段と、
前記第1出力制御手段から出力される第1デジタルデータによる値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、
前記反転アナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第2パルス周回回路と、
前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、
前記第2カウンタから出力される前記カウント値を第2デジタルデータとしてを前記所定タイミングで出力する第2出力制御手段と、
所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第1パルス周回回路と温度的に結合可能に構成される第3パルス周回回路と、
前記第3パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第3カウンタと、
前記第1出力制御手段より出力される前記第1デジタルデータから、前記第2出力制御手段より出力される前記第2デジタルデータを減算してその減算結果を得るとともに、その温度特性を前記第3カウンタから出力される前記カウント値の温度特性で打ち消し、前記二進数のデジタルデータとして前記出力データラインに出力する演算手段と、
を備えることを特徴とするA/D変換回路。 - 前記第1パルス周回回路、前記第2パルス周回回路および前記第3パルス周回回路は、同一の半導体基板上に隣接して並列に回路配置されることを特徴とする請求項5記載のA/D変換回路。
- 前記中心電圧を発生させる基準電圧源とこの基準電圧源に直流電圧を供給する直流電圧源との間には、この直流電圧の変動を抑制し得るフィルタ回路が介在することを特徴とする請求項1〜6のいずれか一項に記載のA/D変換回路。
- 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、
前記アナログ電圧信号を動作基準電圧とするとともに前記アナログ電圧信号の変動範囲のほぼ中心電圧の2倍電圧を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、
前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、
前記第1カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第1ラッチと、
前記第1カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第1ラッチから出力された前記前回データを減算し減算結果を第1デジタルデータとして出力する第1演算手段と、
前記アナログ電圧信号の最低電圧よりも低い所定電圧を動作基準電圧とするとともに前記アナログ電圧信号を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始してパルス信号を周回させる第2パルス周回回路と、
前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、
前記第2カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第2ラッチと、
前記第2カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの1周期前のタイミングのデータを記憶した前記第2ラッチから出力された前記反転前回データを減算し減算結果を第2デジタルデータとして出力する第2演算手段と、
前記第1デジタルデータから前記第2デジタルデータを減算してその減算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第3演算手段と、
を備えることを特徴とするA/D変換回路。 - 前記第1パルス周回回路の前記反転回路および前記第2パルス周回回路の前記反転回路が、同一の半導体基板に隣接して形成されるMOSトランジスタで構成されている場合、
前記第1パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートおよび前記第2パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートは、前記半導体基板の基板電位と電気的に分離されて異なる電位にあることを特徴とする請求項8記載のA/D変換回路。 - 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するA/D変換回路であって、
前記アナログ電圧信号を動作基準電圧とするとともに前記アナログ電圧信号の変動範囲のほぼ中心電圧の2倍電圧を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第1パルス周回回路と、
前記第1パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第1カウンタと、
前記第1カウンタから出力される前記カウント値を第1デジタルデータとして所定タイミングで出力する第1出力制御手段と、
前記アナログ電圧信号の最低電圧よりも低い所定電圧を動作基準電圧とするとともに前記アナログ電圧信号を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始してパルス信号を周回させる第2パルス周回回路と、
前記第2パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第2カウンタと、
前記第2カウンタから出力される前記カウント値を第2デジタルデータとしてを前記所定タイミングで出力する第2出力制御手段と、
所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第1パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第1パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第1パルス周回回路と温度的に結合可能に構成される第3パルス周回回路と、
前記第3パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第3カウンタと、
前記第1出力制御手段より出力される前記第1デジタルデータから、前記第2出力制御手段より出力される前記第2デジタルデータを減算してその減算結果を得るとともに、その温度特性を前記第3カウンタから出力される前記カウント値の温度特性で打ち消し、前記二進数のデジタルデータとして前記出力データラインに出力する演算手段と、
を備えることを特徴とするA/D変換回路。 - 前記第1パルス周回回路の前記反転回路および前記第2パルス周回回路の前記反転回路が、同一の半導体基板に隣接して形成されるMOSトランジスタで構成されている場合、
前記第1パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートおよび前記第2パルス周回回路の前記反転回路を構成するMOSトランジスタのバックゲートは、前記半導体基板の基板電位と電気的に分離されて異なる電位にあることを特徴とする請求項10記載のA/D変換回路。
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