JP2014075691A - Ａｄ変換回路および固体撮像装置 - Google Patents

Ａｄ変換回路および固体撮像装置 Download PDF

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Abstract

【課題】消費電流を低減しつつAD変換精度の劣化を低減することができるAD変換回路および撮像装置を提供する。
【解決手段】主比較回路CMP_1は、ランプ波Rampがアナログ信号Signalに対して所定の条件を満たした第1のタイミングで第1の比較処理を終了する。副比較回路CMP_2は、アナログ信号Signalの大きさに応じた第2のタイミングを決定する。第1のタイミングは第2のタイミングよりも後である。ラッチ部33は、第2の下位位相信号（CK[7]）が入力されるラッチ回路L_7を有効にした後、第2のタイミングに係るタイミングで、第1の下位位相信号（CK[0]）〜CK[6]）が入力されるラッチ回路L_0〜L_6を有効にし、第1のタイミングに係るタイミングでラッチ回路L_0〜L_7により第1の下位位相信号（CK[0]）〜CK[6]）および第2の下位位相信号（CK[7]）のラッチを行う。
【選択図】図１

Description

本発明は、AD変換回路、およびこのAD変換回路を備えた固体撮像装置に関する。
TDC（=Time to Digital Converter）型AD変換回路とSS（=Single Slope）型AD変換回路（例えば、特許文献1参照）を組み合せたtdcSS（=time to digital converter Single Slope）型AD変換回路を用いた固体撮像装置の一例として、特許文献2に記載の構成が知られている。図18は、従来例に係るtdcSS型AD変換回路の構成を示している。初めに、図18のtdcSS型AD変換回路の構成および動作について説明する。
図18に示すtdcSS型AD変換回路は、クロック生成部1030、比較部1031、ラッチ部1033、カウント部1034、および参照信号生成部1035で構成されている。クロック生成部1030は、8個の遅延ユニットDU[0]〜DU[7]で構成された遅延回路を有する。比較部1031は、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Rampとを比較する比較回路CMPを有する。比較部1031において、アナログ信号Signalの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。
ラッチ部1033は、クロック生成部1030を構成する遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]の論理状態をラッチするラッチ回路L_0〜L_7を有する。カウント部1034は、ラッチ部1033のラッチ回路L_7を通して出力される出力クロックCK[7]をカウントクロックとしてカウントを行うカウンタ回路CNTを有する。カウント部1034に入力される制御信号RSTは、カウンタ回路CNTのリセットを行うための信号である。参照信号生成部1035は、参照信号であるランプ波Rampを生成する。比較部1031の比較出力COはバッファ回路BUF2に入力される。バッファ回路BUF2は、比較部1031の比較出力COを反転して制御信号Holdとして出力する反転バッファ回路である。
ラッチ部1033を構成するラッチ回路L_0〜L_7は、バッファ回路BUF2から出力される制御信号HoldがHighのときにイネーブル（有効、アクティブ）状態であり、遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]をそのまま出力する。また、ラッチ回路L_0〜L_7は、制御信号HoldがHighからLowに遷移するときにディスエーブル（無効、ホールド）状態となり、そのときの遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]に応じた論理状態をラッチする。
次に、従来例の動作について説明する。図19は、従来例に係るAD変換回路の動作を示している。
まず、比較部1031での比較開始に係るタイミングで、スタートパルス（=StartP）として、クロック生成部1030の遅延時間（8個の遅延ユニットDU[0]〜DU[7]の遅延時間の合計）に略一致する周期のクロックがクロック生成部1030に入力される。これにより、クロック生成部1030の遅延ユニットDU[0]〜DU[7]が動作を開始する。クロック生成部1030を構成する遅延ユニットDU[0]は、スタートパルスStartPを遅延させて出力クロックCK[0]として出力し、クロック生成部1030を構成する遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]はラッチ部1033のラッチ回路L_0〜L_7に入力される。ラッチ回路L_7は、入力された遅延ユニットDU[7]の出力クロックCK[7]をそのままカウント部1034に出力する。
カウント部1034は、出力クロックCK[7]に基づいてカウント動作を行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。アナログ信号Signalとランプ波Rampとが略一致したタイミング（第2のタイミング）で比較部1031の比較出力COが反転し、さらに、バッファ回路BUF2でバッファリングされた後のタイミング（第1のタイミング）で制御信号HoldがLowとなる。
これにより、ラッチ部1033のラッチ回路L_0〜L_7がディスエーブル（ホールド）状態となる。このとき、遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]に応じた論理状態がラッチ回路L_0〜L_7にラッチされる。カウント部1034は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。ラッチ部1033がラッチしている論理状態と、カウント部1034がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。
特許文献3には、ラッチ部1033の動作を制御するラッチ制御部を設け、第2のタイミングでラッチ部1033のラッチ回路L_0〜L_6をイネーブル（アクティブ）状態とし、第1のタイミングでラッチ部1033のラッチ回路L_0〜L_7をディスエーブル（ホールド）状態とすることで、ラッチ部1033のラッチ回路L_0〜L_6の動作期間を短縮し、tdcSS型AD変換回路の低消費電流化を実現することが提案されている。このラッチ制御部は、第2のタイミングと第1のタイミングの時間差を生成するために比較部1031の比較出力COを反転および遅延させる反転遅延回路を有する。
特開2006-340044号公報 特開2008-92091号公報 特開2012-39386号公報
しかしながら、従来のtdcSS型AD変換回路およびそれを用いた固体撮像装置には、電源およびグランドのバウンスに起因するAD変換精度の劣化の問題がある。以下、この問題について説明する。
従来のtdcSS型AD変換回路を用いた撮像装置が有するカラム回路では、行列状に配置された画素の各列に対応して、比較部1031、ラッチ部1033、カウント部1034が列毎に配置されている。カラム回路の各部には電源電圧VDDが供給されているが、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、電源から遠くなるほど）、配線抵抗がより大きくなることにより、より大きな電圧降下が発生して電源電圧VDDが低下してしまう。また、回路で消費される電流がより大きくなるほど、電圧降下はより大きくなる。また、同様の理由によって、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、グランドから遠くなるほど）、グランド電圧GNDは上昇してしまう。例えば、カラム回路の端の列では電源電圧VDD=1.5[V]、グランド電圧GND=0[V]であっても、カラム回路の中央の列では電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]程度になる場合がある。
AD変換期間中（例えば、全画素で略一定となるリセットレベルのAD変換期間中）に全列の比較部1031の比較出力COが略同時に反転することによりラッチ制御部およびラッチ回路L_0〜L_6が略同時に動作を開始する（イネーブル状態になる）場合がある。この場合、全列のラッチ制御部およびラッチ回路L_0〜L_6内で過渡的な電流が略同時に流れることにより、カラム回路の特に中央列付近では、この過渡的な電流と配線抵抗による電源およびグランドの過渡的なバウンス（電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]を中心とした過渡的な電圧のリンギング）が発生する。
従来のtdcSS型AD変換回路では、ラッチ回路L_0〜L_6が略同時に動作を開始したタイミングから、ラッチ制御部の反転遅延回路における遅延時間だけ経過したタイミングでラッチ回路L_0〜L_6がディスエーブル状態となり、入力信号の論理状態をラッチする。しかし、カラム回路の中央列付近では、電源およびグランドの電圧（バウンスの大きさ）に応じて、ラッチ制御部の反転遅延回路の遅延時間が変化し、ラッチタイミングが変化するため、ラッチ回路L_0〜L_6が入力信号の論理状態を正確にラッチできない可能性があった。この問題は、多数の比較部1031の比較出力COが略同時に変化する場合に発生する確率が高く、結果としてAD変換精度が低下する可能性があった。
本発明は、上述した課題に鑑みてなされたものであって、消費電流を低減しつつAD変換精度の劣化を低減することができるAD変換回路および撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較する第1の比較回路および第2の比較回路を有する比較部と、複数の遅延ユニットを接続してなる遅延回路を有し、それぞれの前記遅延ユニットから出力されるクロック信号に基づく第1の下位位相信号および第2の下位位相信号を出力するクロック生成部と、前記クロック生成部から出力される前記第1の下位位相信号および前記第2の下位位相信号の論理状態をラッチする第1のラッチ回路および第2のラッチ回路を有するラッチ部と、前記クロック生成部から出力される前記第2の下位位相信号に基づいてカウントを行うカウント部と、を備え、前記第1の比較回路は、前記参照信号が前記アナログ信号に対して所定の条件を満たした第1のタイミングで第1の比較処理を終了し、前記第2の比較回路は、前記アナログ信号の大きさに応じた第2のタイミングを決定し、前記第1のタイミングは前記第2のタイミングよりも後であり、前記ラッチ部は、前記第2の下位位相信号が入力される前記第2のラッチ回路を有効にした後、前記第2のタイミングに係るタイミングで、前記第1の下位位相信号が入力される前記第1のラッチ回路を有効にし、前記第1のタイミングに係るタイミングで前記第1のラッチ回路および前記第2のラッチ回路により前記第1の下位位相信号および前記第2の下位位相信号のラッチを行う、ことを特徴とするAD変換回路である。
また、本発明は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較する第1の比較回路および第2の比較回路を有する比較部と、所定の周波数のクロック信号をカウントクロックとしてカウントを行って下位カウント値を生成し、前記下位カウント値を構成する第1のビットの信号からなる第1の下位位相信号および前記下位カウント値を構成する第2のビットの信号からなる第2の下位位相信号を出力するカウント部と、前記カウント部から出力される前記第1の下位位相信号および前記第2の下位位相信号の論理状態をラッチする第1のラッチ回路および第2のラッチ回路を有するラッチ部と、を備え、前記第1の比較回路は、前記参照信号が前記アナログ信号に対して所定の条件を満たした第1のタイミングで第1の比較処理を終了し、前記第2の比較回路は、前記アナログ信号の大きさに応じた第2のタイミングを決定し、前記第1のタイミングは前記第2のタイミングよりも後であり、前記ラッチ部は、前記第2の下位位相信号が入力される前記第2のラッチ回路を有効にした後、前記第2のタイミングに係るタイミングで、前記第1の下位位相信号が入力される前記第1のラッチ回路を有効にし、前記第1のタイミングに係るタイミングで前記第1のラッチ回路および前記第2のラッチ回路により前記第1の下位位相信号および前記第2の下位位相信号のラッチを行う、ことを特徴とするAD変換回路である。
また、本発明のAD変換回路は、前記カウント部から出力される前記第2の下位位相信号を構成する1つのビットの信号をカウントクロックとしてカウントを行う第2のカウント部を有する、ことを特徴とする。
また、本発明のAD変換回路において、前記第2のタイミングは、前記参照信号が前記アナログ信号に対して所定の条件を満たし、第2の比較処理を終了するタイミングである、ことを特徴とする。
また、本発明のAD変換回路において、前記第1の比較回路は、前記アナログ信号が入力される第1の入力端子および前記参照信号が入力される第2の入力端子の少なくとも一方にオフセット電圧を付加することで、前記第1のタイミングを前記第2のタイミングよりも後にする、ことを特徴とする。
また、本発明のAD変換回路において、前記参照信号生成部は、第1の参照信号および第2の参照信号を生成し、前記第1の比較回路は、前記アナログ信号と前記第1の参照信号とを比較し、前記第2の比較回路は、前記アナログ信号と前記第2の参照信号とを比較し、前記参照信号生成部は、前記第1の参照信号の増加または減少を開始するタイミングを、前記第2の参照信号の増加または減少を開始するタイミングよりも後にすることで、前記第1のタイミングを前記第2のタイミングよりも後にする、ことを特徴とする。
また、本発明は、光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、前記画素信号に応じたアナログ信号が入力されるAD変換回路と、を有し、前記AD変換回路が有する前記比較部、前記ラッチ部、および前記カウント部は、前記撮像部の画素の配列の1列毎または複数列毎に設けられていることを特徴とする固体撮像装置である。
本発明によれば、第2のラッチ回路が有効になった後、第2のタイミングに係るタイミングで第1のラッチ回路を有効にすることによって、第1のラッチ回路が動作する期間を第2のラッチ回路が動作する期間よりも短くすることが可能となるので、消費電流を低減することができる。また、第1の比較回路および第2の比較回路の動作により第1のタイミングと第2のタイミングを生成することによって、従来技術におけるラッチ制御部を設けなくてよいので、AD変換精度の劣化を低減することができる。
本発明の第1の実施形態に係るAD変換回路の構成を示す回路図である。 本発明の第1の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第1の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第2の実施形態に係るAD変換回路が有する主比較回路の構成を示す回路図である。 本発明の第2の実施形態に係るランプ波の波形を示すタイミングチャートである。 本発明の第2の実施形態に係るAD変換回路が有する主比較回路の入力端子の電圧変化を示す参考図である。 本発明の第2の実施形態に係るAD変換回路が有する主比較回路の入力端子における電圧変化を説明するための図である。 本発明の第2の実施形態に係るAD変換回路が有する副比較回路の構成を示す回路図である。 本発明の第2の実施形態に係るAD変換回路が有する副比較回路の入力端子の電圧変化を示す参考図である。 本発明の第3の実施形態に係るAD変換回路が有する主比較回路の構成を示す回路図である。 本発明の第3の実施形態に係るAD変換回路が有する主比較回路の入力端子の電圧変化を示す参考図である。 本発明の第3の実施形態に係るAD変換回路が有する主比較回路の入力端子における電圧変化を説明するための図である。 本発明の第3の実施形態に係るAD変換回路が有する副比較回路の入力端子の電圧変化を示す参考図である。 本発明の第4の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第5の実施形態に係る固体撮像装置の構成を示すブロック図である。 本発明の第6の実施形態に係る固体撮像装置の構成を示すブロック図である。 本発明の第6の実施形態に係る固体撮像装置が有するカウンタ回路の構成を示すブロック図である。 従来のAD変換回路の構成を示す回路図である。 従来のAD変換回路の動作を示すタイミングチャートである。
以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係るAD変換回路の構成を示している。図1に示すAD変換回路は、クロック生成部30、比較部31、ラッチ部33、カウント部34、および参照信号生成部35で構成されている。
クロック生成部30は、8個の遅延ユニットDU[0]〜DU[7]で構成された遅延回路を有する。比較部31は、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Ramp（参照信号）とを比較する主比較回路CMP_1（第1の比較回路）および副比較回路CMP_2（第2の比較回路）を有する。主比較回路CMP_1および副比較回路CMP_2の比較出力CO_1，CO_2は、例えばランプ波Rampの電圧がアナログ信号Signalの電圧よりも大なるときにはLowレベル（Lレベル）になり、ランプ波Rampの電圧がアナログ信号Signalの電圧以下のときにはHighレベル（Hレベル）になる。
ラッチ部33は、ラッチ回路L_0〜L_7およびAND回路AND_L，AND_Cを有する。ラッチ回路L_0〜L_7は、クロック生成部30を構成する遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]の論理状態をラッチする。AND回路AND_Lには、比較回路CMP_1の比較出力CO_1を反転した信号と比較回路CMP_2の比較出力CO_2とが入力される。AND回路AND_Lは、主比較回路CMP_1の比較出力CO_1を反転した信号と副比較回路CMP_2の比較出力CO_2との論理積（AND）をとった制御信号Hold_Lを出力する。AND回路AND_Cには、主比較回路CMP_1の比較出力CO_1を反転した信号とイネーブル信号Enableとが入力される。AND回路AND_Cは、主比較回路CMP_1の比較出力CO_1を反転した信号とイネーブル信号Enableとの論理積（AND）をとった制御信号Hold_Cを出力する。
カウント部34は、ラッチ部33のラッチ回路L_7を通して出力される出力クロックCK[7]をカウントクロックとしてカウントを行うカウンタ回路CNTを有する。カウント部34に入力される制御信号RSTは、カウンタ回路CNTのリセットを行うための信号である。参照信号生成部35は、参照信号であるランプ波Rampを生成する。
ラッチ部33のラッチ回路L_0〜L_6（第1のラッチ回路）は、AND回路AND_Lからの制御信号Hold_LがH状態のときにイネーブル状態であり、クロック生成部30からの出力クロックCK[0]〜CK[6]（第1の下位位相信号）をそのまま出力する。また、ラッチ回路L_0〜L_6は、AND回路AND_Lからの制御信号Hold_LがH状態からL状態に変化するときにディスエーブル状態となり、そのときのクロック生成部30からの出力クロックCK[0]〜CK[6]に応じた論理状態をラッチする。
一方、ラッチ部33のラッチ回路L_7（第2のラッチ回路）は、AND回路AND_Cからの制御信号Hold_CがH状態のときにイネーブル状態であり、クロック生成部30からの出力クロックCK[7] （第2の下位位相信号）をそのまま出力する。また、ラッチ回路L_7は、AND回路AND_Cからの制御信号Hold_CがHigh状態（H状態）からLow状態（L状態）に変化するときにディスエーブル状態となり、そのときのクロック生成部30からの出力クロックCK[7]に応じた論理状態をラッチする。尚、本構成はあくまで一例であり、これに限らない。
次に、本例の詳細な動作について説明する。以下では2種類の動作を説明する。
<第1の動作>
まず、第1の動作を説明する。図2は、本実施形態に係るAD変換回路の第1の動作を示している。図2において、VIN1_1はアナログ信号Signalが入力される主比較回路CMP_1の第1の入力端子の電圧を示し、VIN2_1はランプ波Rampが入力される主比較回路CMP_1の第2の入力端子の電圧を示し、VIN1_2はアナログ信号Signalが入力される副比較回路CMP_2の第1の入力端子の電圧を示し、VIN2_2はランプ波Rampが入力される副比較回路CMP_2の第2の入力端子の電圧を示している。また、図2において、Q0〜Q7は、ラッチ部33のラッチ回路L_0〜L_7から出力される信号を示している。
まず、比較部31を構成する主比較回路CMP_1および副比較回路CMP_2に、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Rampとが入力される。その後、ランプ波Rampが入力される主比較回路CMP_1の第2の入力端子にオフセット電圧が付加される。これにより、主比較回路CMP_1の第2の入力端子の電圧VIN2_1が副比較回路CMP_2の第2の入力端子の電圧VIN2_2よりも高くなる。オフセット電圧の付加は、例えば特許文献1に記載の方法を、副比較回路CMP_2をリセット（オートゼロ）した状態のままで、主比較回路CMP_1に適用することで可能である。
続いて、スタートパルスStartPがL状態からH状態となることで、クロック生成部30の遅延ユニットDU[0]〜DU[7]が動作を開始する。クロック生成部30を構成する遅延ユニットDU[0]は、スタートパルスStartPを遅延させて出力クロックCK[0]として出力し、クロック生成部30を構成する遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]はラッチ部33のラッチ回路L_0〜L_7に入力される。
遅延ユニットDU[0]〜DU[7]が動作を開始するのと略同時に、ランプ波Rampの電圧の減少が開始され、主比較回路CMP_1および副比較回路CMP_2が比較動作を開始する。主比較回路CMP_1および副比較回路CMP_2が比較動作を開始した時点での比較出力CO_1，CO_2はL状態である。尚、制御信号EnableはH状態である。この時点で、制御信号Hold_LはL状態、制御信号Hold_CはH状態であるので、ラッチ回路L_0〜L_6はディスエーブル状態、ラッチ回路L_7はイネーブル状態となる。ラッチ回路L_7は、入力された遅延ユニットDU[7]の出力クロックCK[7]をそのままカウント部34に出力する。
カウント部34は、出力クロックCK[7]に基づいてカウント動作を行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。
続いて、副比較回路CMP_2において、アナログ信号Signalとランプ波Rampの電圧が略一致することで、比較出力CO_2がL状態からH状態に反転する。この時点（第2のタイミング）で、制御信号Hold_LはH状態、制御信号Hold_CはH状態であるので、ラッチ回路L_0〜L_7はイネーブル状態となる。
続いて、主比較回路CMP_1において、アナログ信号Signalとランプ波Rampの電圧が略一致することで、比較出力CO_1がL状態からH状態に反転する。この時点（第1のタイミング）で、制御信号Hold_LはL状態、制御信号Hold_CはL状態であるので、ラッチ回路L_0〜L_7はディスエーブル状態となる。これにより、ラッチ回路L_0〜L_7は、遅延ユニットDU[0]〜DU[7]からの下位位相信号である出力クロックCK[0]〜CK[7]の論理状態をラッチする。カウント部34は、ラッチ部33のラッチ回路L_7が停止することでカウント値をラッチする。ラッチ部33がラッチしている論理状態と、カウント部34がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。ラッチ回路L_0〜L_7にラッチされたデータは後段の回路に出力され、2進化（エンコード）等の処理が行われる。
<第2の動作>
次に、第2の動作を説明する。図3は、本実施形態に係るAD変換回路の第1の動作を示している。図3において、VIN1_1はアナログ信号Signalが入力される主比較回路CMP_1の第1の入力端子の電圧を示し、VIN2_1はランプ波Rampが入力される主比較回路CMP_1の第2の入力端子の電圧を示し、VIN1_2はアナログ信号Signalが入力される副比較回路CMP_2の第1の入力端子の電圧を示し、VIN2_2はランプ波Rampが入力される副比較回路CMP_2の第2の入力端子の電圧を示している。また、図3において、Q0〜Q7は、ラッチ部33のラッチ回路L_0〜L_7から出力される信号を示している。
まず、比較部31を構成する主比較回路CMP_1および副比較回路CMP_2に、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Rampとが入力される。その後、アナログ信号Signalが入力される主比較回路CMP_1の第1の入力端子にオフセット電圧が付加される。これにより、主比較回路CMP_1の第1の入力端子の電圧VIN1_1が副比較回路CMP_2の第1の入力端子の電圧VIN1_2よりも低くなる。オフセット電圧の付加は、例えば主比較回路CMP_1のみに適用される。
続いて、スタートパルスStartPがL状態からH状態となることで、クロック生成部30の遅延ユニットDU[0]〜DU[7]が動作を開始する。クロック生成部30を構成する遅延ユニットDU[0]は、スタートパルスStartPを遅延させて出力クロックCK[0]として出力し、クロック生成部30を構成する遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]はラッチ部33のラッチ回路L_0〜L_7に入力される。
遅延ユニットDU[0]〜DU[7]が動作を開始するのと略同時に、ランプ波Rampの電圧の減少が開始され、主比較回路CMP_1および副比較回路CMP_2が比較動作を開始する。主比較回路CMP_1および副比較回路CMP_2が比較動作を開始した時点での比較出力CO_1，CO_2はL状態である。尚、制御信号EnableはH状態である。この時点で、制御信号Hold_LはL状態、制御信号Hold_CはH状態であるので、ラッチ回路L_0〜L_6はディスエーブル状態、ラッチ回路L_7はイネーブル状態となる。ラッチ回路L_7は、入力された遅延ユニットDU[7]の出力クロックCK[7]をそのままカウント部34に出力する。
カウント部34は、出力クロックCK[7]に基づいてカウント動作を行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。
続いて、副比較回路CMP_2において、アナログ信号Signalとランプ波Rampの電圧が略一致することで、比較出力CO_2がL状態からH状態に反転する。この時点（第2のタイミング）で、制御信号Hold_LはH状態、制御信号Hold_CはH状態であるので、ラッチ回路L_0〜L_7はイネーブル状態となる。
続いて、主比較回路CMP_1において、アナログ信号Signalとランプ波Rampの電圧が略一致することで、比較出力CO_1がL状態からH状態に反転する。この時点（第1のタイミング）で、制御信号Hold_LはL状態、制御信号Hold_CはL状態であるので、ラッチ回路L_0〜L_7はディスエーブル状態となる。これにより、ラッチ回路L_0〜L_7は、遅延ユニットDU[0]〜DU[7]からの下位位相信号である出力クロックCK[0]〜CK[7]の論理状態をラッチする。カウント部34は、ラッチ部33のラッチ回路L_7が停止することでカウント値をラッチする。ラッチ部33がラッチしている論理状態と、カウント部34がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。ラッチ回路L_0〜L_7にラッチされたデータは後段の回路に出力され、2進化（エンコード）等の処理が行われる。
上記の2つの動作では、第2のタイミングから第1のタイミングまでの期間のみ、ラッチ回路L_0〜L_6が動作するため、ラッチ部33での消費電流を低減することができる。
尚、本例では第1の下位位相信号をクロック生成部30の出力クロックCK[0]〜CK[6]として、ラッチ部33を構成するラッチ回路L_0〜L_6の動作を制御することで低消費電流化を実現しているが、例えば第1の下位位相信号をクロック生成部30の出力クロックCK[0]〜CK[5]として、ラッチ回路L_0〜L_5に対して、上記のラッチ回路L_0〜L_6に対する制御と同様の制御を行うようにしても構わない。また、これに限る必要もない。
上述したように、本実施形態によれば、従来例のような、反転遅延回路を含むラッチ制御部を設ける必要がない。このため、電力集中による電源およびグランドの過渡的なバウンスを低減することが可能となる。これにより、AD変換精度の低下を抑圧することができる。尚、副比較回路を設けることで消費電流が増加するが、副比較回路の消費電流はわずかであり、AD変換期間のみ動作させることも可能であるので、比較部31における消費電流の増加は最小限である。
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。第1の実施形態と異なるのは、比較部31の構成および動作である。比較部31以外の構成は、第1の実施形態における構成と略同様であるので説明を省略する。
まず、比較部31を構成する主比較回路CMP_1の構成を説明する。図4は、比較部31を構成する主比較回路CMP_1の具体的な回路構成の一例を示している。
主比較回路CMP_1は差動アンプを有する。この差動アンプは、ソースが共通に接続されたNMOSで構成されるトランジスタN1_1，N2_1と、これらトランジスタN1_1，N2_1の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるトランジスタP3_1，P4_1と、トランジスタN1_1，N2_1のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSの電流源N5_1とで構成されている。
この差動アンプにおいて、トランジスタN1_1，N2_1の各ゲートとドレインとの間に、PMOSで構成されるトランジスタP6_1，P7_1がそれぞれ接続されている。これらトランジスタP6_1，P7_1は、各ゲートにLowアクティブのリセットパルスResetが与えられることでON状態となり、トランジスタN1_1，N2_1の各ゲートとドレインとを短絡し、トランジスタN1_1，N2_1の各ゲートの電圧、即ち差動アンプの2つの入力端子（第1の入力端子IN1_1および第2の入力端子IN2_1）の電圧をリセットするリセット部として機能する。
トランジスタN1_1，N2_1の各ゲートには、DCレベルをカットするための容量素子C1_1，C2_1の各一端がそれぞれ接続されている。容量素子C1_1の他端には、AD変換の対象となるアナログ信号として、例えば固体撮像装置が有する画素から出力される画素信号Pixelが与えられる。容量素子C2_1の他端には、ランプ波Rampが与えられる。
第2の入力端子IN2_1側には、第2の入力端子IN2_1にオフセット電圧を与えるための容量素子C4およびスイッチ素子SW2が設けられている。容量素子C4の一端はトランジスタN2_1のゲートに接続され、容量素子C4の他端はスイッチ素子SW2の第1の端子に接続される。スイッチ素子SW2の第2の端子はグランドGNDに接続され、スイッチ素子SW2の第3の端子は容量素子C2_1の他端に接続される。スイッチ素子SW2は、図示しない制御信号によって、第1の端子および第2の端子を短絡してグランドGNDと容量素子C4の他端とが接続された状態と、第1の端子および第3の端子を短絡して容量素子C2_1の他端と容量素子C4の他端とが接続された状態との切替を行う。また、電流源N5_1のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。
以下、本例の動作について説明する。ここでは、グランドGNDの電圧をVGND、画素信号Pixelとして与えられるリセットレベルの電圧をVR、画素信号Pixelとして与えられる信号レベルの電圧をVS（ただし、VS≦VR）、容量素子C2_1の容量値をC2_1、容量素子C4の容量値をC4とする。また、時刻tにおけるランプ波Rampの電圧をVRamp(t)とする。
図5は、参照信号生成部35から主比較回路CMP_1に与えられるランプ波Rampの波形を示している。図5の横軸は時刻を示し、縦軸は電圧を示している。図5には、以下の説明で使用する時刻T1〜T5が示されている。
図6は、主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1および第2の入力端子IN2_1の電圧変化（図6(a)）と、主比較回路CMP_1を構成する差動アンプの第2の入力端子IN2_1および副比較回路CMP_2を構成する差動アンプの第2の入力端子IN2_2の電圧変化（図6(b)）とを示している。図6(a)の縦軸は電圧を示しており、左側の電圧変化が主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1の電圧VIN1_1の変化を示し、右側の電圧変化が主比較回路CMP_1を構成する差動アンプの第2の入力端子IN2_1の電圧VIN2_1の変化を示している。図6(b) の横軸は時刻を示し、縦軸は電圧を示している。図6(b)の実線は主比較回路CMP_1を構成する差動アンプの第2の入力端子IN2_1の電圧VIN2_1を示し、2点鎖線は副比較回路CMP_2を構成する差動アンプの第2の入力端子IN2_2の電圧VIN2_2を示している。
画素信号Pixelとしてリセットレベルが第1の入力端子IN1_1に与えられ、第2の入力端子IN2_1に与えられるランプ波Rampが安定した後、主比較回路CMP_1での比較開始前にリセットパルスResetが活性化（Lowアクティブ）される。これにより、トランジスタP6_1，P7_1がON状態となってトランジスタN1_1，N2_1の各ゲートとドレインとが短絡され、これらトランジスタN1_1，N2_1の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。リセット動作中、容量素子C4の他端は、スイッチ素子SW2によりグランドGNDに接続されている。
このリセットによって決定された動作点で、差動アンプの2つの入力端子の電圧、即ちトランジスタN1_1，N2_1の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端子の電圧が、略同一の電圧VRST_1になるようにリセットされる。この時点（時刻T1）で、第1の入力端子IN1_1の電圧VIN1_1はVRST_1、第2の入力端子IN2_1の電圧VIN2_1はVRST_1である。リセット後、トランジスタP6_1，P7_1はOFF状態となる。
続いて、スイッチ素子SW2が容量素子C4の他端を容量素子C2_1の他端に接続することで、ランプ波Rampが与えられる第2の入力端子IN2_1の電圧VIN2_1、即ちトランジスタN2_1のゲート電圧が電圧VRST_1から所定の電圧に高く変更される。この時点（時刻T2）でのランプ波Rampの電圧はVRamp(0)であり、容量素子C4の他端の電圧がVGNDからVRamp(0)に（VRamp(0) - VGND）だけ変化するため、この時点（時刻T2）で、第2の入力端子IN2_1の電圧VIN2_1は以下の(1)式となる。(1)式の右辺第2項は、第2の入力端子IN2_1に与えられるオフセット電圧ΔVOFFSET_2を示している。
Figure 2014075691
主比較回路CMP_1のリセット動作後に、主比較回路CMP_1を構成する差動アンプの2つの入力端子の電圧に多少のばらつきが残ったとしても、VGND＜VRamp(0)であるため、リセットレベルに係る主比較回路CMP_1での比較開始時の第2の入力端子IN2_1の電圧VIN2_1（(1)式）は第1の入力端子IN1_1の電圧VIN1_1（VRST_1）よりも高くなる。
時刻T2以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。以下では、図7を用いて、ランプ波Rampが与えられた第2の入力端子IN2_1の電圧VIN2_1を説明する。図7は、第2の入力端子IN2_1の周辺の構成のみを抽出して示している。以下では、第2の入力端子IN2_1とグランドGNDとの間の寄生容量CPを仮定して説明を行う。
容量素子C2_1の他端に与えられるランプ波の電圧がVRamp(0)からVRamp(t)まで（VRamp(t) - VRamp(0)）だけ変化した場合の容量素子C2_1の他端の電圧の変化をΔV1とすると、ΔV1は以下の(2)式となる。
ΔV1= VRamp(t) - VRamp(0) ・・・(2)
時刻T2以降、トランジスタP7_1がOFF状態であるため、容量素子C2_1，C4および寄生容量CPに蓄積されている電荷量は保持される。このため、容量素子C2_1の他端に与えられるランプ波Rampの電圧がVRamp(0)からVRamp(t)まで（VRamp(t) - VRamp(0)）だけ変化した場合の第2の入力端子IN2_1の電圧VIN2_1の変化をΔV2とすると、ΔV2は以下の(3)式となる。尚、容量素子C2_1と容量素子C4は並列に接続されており、この並列に接続された容量素子C2_1と容量素子C4を合成した容量値が(3)式のCCである。また、(3)式において、CPは寄生容量CPの容量値である。
Figure 2014075691
CCに比べてCPを無視できる場合（CC>> CP）、ΔV2=ΔV1となる。時刻T2における第2の入力端子IN2_1の電圧VIN2_1は(1)式であるので、時刻T2以降、ランプ波Rampの電圧の減少が開始された後の第2の入力端子IN2_1の電圧VIN2_1は以下の(4)式となる。
Figure 2014075691
ランプ波Rampが与えられた第2の入力端子IN2_1の電圧VIN2_1と、リセットレベルが与えられた第1の入力端子IN1_1の電圧VIN1_1とが略一致したタイミングで主比較回路CMP_1の比較出力CO_1が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T3）で、参照信号生成部35はランプ波Rampの生成を停止する。
続いて、ランプ波Rampの生成が再度開始された後、画素信号Pixelとして信号レベルが第1の入力端子IN1_1に与えられる。スイッチ素子SW2によって容量素子C4の他端が容量素子C2_1の他端に接続された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1_1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1_1の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端子IN1_1の電圧VIN1_1は以下の(5)式となる。
VIN1_1 = VRST_1 +（VS - VR） ・・・(5)
時刻T4において、ランプ波Rampが与えられる第2の入力端子IN2_1の電圧VIN2_1は、前述した(1)式となる。(1)式においてVGND＜VRamp(0)であり、(5)式においてVS≦VRであるため、(1)式の電圧VIN2_1は(5)式の電圧VIN1_1よりも高くなる。即ち、信号レベルに係る主比較回路CMP_1での比較開始時の第2の入力端子IN2_1の電圧VIN2_1は第1の入力端子IN1_1の電圧VIN1_1よりも高くなる。
時刻T4以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampの電圧の減少が開始された時点以降の第2の入力端子IN2_1の電圧VIN2_1は、前述した(4)式となる。ランプ波Rampが与えられた第2の入力端子IN2_1の電圧VIN2_1と、信号レベルが与えられた第1の入力端子IN1_1の電圧VIN1_1とが略一致したタイミングで主比較回路CMP_1の比較出力CO_1が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部35はランプ波Rampの生成を停止する。
次に、比較部31を構成する副比較回路CMP_2の構成を説明する。図8は、比較部31を構成する副比較回路CMP_2の具体的な回路構成の一例を示している。副比較回路CMP_2の構成は、主比較回路CMP_1の構成から容量素子C4およびスイッチ素子SW2を削除した以外は、主比較回路CMP_1の構成と略同様である。
副比較回路CMP_2は差動アンプを有する。この差動アンプは、ソースが共通に接続されたNMOSで構成されるトランジスタN1_2，N2_2と、これらトランジスタN1_2，N2_2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるトランジスタP3_2，P4_2と、トランジスタN1_2，N2_2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSの電流源N5_2とで構成されている。
この差動アンプにおいて、トランジスタN1_2，N2_2の各ゲートとドレインとの間に、PMOSで構成されるトランジスタP6_2，P7_2がそれぞれ接続されている。これらトランジスタP6_2，P7_2は、各ゲートにLowアクティブのリセットパルスResetが与えられることでON状態となり、トランジスタN1_2，N2_2の各ゲートとドレインとを短絡し、トランジスタN1_2，N2_2の各ゲートの電圧、即ち差動アンプの2つの入力端子（第1の入力端子IN1_2および第2の入力端子IN2_2）の電圧をリセットするリセット部として機能する。
トランジスタN1_2，N2_2の各ゲートには、DCレベルをカットするための容量素子C1_2，C2_2の各一端がそれぞれ接続されている。容量素子C1_2の他端には、AD変換の対象となるアナログ信号として、例えば固体撮像装置が有する画素から出力される画素信号Pixelが与えられる。容量素子C2_2の他端には、ランプ波Rampが与えられる。また、電流源N5_2のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。
尚、ランプ波Rampが入力される副比較回路CMP_2の第2の入力端子IN2_2の電圧VIN2_2および主比較回路CMP_1の第2の入力端子IN2_1の電圧VIN2_1が略同様な傾きで変化するように、副比較回路CMP_2の容量素子C2_2の容量値C2_2は、主比較回路CMP_1の容量素子C2_1の容量値C2_1および容量素子C4の容量値C4の合計の容量値（C2_1＋C4）と略等しいことが望ましいが、第2のタイミングが第1のタイミングよりも時間的に前となればこの構成に限らない。
以下、本例の動作について説明する。ここでは、画素信号Pixelとして与えられるリセットレベルの電圧をVR、画素信号Pixelとして与えられる信号レベルの電圧をVS（ただし、VS≦VR）とする。また、時刻tにおけるランプ波Rampの電圧をVRamp(t)とする。参照信号生成部35から副比較回路CMP_2に与えられるランプ波Rampの波形は、図5に示した波形である。
図9は、副比較回路CMP_2を構成する差動アンプの第2の入力端子IN2_2および主比較回路CMP_1を構成する差動アンプの第2の入力端子IN2_1の電圧変化（図9(a)）と、副比較回路CMP_2を構成する差動アンプの第1の入力端子IN1_2および第2の入力端子IN2_2の電圧変化（図9(b)）とを示している。図9(a) の横軸は時刻を示し、縦軸は電圧を示している。図9(a)の実線は副比較回路CMP_2を構成する差動アンプの第2の入力端子IN2_2の電圧VIN2_2を示し、2点鎖線は主比較回路CMP_1を構成する差動アンプの第2の入力端子IN2_1の電圧VIN2_1を示している。図9(b)の縦軸は電圧を示しており、左側の電圧変化が副比較回路CMP_2を構成する第2の入力端子IN2_2の電圧VIN2_2の変化を示し、右側の電圧変化が副比較回路CMP_2を構成する第1の入力端子IN1_2の電圧VIN1_2の変化を示している。
画素信号Pixelとしてリセットレベルが第1の入力端子IN1_2に与えられ、第2の入力端子IN2_2に与えられるランプ波Rampが安定した後、副比較回路CMP_2での比較開始前にリセットパルスResetが活性化（Lowアクティブ）される。これにより、トランジスタP6_2，P7_2がON状態となってトランジスタN1_2，N2_2の各ゲートとドレインとが短絡され、これらトランジスタN1_2，N2_2の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。
このリセットによって決定された動作点で、差動アンプの2つの入力端子の電圧、即ちトランジスタN1_2，N2_2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端子の電圧が、略同一の電圧VRST_2になるようにリセットされる。この時点（時刻T1）で、第1の入力端子IN1_2の電圧VIN1_2はVRST_2、第2の入力端子IN2_2の電圧VIN2_2はVRST_2である。リセット後、トランジスタP6_2，P7_2はOFF状態となる。
続いて、主比較回路CMP_1において、前述したように、ランプ波Rampが与えられる第2の入力端子IN2_1の電圧VIN2_1が電圧VRST_1から所定の電圧に高く変更される。このとき、副比較回路CMP_2においては、ランプ波Rampが与えられる第2の入力端子IN2_2の電圧VIN2_2は変更されない。この時点（時刻T2）での第1の入力端子IN1_2の電圧VIN1_2および第2の入力端子IN2_2の電圧VIN2_2はVRST_2である。
時刻T2以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampの電圧の減少が開始された後の第2の入力端子IN2_2の電圧VIN2_2は以下の(6)式となる。
VIN2_2 = VRST_2 +（VRamp(t) - VRamp(0)） ・・・(6)
ランプ波Rampが与えられた第2の入力端子IN2_2の電圧VIN2_2と、リセットレベルが与えられた第1の入力端子IN1_2の電圧VIN1_2とが略一致したタイミングで副比較回路CMP_2の比較出力CO_2が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T3）で、参照信号生成部35はランプ波Rampの生成を停止する。
続いて、ランプ波Rampの生成が再度開始された後、画素信号Pixelとして信号レベルが第1の入力端子IN1_2に与えられる。主比較回路CMP_1の第2の入力端子IN2_1の電圧VIN2_1が高く変更された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1_2の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1_2の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端子IN1_2の電圧VIN1_2は以下の(7)式となる。
VIN1_2 = VRST_2 +（VS - VR） ・・・(7)
時刻T4において、ランプ波Rampが与えられる第2の入力端子IN2_2の電圧VIN2_2はVRST_2である。時刻T4以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampの電圧の減少が開始された時点以降の第2の入力端子IN2_2の電圧VIN2_2は、前述した(6)式となる。ランプ波Rampが与えられた第2の入力端子IN2_2の電圧VIN2_2と、信号レベルが与えられた第1の入力端子IN1_2の電圧VIN1_2とが略一致したタイミングで副比較回路CMP_2の比較出力CO_2が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部35はランプ波Rampの生成を停止する。
図6および図9に示したように、主比較回路CMP_1の第2の入力端子IN2_1の電圧VIN2_1にオフセット電圧ΔVOFFSET_2が与えられることで、リセットレベルおよび信号レベルに係る比較部31での比較動作の期間、主比較回路CMP_1の第2の入力端子IN2_1の電圧VIN2_1は副比較回路CMP_2の第2の入力端子IN2_2の電圧VIN2_2よりも高くなる。これによって、主比較回路CMP_1の比較出力CO_1が反転する第1のタイミングを副比較回路CMP_2の比較出力CO_2が反転する第2のタイミングよりも後にすることができる。
上述したように、本実施形態によれば、同一のランプ波Rampを用いた場合であっても、比較部31を構成する主比較回路CMP_1の第2の入力端子IN2_1の電圧と、比較部31を構成する副比較回路CMP_2の第2の入力端子IN2_2の電圧とが異なるようにオフセット電圧を付加することが可能となる。これによって、容易に第1のタイミングを第2のタイミングよりも後にすることができ、第1の実施形態で説明したように、AD変換精度の低下を抑圧することができる。
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。第1の実施形態と異なるのは、比較部31の構成および動作である。比較部31以外の構成は、第1の実施形態における構成と略同様であるので説明を省略する。
まず、比較部31を構成する主比較回路CMP_1の構成を説明する。図10は、比較部31を構成する主比較回路CMP_1の具体的な回路構成の一例を示している。
図4に示した主比較回路CMP_1の構成と異なるのは、容量素子C4およびスイッチ素子SW2が削除され、容量素子C3およびスイッチ素子SW1が追加されていることである。容量素子C3の一端はトランジスタN1_1のゲートに接続され、容量素子C3の他端はスイッチ素子SW1の第1の端子に接続される。スイッチ素子SW1の第2の端子は電圧源VDDに接続され、スイッチ素子SW1の第3の端子は容量素子C1_1の他端に接続される。スイッチ素子SW1は、図示しない制御信号によって、第1の端子および第2の端子を短絡して電圧源VDDと容量素子C3の他端とが接続された状態と、第1の端子および第3の端子を短絡して容量素子C1_1の他端と容量素子C3の他端とが接続された状態との切替を行う。
以下、本例の動作について説明する。ここでは、電圧源VDDの電圧をVDD、リセットレベルの電圧をVR（ただし、VR＜VDD）、信号レベルの電圧をVS（ただし、VS≦VR）、容量素子C1_1の容量値をC1、容量素子C3の容量値をC3とする。また、時刻tにおけるランプ波Rampの電圧をVRamp(t)とする。参照信号生成部35から主比較回路CMP_1に与えられるランプ波Rampの波形は、図5に示した波形である。
図11は、主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1および第2の入力端子IN2_1の電圧変化（図11(a)）と、主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1および副比較回路CMP_2を構成する差動アンプの第1の入力端子IN1_2の電圧変化（図11(b)）とを示している。図11(a)の縦軸は電圧を示しており、左側の電圧変化が主比較回路CMP_1を構成する第1の入力端子IN1_1の電圧VIN1_1の変化を示し、右側の電圧変化が主比較回路CMP_1を構成する第2の入力端子IN2_1の電圧VIN2_1の変化を示している。図11(b) の横軸は時刻を示し、縦軸は電圧を示している。図11(b)の太い実線は主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1の電圧VIN1_1を示し、細い実線は第2の入力端子IN2_1に与えられるランプ波Rampの電圧VRampを示し、2点鎖線は副比較回路CMP_2を構成する差動アンプの第1の入力端子IN1_2の電圧VIN1_2を示している。
画素信号Pixelとしてリセットレベルが第1の入力端子IN1_1に与えられ、第2の入力端子IN2_1に与えられるランプ波Rampが安定した後、主比較回路CMP_1での比較開始前にリセットパルスResetが活性化（Lowアクティブ）される。これにより、トランジスタP6_1，P7_1がON状態となってトランジスタN1_1，N2_1の各ゲートとドレインとが短絡され、これらトランジスタN1_1，N2_1の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。リセット動作中、容量素子C3の他端は、スイッチ素子SW1により電源VDDに接続されている。
このリセットによって決定された動作点で、差動アンプの2つの入力端子の電圧、即ちトランジスタN1_1，N2_1の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端子の電圧が、略同一の電圧VRST_1になるようにリセットされる。この時点（時刻T1）で、第1の入力端子IN1_1の電圧VIN1_1はVRST_1、第2の入力端子IN2_1の電圧VIN2_1はVRST_1である。リセット後、トランジスタP6_1，P7_1はOFF状態となる。
続いて、スイッチ素子SW1が容量素子C3の他端を容量素子C1_1の他端に接続することで、画素信号Pixelが与えられる第1の入力端子IN1_1の電圧VIN1_1、即ちトランジスタN1_1のゲート電圧が電圧VRST_1から所定の電圧に低く変更される。容量素子C3の他端の電圧がVDDからVRに（VR - VDD）だけ変化するため、この時点（時刻T2）で、第1の入力端子IN1_1の電圧VIN1_1は以下の(8)式となる。(8)式の右辺第2項は、第1の入力端子IN1_1に与えられるオフセット電圧ΔVOFFSET_1を示している。
Figure 2014075691
主比較回路CMP_1のリセット動作後に、主比較回路CMP_1を構成する差動アンプの2つの入力端子の電圧に多少のばらつきが残ったとしても、VR＜VDDであるため、リセットレベルに係る主比較回路CMP_1での比較開始時の第1の入力端子IN1_1の電圧VIN1_1（(8)式）は、第2の入力端子IN2_1の電圧VIN2_1（VRST_1）よりも低くなる。
時刻T2以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampの電圧の減少が開始された後の第2の入力端子IN2_1の電圧VIN2_1は以下の(9)式となる。
VIN2_1 = VRST_1 +（VRamp(t) - VRamp(0)） ・・・(9)
ランプ波Rampが与えられた第2の入力端子IN2_1の電圧VIN2_1と、リセットレベルが与えられた第1の入力端子IN1_1の電圧VIN1_1とが略一致したタイミングで主比較回路CMP_1の比較出力CO_1が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T3）で、参照信号生成部35はランプ波Rampの生成を停止する。
続いて、ランプ波Rampの生成が再度開始された後、画素信号Pixelとして信号レベルが第1の入力端子IN1_1に与えられる。以下では、図12を用いて、信号レベルが入力された時点（時刻T4）での第1の入力端子IN1_1の電圧VIN1_1を説明する。図12は、第1の入力端子IN1_1の周辺の構成のみを抽出して示している。以下では、第1の入力端子IN1_1とグランドGNDとの間の寄生容量CPを仮定して説明を行う。
スイッチ素子SW1によって容量素子C3の他端が容量素子C1_1の他端に接続された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1の他端の電圧はVSとなる。時刻T2から時刻T4までの容量素子C1の他端の電圧の変化をΔV3とすると、ΔV3は以下の(10)式となる。
ΔV3 = VS - VR ・・・(10)
時刻T2以降、トランジスタP6_1がOFF状態であるため、容量素子C1_1，C3および寄生容量CPに蓄積されている電荷量は保持される。このため、時刻T2から時刻T4までの第1の入力端子IN1_1の電圧の変化をΔV4とすると、ΔV4は以下の(11)式となる。尚、容量素子C1_1と容量素子C3は並列に接続されており、この並列に接続された容量素子C1_1と容量素子C3を合成した容量値が(11)式のCCである。また、(11)式において、CPは寄生容量CPの容量値である。
Figure 2014075691
CCに比べてCPを無視できる場合（CC>> CP）、ΔV4=ΔV3となる。時刻T2における第1の入力端子IN1_1の電圧は(8)式であるので、時刻T4における第1の入力端子IN1_1の電圧VIN1_1は以下の(12)式となる。
Figure 2014075691
VR＜VDDかつVS≦VRであるため、信号レベルに係る主比較回路CMP_1での比較開始時の第1の入力端子IN1_1の電圧（(12)式）は、第2の入力端子IN2_1の電圧VIN2_1（VRST_1）よりも低くなる。
時刻T4以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampが与えられた第2の入力端子IN2_1の電圧VIN2_1と、信号レベルが与えられた第1の入力端子IN1_1の電圧VIN1_1とが略一致したタイミングで主比較回路CMP_1の比較出力CO_1が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部35はランプ波Rampの生成を停止する。
次に、比較部31を構成する副比較回路CMP_2の構成を説明する。副比較回路CMP_2の構成は、図8に示した副比較回路CMP_2の構成と略同様であるので、説明を省略する。
尚、ランプ波Rampが入力される副比較回路CMP_2の第2の入力端子IN2_2の電圧VIN2_2および主比較回路CMP_1の第2の入力端子IN2_1の電圧VIN2_1が略同様な傾きで変化するように、副比較回路CMP_2の容量素子C1_2の容量値C1_2は、主比較回路CMP_1の容量素子C1_1の容量値C1_1および容量素子C3の容量値C3の合計の容量値（C1_1＋C3）と略等しいことが望ましいが、第2のタイミングが第1のタイミングよりも時間的に前となればこの構成に限らない。
以下、本例の動作について説明する。ここでは、画素信号Pixelとして与えられるリセットレベルの電圧をVR、画素信号Pixelとして与えられる信号レベルの電圧をVS（ただし、VS≦VR）とする。また、時刻tにおけるランプ波Rampの電圧をVRamp(t)とする。参照信号生成部35から副比較回路CMP_2に与えられるランプ波Rampの波形は、図5に示した波形である。
図13は、副比較回路CMP_2を構成する差動アンプの第1の入力端子IN1_2および主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1の電圧変化（図13(a)）と、副比較回路CMP_2を構成する差動アンプの第1の入力端子IN1_2および第2の入力端子IN2_2の電圧変化（図13(b)）とを示している。図13(a) の横軸は時刻を示し、縦軸は電圧を示している。図13(a)の太い実線は副比較回路CMP_2を構成する差動アンプの第1の入力端子IN1_2の電圧VIN1_2を示し、細い実線は第2の入力端子IN2_2に与えられるランプ波Rampの電圧VRampを示し、2点鎖線は主比較回路CMP_1を構成する差動アンプの第1の入力端子IN1_1の電圧VIN1_1を示している。図13(b)の縦軸は電圧を示しており、左側の電圧変化が副比較回路CMP_2を構成する第2の入力端子IN2_2の電圧VIN2_2の変化を示し、右側の電圧変化が副比較回路CMP_2を構成する第1の入力端子IN1_2の電圧VIN1_2の変化を示している。
画素信号Pixelとしてリセットレベルが第1の入力端子IN1_2に与えられ、第2の入力端子IN2_2に与えられるランプ波Rampが安定した後、副比較回路CMP_2での比較開始前にリセットパルスResetが活性化（Lowアクティブ）される。これにより、トランジスタP6_2，P7_2がON状態となってトランジスタN1_2，N2_2の各ゲートとドレインとが短絡され、これらトランジスタN1_2，N2_2の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。
このリセットによって決定された動作点で、差動アンプの2つの入力端子の電圧、即ちトランジスタN1_2，N2_2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端子の電圧が、略同一の電圧VRST_2になるようにリセットされる。この時点（時刻T1）で、第1の入力端子IN1_2の電圧VIN1_2はVRST_2、第2の入力端子IN2_2の電圧VIN2_2はVRST_2である。リセット後、トランジスタP6_2，P7_2はOFF状態となる。
続いて、主比較回路CMP_1において、前述したように、画素信号Pixelとしてリセットレベルが与えられる第1の入力端子IN1_1の電圧VIN1_1が電圧VRST_1から所定の電圧に低く変更される。このとき、副比較回路CMP_2においては、画素信号Pixelとしてリセットレベル与えられる第1の入力端子IN1_2の電圧VIN1_2は変更されない。この時点（時刻T2）での第1の入力端子IN1_2の電圧VIN1_2および第2の入力端子IN2_2の電圧VIN2_2はVRST_2である。
時刻T2以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampの電圧の減少が開始された後の第2の入力端子IN2_2の電圧VIN2_2は以下の(13)式となる。
VIN2_2 = VRST_2 +（VRamp(t) - VRamp(0)） ・・・(13)
ランプ波Rampが与えられた第2の入力端子IN2_2の電圧VIN2_2と、リセットレベルが与えられた第1の入力端子IN1_2の電圧VIN1_2とが略一致したタイミングで副比較回路CMP_2の比較出力CO_2が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T3）で、参照信号生成部35はランプ波Rampの生成を停止する。
続いて、ランプ波Rampの生成が再度開始された後、画素信号Pixelとして信号レベルが第1の入力端子IN1_2に与えられる。主比較回路CMP_1の第1の入力端子IN1_1の電圧VIN1_1が低く変更された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1_2の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1_2の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端子IN1_2の電圧VIN1_2は以下の(14)式となる。
VIN1_2 = VRST_2 +（VS - VR） ・・・(14)
時刻T4において、ランプ波Rampが与えられる第2の入力端子IN2_2の電圧VIN2_2はVRST_2である。時刻T4以降の所定のタイミングでランプ波Rampの電圧の減少が開始される。ランプ波Rampの電圧の減少が開始された時点以降の第2の入力端子IN2_2の電圧VIN2_2は、前述した(13)式となる。ランプ波Rampが与えられた第2の入力端子IN2_2の電圧VIN2_2と、信号レベルが与えられた第1の入力端子IN1_2の電圧VIN1_2とが略一致したタイミングで副比較回路CMP_2の比較出力CO_2が反転する。ランプ波Rampの電圧の減少が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部35はランプ波Rampの生成を停止する。
図11および図13に示したように、主比較回路CMP_1の第1の入力端子IN1_1の電圧VIN1_1にオフセット電圧ΔVOFFSET_1が与えられることで、リセットレベルおよび信号レベルに係る比較部31での比較動作の期間、主比較回路CMP_1の第1の入力端子IN1_1の電圧VIN1_1は副比較回路CMP_2の第1の入力端子IN1_2の電圧VIN1_2よりも低くなる。これによって、主比較回路CMP_1の比較出力CO_1が反転する第1のタイミングを副比較回路CMP_2の比較出力CO_2が反転する第2のタイミングよりも後にすることができる。
上述したように、本実施形態によれば、同一のランプ波Rampを用いた場合であっても、比較部31を構成する主比較回路CMP_1の第1の入力端子IN1_1の電圧と、比較部31を構成する副比較回路CMP_2の第1の入力端子IN1_2の電圧とが異なるようにオフセット電圧を付加することが可能となる。これによって、容易に第1のタイミングを第2のタイミングよりも後にすることができ、第1の実施形態で説明したように、AD変換精度の低下を抑圧することができる。
（第4の実施形態）
次に、本発明の第4の実施形態を説明する。第1の実施形態と異なるのは、参照信号生成部35の構成および動作である。参照信号生成部35は、第1のランプ波Ramp_1を生成して比較部31の主比較回路CMP_1に出力し、第2のランプ波Ramp_2を生成して比較部31の副比較回路CMP_2に出力する。第1のランプ波Ramp_1および第2のランプ波Ramp_2は、傾きが略同一のランプ波であるが、第2のランプ波Ramp_2の電圧の減少が開始されるタイミングは、第1のランプ波Ramp_1の電圧の減少が開始されるタイミングよりも早い。参照信号生成部35以外の構成は、第1の実施形態における構成と略同様であるので説明を省略する。
次に、本例の詳細な動作について説明する。図14は、本実施形態に係るAD変換回路の動作を示している。図14において、VIN1_1はアナログ信号Signalが入力される主比較回路CMP_1の第1の入力端子の電圧を示し、VIN2_1はランプ波Rampが入力される主比較回路CMP_1の第2の入力端子の電圧を示し、VIN1_2はアナログ信号Signalが入力される副比較回路CMP_2の第1の入力端子の電圧を示し、VIN2_2はランプ波Rampが入力される副比較回路CMP_2の第2の入力端子の電圧を示している。また、図14において、Q0〜Q7は、ラッチ部33のラッチ回路L_0〜L_7から出力される信号を示している。
まず、比較部31を構成する主比較回路CMP_1および副比較回路CMP_2に、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少する第1のランプ波Ramp_1および第2のランプ波Ramp_2とが入力される。その後、主比較回路CMP_1および副比較回路CMP_2のリセット動作（オートゼロ）が行われる。尚、少なくとも主比較回路CMP_1にはオフセットを付加することが好適である。
続いて、スタートパルスStartPがL状態からH状態となることで、クロック生成部30の遅延ユニットDU[0]〜DU[7]が動作を開始する。クロック生成部30を構成する遅延ユニットDU[0]は、スタートパルスStartPを遅延させて出力クロックCK[0]として出力し、クロック生成部30を構成する遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]の出力クロックCK[0]〜CK[7]はラッチ部33のラッチ回路L_0〜L_7に入力される。
遅延ユニットDU[0]〜DU[7]が動作を開始するのと略同時に、副比較回路CMP_2に入力される第2のランプ波Ramp_2の電圧の減少が開始され、主比較回路CMP_1および副比較回路CMP_2が比較動作を開始する。主比較回路CMP_1および副比較回路CMP_2が比較動作を開始した時点での比較出力CO_1，CO_2はL状態である。尚、制御信号EnableはH状態である。この時点で、制御信号Hold_LはL状態、制御信号Hold_CはH状態であるので、ラッチ回路L_0〜L_6はディスエーブル状態、ラッチ回路L_7はイネーブル状態となる。ラッチ回路L_7は、入力された遅延ユニットDU[7]の出力クロックCK[7]をそのままカウント部34に出力する。
カウント部34は、出力クロックCK[7]に基づいてカウント動作を行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。副比較回路CMP_2に入力される第2のランプ波Ramp_2の電圧の減少が開始されてから所定の時間が経過した後、主比較回路CMP_1に入力される第1のランプ波Ramp_1の電圧の減少が開始される。
続いて、副比較回路CMP_2において、アナログ信号Signalと第2のランプ波Ramp_2の電圧が略一致することで、比較出力CO_2がL状態からH状態に反転する。この時点（第2のタイミング）で、制御信号Hold_LはH状態、制御信号Hold_CはH状態であるので、ラッチ回路L_0〜L_7はイネーブル状態となる。
続いて、主比較回路CMP_1において、アナログ信号Signalと第1のランプ波Ramp_1の電圧が略一致することで、比較出力CO_1がL状態からH状態に反転する。この時点（第1のタイミング）で、制御信号Hold_LはL状態、制御信号Hold_CはL状態であるので、ラッチ回路L_0〜L_7はディスエーブル状態となる。これにより、ラッチ回路L_0〜L_7は、遅延ユニットDU[0]〜DU[7]からの下位位相信号である出力クロックCK[0]〜CK[7]の論理状態をラッチする。カウント部34は、ラッチ部33のラッチ回路L_7が停止することでカウント値をラッチする。ラッチ部33がラッチしている論理状態と、カウント部34がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。ラッチ回路L_0〜L_7にラッチされたデータは後段の回路に出力され、2進化（エンコード）等の処理が行われる。
上記の動作では、第2のタイミングから第1のタイミングまでの期間のみ、ラッチ回路L_0〜L_6が動作するため、ラッチ部33での消費電流を低減することができる。
尚、本例では第1の下位位相信号をクロック生成部30の出力クロックCK[0]〜CK[6]として、ラッチ部33を構成するラッチ回路L_0〜L_6の動作を制御することで低消費電流化を実現しているが、例えば第1の下位位相信号をクロック生成部30の出力クロックCK[0]〜CK[5]として、ラッチ回路L_0〜L_5に対して、上記のラッチ回路L_0〜L_6に対する制御と同様の制御を行うようにしても構わない。また、これに限る必要もない。
上述したように、本実施形態によれば、従来例のような、反転遅延回路を含むラッチ制御部を設ける必要がない。このため、電力集中による電源およびグランドの過渡的なバウンスを低減することが可能となる。これにより、AD変換精度の低下を抑圧することができる。尚、副比較回路を設けることで消費電流が増加するが、副比較回路の消費電流はわずかであり、AD変換期間のみ動作させることも可能であるので、比較部31における消費電流の増加は最小限である。
（第5の実施形態）
次に、本発明の第5の実施形態を説明する。本実施形態では、第4の実施形態で説明したAD変換回路を適用した固体撮像装置を説明する。図15は、本実施形態に係る固体撮像装置の構成の一例を示している。図15に示す固体撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、参照信号生成部19、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。
撮像部2は、入射光量に応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、撮像部2から読み出された画素信号にアナログ的な処理を施す。クロック生成部18は所定の周波数のクロック信号を生成して出力する。参照信号生成部19は、時間の経過と共に増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、参照信号生成部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されると共に、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
読出電流源部5は、例えばNMOSトランジスタで構成されている。読出電流源部5を構成するNMOSトランジスタのドレイン端子には撮像部2からの垂直信号線13が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はグランドGNDに接続される。これにより、単位画素3からの信号が電圧モードとして出力されることになる。尚、電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。
アナログ部6は、詳細な説明は省略するが、垂直信号線13を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分をとる処理を行うことで、画素ごとの固定なバラツキであるFPN（=Fixed Pattern Noise：固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除く。尚、必要に応じて信号増幅機能を持つPGA（=Programmable Gain Amplifier）回路などを設けても構わない。
カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述する参照信号生成部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
参照信号生成部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部131の入力端子の一方に供給する。尚、参照信号生成部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。
クロック生成部18は、複数の遅延ユニット（反転素子）が接続されたVCO100で構成され、各遅延ユニットから、それぞれ一定の位相差を有するクロック信号を出力する。本実施形態では、一例として、VCO100は、図1に示す遅延ユニットDU[0]〜DU[7]を有し、クロック信号として出力クロックCK[0]〜CK[7]を出力する。VCO100は、複数の遅延ユニットが円環状に接続された円環遅延回路である対称型発振回路であってもよい。あるいは、VCO100は、対称型発振回路と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、２のべき乗）となる所謂『非対称型発振回路』を用いても構わない。
出力部17は、水平信号線から入力されたデジタルデータに基づいてバイナリ化等のエンコード処理を実施し、2進化したデジタルデータを出力する。また、出力部17は、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
制御部20は、参照信号生成部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。尚、制御部20は、撮像部2や垂直選択部12および水平選択部14など、他の機能要素とは独立して、別の半導体集積回路として提供されても構わない。
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、参照信号生成部19から与えられるランプ波と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つタイムインターバルを生成する。そして、このタイムインターバルに対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列毎に設けられており、図15では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部131、ラッチ部133、およびカラムカウンタ134（カウント部）で構成されている。ここで、カラムカウンタ134は、カウント値を保持するラッチ機能を合わせ持つカウンタ回路を想定している。
比較部131は主比較回路131_1および副比較回路131_2を有する。主比較回路131_1には参照信号生成部19からのランプ波をバッファ回路BUF1で遅延させた信号が入力され、副比較回路131_2には参照信号生成部19からのランプ波が入力される。尚、参照信号生成部19およびバッファ回路BUF1が第4の実施形態における参照信号生成部35に相当する。比較部131は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ波のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報である第1のタイムインターバル（パルス信号のパルス幅）および第2のタイムインターバルに変換する。比較部131の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはLowレベル（Lレベル）になり、ランプ電圧が信号電圧以下のときにはHighレベル（Hレベル）になる。
ラッチ部133は、VCO100から出力された出力クロックCK[0]〜CK[7]の論理状態をラッチ（保持／記憶）するラッチ回路L_0〜L_7で構成されている。ラッチ部133がラッチした出力クロックCK[0]〜CK[7]の論理状態に基づいて出力部17でエンコードが行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
カラムカウンタ134は、VCO100からの出力クロックCK[7]に基づいてカウントを行う。カラムカウンタ134がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
ここで、ラッチ部133にラッチされる出力クロックCK[0]〜CK[7]の論理状態に応じた信号は、例えば8ビットのデータである。また、カラムカウンタ134のカウント値が構成する上位データ信号は、例えば10ビットのデータである。尚、10ビットは一例であって、10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、アナログ部6からのアナログ信号との各電圧を比較し、この比較処理が開始された時点から、主比較回路131_1においてアナログ信号の電圧とランプ波の電圧（ランプ電圧）とが一致した時点までの期間の長さを、カラムカウンタ134のカウント値、およびラッチ部133にラッチされた出力クロックCK[0]〜CK[7]の論理状態のエンコード値によって計測することによって、アナログ信号の大きさに対応したデジタルデータを得る。
まず、任意の画素行の単位画素3から垂直信号線13へ出力された画素信号が安定した後、制御部20は、参照信号生成部19に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部19は、比較部131に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部131の主比較回路131_1は、ランプ波をバッファ回路BUF1で遅延させた信号とアナログ部6からのアナログ信号とを比較し、比較部131の副比較回路131_2は、ランプ波とアナログ部6からのアナログ信号とを比較する。この間、カラムカウンタ134は、ラッチ部133のラッチ回路L_7から出力される出力クロックCK[7]をカウントクロックとしてカウントを行う。
比較部131の副比較回路131_2は、参照信号生成部19から与えられるランプ波と、アナログ部6からのアナログ信号との双方の電圧が略一致したときに、比較出力を反転させる。このタイミング（第2のタイミング）において、ラッチ部133のラッチ回路L_0〜L_6がイネーブル状態となる。その後、比較部131の主比較回路131_1は、参照信号生成部19から与えられるランプ波をバッファ回路BUF1が遅延させた信号と、アナログ部6からのアナログ信号との双方の電圧が略一致したときに、比較出力を反転させる。このタイミング（第1のタイミング）でラッチ部133のラッチ回路L_0〜L_7がディスエーブル状態となることで、ラッチ部133は、クロック生成部18から出力された出力クロックCK[0]〜CK[7]の論理状態をラッチする。また、カラムカウンタ134は、ラッチ部133のラッチ回路L_7が出力クロックCK[7]の出力を停止することでカウント値をラッチする。制御部20は、所定の期間が経過すると、参照信号生成部19への制御データの供給と、クロック生成部18からの出力クロックの出力とを停止する。これにより、参照信号生成部19は、ランプ波の生成を停止する。
ラッチ部133がラッチした出力クロックCK[0]〜CK[7]の論理状態に応じた下位データ信号およびカラムカウンタ134がラッチしたカウント値に応じた上位データ信号は、水平選択部14により水平信号線を介して出力部17に転送される。出力部17が、下位データ信号および上位データ信号に基づくエンコード処理を行うことで信号成分のデジタルデータが得られる。尚、出力部17をカラム処理部15に内蔵しても構わない。
尚、撮像部2の選択行の各単位画素3から、1回目の読出し動作でリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作で信号レベルを読み出してAD変換し、その後、デジタル的にCDS（=Correlated Doouble Sampling）処理することにより、画素信号に応じたデジタルデータを得るようにしても構わない。また、これに限る必要もない。尚、第1〜第3の実施形態で説明したAD変換回路を固体撮像装置に適用してもよい。
上述したように、本実施形態によれば、固体撮像装置において、消費電流を低減しつつAD変換精度の劣化を低減することができ、高画質化することができる。
（第6の実施形態）
次に、本発明の第6の実施形態を説明する。図16は、本実施形態に係る固体撮像装置の構成の一例を示している。以下では第5の実施形態と異なる部分を説明する。本実施形態では、第5の実施形態におけるクロック生成部18の代わりにカウント部21が設けられている。カウント部21はカウンタ回路101を有する。カウンタ回路101は、例えばバイナリカウンタ回路で構成され、所定の周波数のクロック信号のカウントを行い、カウント値（下位カウント値）を出力する。カウント部21以外の構成は、第5の実施形態における構成と同様であるので、説明を省略する。
図17はカウンタ回路101の構成の一例を示している。カウンタ回路101は、カウント値CK[0]〜CK[7]を出力する8ビット分のカウンタ回路C_0〜C_7を有する。カウンタ回路C_0にはクロック信号CLKが入力され、カウンタ回路C_1〜C_7にはそれぞれ前段のカウンタ回路のカウント値が入力される。カウンタ回路C_0は、クロック信号CLKの変化に応じてカウントを行い、カウンタ回路C_1〜C_7にはそれぞれ前段のカウンタ回路のカウント値の変化に応じてカウントを行う。下位ビットに対応するカウンタ回路C_0〜C_6のカウント値CK[0]〜CK[6]（第1の下位位相信号）はラッチ部133のラッチ回路L_0〜L_6（第1のラッチ回路）に出力される。上位ビットに対応するカウンタ回路C_7のカウント値CK[7] （第2の下位位相信号）はラッチ部133のラッチ回路L_7（第2のラッチ回路）に出力される。
尚、カウント部21をバイナリカウンタ回路以外で構成しても構わない。更に、カウント部21を構成するカウンタ回路として同期式カウンタ回路を用いることが好ましいが、これに限らない。
本例の動作は、カウント値CK[0]〜CK[7]が第5の実施形態における出力クロックCK[0]〜CK[7]に相当する以外は第5の実施形態で説明した動作と同様であるので、説明を省略する。
上述したように、本実施形態によれば、固体撮像装置において、消費電流を低減しつつAD変換精度の劣化を低減することができ、高画質化することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記の実施形態では、参照信号（ランプ波）が時間の経過とともに減少する場合の例を説明したが、参照信号が時間の経過とともに増加する場合でも本発明を適用することが可能である。
1 固体撮像装置、2 撮像部、5 読出電流源部、6 アナログ部、12 垂直選択部、14 水平選択部、15 カラム処理部、16 列AD変換部、17 出力部、18，30，1030 クロック生成部、20 制御部、21，34，1034 カウント部、31，131，1031 比較部、33，133，1033 ラッチ部、19，35，1035 参照信号生成部、100 VCO、101 カウンタ回路、134 カラムカウンタ、CMP_1，131_1 主比較回路、CMP_2，131_2 副比較回路

Claims (7)

  1. 時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    AD変換の対象となるアナログ信号と前記参照信号とを比較する第1の比較回路および第2の比較回路を有する比較部と、
    複数の遅延ユニットを接続してなる遅延回路を有し、それぞれの前記遅延ユニットから出力されるクロック信号に基づく第1の下位位相信号および第2の下位位相信号を出力するクロック生成部と、
    前記クロック生成部から出力される前記第1の下位位相信号および前記第2の下位位相信号の論理状態をラッチする第1のラッチ回路および第2のラッチ回路を有するラッチ部と、
    前記クロック生成部から出力される前記第2の下位位相信号に基づいてカウントを行うカウント部と、
    を備え、
    前記第1の比較回路は、前記参照信号が前記アナログ信号に対して所定の条件を満たした第1のタイミングで第1の比較処理を終了し、
    前記第2の比較回路は、前記アナログ信号の大きさに応じた第2のタイミングを決定し、
    前記第1のタイミングは前記第2のタイミングよりも後であり、
    前記ラッチ部は、
    前記第2の下位位相信号が入力される前記第2のラッチ回路を有効にした後、前記第2のタイミングに係るタイミングで、前記第1の下位位相信号が入力される前記第1のラッチ回路を有効にし、
    前記第1のタイミングに係るタイミングで前記第1のラッチ回路および前記第2のラッチ回路により前記第1の下位位相信号および前記第2の下位位相信号のラッチを行う、
    ことを特徴とするAD変換回路。
  2. 時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    AD変換の対象となるアナログ信号と前記参照信号とを比較する第1の比較回路および第2の比較回路を有する比較部と、
    所定の周波数のクロック信号をカウントクロックとしてカウントを行って下位カウント値を生成し、前記下位カウント値を構成する第1のビットの信号からなる第1の下位位相信号および前記下位カウント値を構成する第2のビットの信号からなる第2の下位位相信号を出力するカウント部と、
    前記カウント部から出力される前記第1の下位位相信号および前記第2の下位位相信号の論理状態をラッチする第1のラッチ回路および第2のラッチ回路を有するラッチ部と、
    を備え、
    前記第1の比較回路は、前記参照信号が前記アナログ信号に対して所定の条件を満たした第1のタイミングで第1の比較処理を終了し、
    前記第2の比較回路は、前記アナログ信号の大きさに応じた第2のタイミングを決定し、
    前記第1のタイミングは前記第2のタイミングよりも後であり、
    前記ラッチ部は、
    前記第2の下位位相信号が入力される前記第2のラッチ回路を有効にした後、前記第2のタイミングに係るタイミングで、前記第1の下位位相信号が入力される前記第1のラッチ回路を有効にし、
    前記第1のタイミングに係るタイミングで前記第1のラッチ回路および前記第2のラッチ回路により前記第1の下位位相信号および前記第2の下位位相信号のラッチを行う、
    ことを特徴とするAD変換回路。
  3. 前記カウント部から出力される前記第2の下位位相信号を構成する1つのビットの信号をカウントクロックとしてカウントを行う第2のカウント部を有する、
    ことを特徴とする請求項2に係るAD変換回路。
  4. 前記第2のタイミングは、前記参照信号が前記アナログ信号に対して所定の条件を満たし、第2の比較処理を終了するタイミングである、
    ことを特徴とする請求項1から請求項3の何れか一項に係るAD変換回路。
  5. 前記第1の比較回路は、前記アナログ信号が入力される第1の入力端子および前記参照信号が入力される第2の入力端子の少なくとも一方にオフセット電圧を付加することで、前記第1のタイミングを前記第2のタイミングよりも後にする、
    ことを特徴とする請求項4に係るAD変換回路。
  6. 前記参照信号生成部は、第1の参照信号および第2の参照信号を生成し、
    前記第1の比較回路は、前記アナログ信号と前記第1の参照信号とを比較し、
    前記第2の比較回路は、前記アナログ信号と前記第2の参照信号とを比較し、
    前記参照信号生成部は、前記第1の参照信号の増加または減少を開始するタイミングを、前記第2の参照信号の増加または減少を開始するタイミングよりも後にすることで、前記第1のタイミングを前記第2のタイミングよりも後にする、
    ことを特徴とする請求項4に係るAD変換回路。
  7. 光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、
    前記画素信号に応じたアナログ信号が入力される請求項1または請求項2に係るAD変換回路と、
    を有し、
    前記AD変換回路が有する前記比較部、前記ラッチ部、および前記カウント部は、前記撮像部の画素の配列の1列毎または複数列毎に設けられている
    ことを特徴とする固体撮像装置。
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