JP2007281987A

JP2007281987A - 固体撮像装置

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Publication number: JP2007281987A
Application number: JP2006107149A
Authority: JP
Inventors: Yoshitoku Muramatsu; 良徳村松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-04-10
Filing date: 2006-04-10
Publication date: 2007-10-25
Anticipated expiration: 2026-04-10
Also published as: CN101056364B; US7705897B2; KR20070101159A; TW200810543A; US20080136948A1; US20100165164A1; KR101358948B1; CN101056364A; TWI352541B; JP4744343B2; US8379122B2

Abstract

【課題】クロック周波数を上げたり、読みだし速度を遅くしたりすることなく、必要な範囲で高ビット精度の出力を得ることを可能とする。
【解決手段】入射光量を電気信号に変換する複数の画素１２を有し、該画素１２から得られるアナログ信号をデジタル信号に変換する複数のアナログ−デジタル変換装置（列並列ＡＤＣブロック１５）を有する固体撮像装置において、前記アナログ−デジタル変換装置は、時間変化する参照電圧と画素から得られるアナログ信号とを比較するもので異なった参照電圧が入力される複数の比較器２１，２２と、前記比較器２１，２２における比較完了までの時間をカウントして、その結果を保持するもので、異なったカウント数を有するカウンタ２３，２４とから構成されていることを特徴とする。
【選択図】図１

Description

本発明は、固体撮像装置に関する（または分野に属する）。

従来の、列並列アナログ−デジタル変換装置（以下、アナログ−デジタル変換装置をＡＤＣ（Analog-digital converter）と略記する）を搭載したＣＭＯＳイメージセンサが報告されている（例えば、非特許文献１参照。）。

従来例の構成を説明する列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを図７のブロック図により説明する。

図７に示すように、固体撮像装置１０１は、フォトダイオードと画素内アンプとから画素１２が構成され、この画素１２がマトリックス状に配置されて画素アレイ１１が構成されている。列並列ＡＤＣは、デジタル−アナログ変換装置（以下、デジタル−アナログ変換装置をＤＡＣ（Digital-Analog converter）と略記する）１９から生成される参照信号（参照電圧）ＲＡＭＰと、行線Ｈ０、Ｈ１…毎に画素１２から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する比較器２１と、比較時間をカウントするカウンタ５２のカウント結果を保持するメモリ装置５１とからなり、ｎビットデジタル信号変換機能を有している。そして各列線Ｖ０、Ｖ１…毎に列並列ＡＤＣは配置されて列並列ＡＤＣブロック５５が構成されている。

水平出力線１６は２ｎビット幅の水平出力線と、それぞれの出力線に対応した２ｎ個のセンス回路、減算回路５３および出力回路とから構成されている。また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２０、行アドレスや行走査を制御する行走査回路１８、そして列アドレスや列走査を制御する列走査回路１７が配置されている。

本従来例のＣＭＯＳイメージセンサの動作を、図８のタイミングチャートと前記図７のブロック図とにより説明する。

任意の行線Ｈｘの画素１２から列線Ｖ０、Ｖ１…への１回目の読み出しが安定した後、ＤＡＣ１９から生成される参照電圧ＲＡＭＰに参照電圧を時間変化させた階段状の波形を入力し、任意の列線Ｖｘの電圧との比較を比較器２１にて行う。参照電圧ＲＡＭＰへの階段波入力と同時に、カウンタ５２で１回目のカウントがなされる。参照電圧ＲＡＭＰと列線Ｖｘの電圧が等しくなったとき比較器２１の出力は反転し、同時にメモリ装置５１に比較期間に応じたカウントが保持される。この１回目の読み出し時は、画素１２のリセット成分ΔＶを読み出しており、ΔＶ内には、画素１２毎にばらつく雑音がオフセットとして含まれている。しかし、このΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Ｖｘの出力はおおよそ既知である。したがって、１回目のΔＶ読み出し時には、参照電圧ＲＡＭＰを調整することにより比較期間を短くすることが可能であり、本従来例では７ビット分のカウント期間（１２８クロック）でΔＶの比較を行っている。

２回目の読み出しは、ΔＶに加え画素１２毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。すなわち、任意の行線Ｈｘの画素１２から列線Ｖ０、Ｖ１…への２回目の読み出しが安定した後、ＤＡＣ１９から生成される参照信号（参照電圧）ＲＡＭＰに参照電圧を時間変化させた階段状の波形を入力し、任意の列線Ｖｘの電圧との比較を比較器２１にて行う。参照電圧ＲＡＭＰへの階段波入力と同時に、カウンタ５２で２回目のカウントがなされる。参照電圧ＲＡＭＰと列線Ｖｘの電圧が等しくなったとき比較器２１の出力は反転し、同時にメモリ装置５１内に比較期間に応じたカウントが保持される。この時、１回目のカウントと２回目のカウントとでは、メモリ装置５１内の異なった場所に保持される。

以上のＡＤ変換期間終了後、列走査回路１７により、メモリ装置５１に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平出力線１６を経て、順次、減算器５３で（２回目の信号）−（１回目の信号）なる減算処理がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

本従来例では、参照電圧の時間変化をカウントしているため、出力ビット数がカウンタのクロック数で決まってしまう（１ビット精度を上げるためには２倍のカウントクロック数が必要）。したがって、出力ビット数を多くしようとすると、クロック周波数を上げるか、読みだし速度を遅くするしかないという欠点があった。

W. Yang 他著「An Integrated 800×600 CMOS Image System」ISSCC Digest of Technical Papers, p.304-305, Feb. １９９９年

解決しようとする問題点は、参照電圧の時間変化をカウントしているため、出力ビット数がカウンタのクロック数で決まるので、１ビットの精度を上げるためには２倍のカウントクロック数が必要な点であり、出力ビット数を多くしようとすると、クロック周波数を上げるか、読みだし速度を遅くするしかないという点である。

本発明は、クロック周波数を上げたり、読みだし速度を遅くしたりすることなく、必要な範囲で高ビット精度の出力を得ることを課題とする。

請求項１に係る本発明は、入射光量を電気信号に変換する複数の画素を有し、該画素から得られるアナログ信号をデジタル信号に変換する複数のアナログ−デジタル変換装置を有する固体撮像装置において、前記アナログ−デジタル変換装置は、時間変化する参照電圧と画素から得られるアナログ信号とを比較するもので異なった参照電圧が入力される複数の比較器と、前記比較器における比較完了までの時間をカウントして、その結果を保持するもので、異なったカウント数を有するカウンタとから構成されていることを特徴とする。

請求項１に係る本発明では、アナログ−デジタル変換装置が、時間変化する参照電圧と画素から得られるアナログ信号とを比較するもので異なった参照電圧が入力される複数の比較器と、前記比較器における比較完了までの時間をカウントして、その結果を保持するもので、異なったカウント数を有するカウンタとから構成されているので、ｉビットカウンタ（ｉは自然数）と最下位ビット側専用のｊビットカウンタ（ｊは自然数、ｉ＞ｊ）とを設定することができる。

請求項１に係る本発明によれば、複数の比較器と各比較器に対応するカウンタとを有するため、ｉビットカウンタとｊビットカウンタとで同時に、任意の列線の出力と等しくなるまでの振幅の異なった参照電圧の変化時間をｉビット分カウントし、出力時にｉビットを最上位ビット側とし、ｊビットを最下位ビット側としてｉ＋ｊビットとして出力することが可能となる。また、２回の読出しを行う場合にも、それぞれの読みだし結果を列毎にｉビットカウンタおよびｊビットカウンタにデジタル値として保持して列毎に演算することができるため、誤差が生じることがないという利点がある。

本発明の一実施の形態（第１実施例）を、図１のブロック図によって説明する。図１では、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサを示す。

図１に示すように、固体撮像装置１は、複数の画素１２が、例えばマトリックス上に２次元配置されていて、画素アレイ１１を構成している。上記各画素１２は、例えばフォトダイオードと画素内アンプとから構成されている。

列並列アナログ／デジタル変換装置である列並列ＡＤＣブロック１５は、参照信号（参照電圧）ＲＡＭＰ１、ＲＡＭＰ２を生成するデジタル−アナログ変換装置（以下、ＤＡＣと略記する。ＤＡＣはDigital-Analog converterの略）１９から生成される参照信号ＲＡＭＰ１、ＲＡＭＰ２と、行線Ｈ０、Ｈ１…毎に画素１２から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する比較器２１および比較器２２と、比較器２１、２２における比較完了までの比較時間をカウントし、その結果を保持するカウンタ（例えばアップダウンカウンタ）２３およびカウンタ（例えばアップダウンカウンタ）２４とからなる。上記比較器２１とカウンタ２３とでｉビットデジタル信号変換機能（ｉは自然数）を有し、また比較器２２とカウンタ２４とでｊビットデジタル信号変換機能（ｊは自然数、ｉ＞ｊ）を有する。そして、比較器２１、２２とカウンタ２３、２４は、各列線Ｖ０、Ｖ１…毎に配置されて、列並列ＡＤＣブロック１５を構成している。

水平出力線１６はｉ＋ｊビット幅の水平出力線と、それぞれの水平出力線に対応したｉ＋ｊ個のセンス回路および出力回路とから構成されている。また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２０、行アドレスや行走査を制御する行走査回路１８、そして列アドレスや列走査を制御する列走査回路１７が配置されている。さらに、特に図示しないが、その他の各種信号処理回路が配置されてもよい。

本実施例では、列並列ＡＤＣの構成を比較器２１、２２とカウンタ（アップダウンカウンタ）２３、２４からなるものとしたが、アップダウンカウンタは、１本のカウント制御クロックで高速動作が可能な非同期アップダウンカウンタが好ましい。またアップダウンカウンタを高速動作させるため、位相同期回路（ＰＬＬ：Phase Locked Loop）を内蔵し高速カウントクロックを生成することも好ましい。また本実施例のアップダウンカウンタ構成は回路の簡略化・高速動作など利点が多く好ましい。一方、アップダウンカウンタの替わりに、カウンタを２重に設けること、またはカウンタは列並列とせず、メモリ手段を２重に設けることも可能である。以下、カウンタ２３、２４をアップダウンカウンタとして説明する。

図２に上記画素１２の回路構成の一例を示す。画素１２はフォトダイオード３１と、フォトダイオード３１の電荷を制御信号ＴＲによりフローティング拡散層３６へ転送する転送トランジスタ３２と、フローティング拡散層３６の電荷をＶｘ端に設けられた電流源と共にソースフォロア読み出しにより信号増幅する増幅トランジスタ３４と、フローティング拡散層３６などの電荷を制御信号ＲＳＴによりリセットするリセットトランジスタ３３と、制御信号ＳＥＬにより信号をＶｘへ読み出すための選択トランジスタ３５とから構成される。本構成例ではすべてのトランジスタをＮチャンネルトランジスタとしたが、一部または全部をＰチャンネルトランジスタとしても同様の構成が可能である。また、転送トランジスタ３２が無い構成、選択トランジスタ３５を無くして電源自体で選択制御を行う構成、複数の画素で任意の構成要素を共有する構成等であってもよい。

次に、上記第１実施例で説明した固体撮像装置１（ＣＭＯＳイメージセンサ）の動作を、前記図１のブロック図および図２の回路図と、図３のタイミングチャートとによって説明する。ここでは前記ｉを１２ビット、前記ｊを２ビットとし、１４（ｉ＋ｊ＝１２＋２＝１４となる。）ビットの出力を得る場合について説明する。

任意の行線Ｈｘの画素１２から列線Ｖ０、Ｖ１…への１回目の読み出しが安定した後、ＤＡＣ１９により参照信号（参照電圧）ＲＡＭＰ１に参照電圧を時間変化させた階段状の波形（９ビット、５１２段階、振幅Ｖｒ）を入力し、任意の列線Ｖｘの電圧との比較を比較器２１にて行う。同時に、ＤＡＣ１９により参照信号（参照電圧）ＲＡＭＰ２に参照電圧を時間変化させた階段状の波形〔９ビット、５１２段階、振幅１／４Ｖｒ（１／２^j、ｊ＝３なら１／８、ｊ＝４で１／１６）〕を入力し、任意の列線Ｖｘの電圧との比較を比較器２２にて行う。

参照信号ＲＡＭＰ１およびＲＡＭＰ２への階段波入力と同時に、比較時間を行線毎に配置されたアップダウンカウンタ２３およびアップダウンカウンタ２４で計測するために、タイミング制御回路２０より出力されたクロックが制御線ＣＫに入力され、１回目の比較時間がダウンカウントされる。アップダウンカウンタ２３およびアップダウンカウンタ２４は非同期アップダウンカウンタであり、制御線ＣＫのみ、１本の入力で内部カウントがなされる。

参照信号ＲＡＭＰ１およびＲＡＭＰ２と列線Ｖｘの電圧とが等しくなったとき、比較器２１および比較器２２の出力は反転し、同時にアップダウンカウンタ２３およびアップダウンカウンタ２４のカウント動作は停止して比較期間に応じたカウントがアップダウンカウンタ２３およびアップダウンカウンタ２４に保持される。ここでアップダウンカウンタ２３は１２ビットアップダウンカウンタであり、０−４０９５までのカウントが可能である。なお、カウンタのオーバーカウントを考慮してアップダウンカウンタ２３を１３ビットとすることも有効である。またアップダウンカウンタ２４は２ビットアップダウンカウンタであり、比較器２２の出力反転までの間、２ビットのダウンカウントを繰り返す。

上記１回目の読み出し時は、画素１２のリセット成分ΔＶを読み出しており、ΔＶ内には、画素１２毎にばらつく雑音がオフセットとして含まれている。しかし、このΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Ｖｘの出力はおおよそ既知である。したがって、１回目のΔＶ読み出し時には、ＲＡＭＰ電圧を調整することにより比較期間を短くすることが可能であり、本実施例では９ビット分のカウント期間（５１２クロック）でΔＶの比較を行っている。

２回目の読み出しは、ΔＶに加え画素１２毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。すなわち、任意の行線Ｈｘの画素１２から列線Ｖ０、Ｖ１…への２回目の読み出しが安定した後、ＤＡＣ１９により参照信号ＲＡＭＰ１およびＲＡＭＰ２に参照電圧を時間変化させた階段状の波形を入力し、任意の列線Ｖｘの電圧との比較を比較器２１および比較器２２にて行う。

参照信号ＲＡＭＰ１およびＲＡＭＰ２への階段波入力と同時に、比較時間を行線毎に配置されたアップダウンカウンタ２３およびアップダウンカウンタ２４で計測するため、制御線ＣＫにクロックが入力され、２回目の比較時間が、１回目とは逆にアップカウントされる。

アップダウンカウンタ２３およびアップダウンカウンタ２４の動作を１回目にダウンカウント、２回目にアップカウントすることにより、カウンタ内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算が行われる。参照信号ＲＡＭＰ１およびＲＡＭＰ２と列線Ｖｘの電圧が等しくなったとき比較器２１および比較器２２の出力は反転し、同時にアップダウンカウンタ２３およびアップダウンカウンタ２４のカウント動作は停止して、（２回目の比較期間）−（１回目の比較期間）の減算結果に応じたカウントがアップダウンカウンタ２３およびアップダウンカウンタ２４に保持される。

アップダウンカウンタ２３での（２回目の比較期間）−（１回目の比較期間）＝（信号成分＋ΔＶ＋ＡＤＣのオフセット成分）−（ΔＶ＋ＡＤＣのオフセット成分）＝（信号成分（１２ビット））であり、以上２回の読み出しとアップダウンカウンタ２３での減算により、画素１２毎のばらつきを含んだΔＶとＡＤＣ２１毎のオフセット成分も除去されるため、画素１２毎の入射光量に応じた１２ビット精度の信号成分のみが取り出せる。

２回目の読み出し時は、入射光量に応じた信号成分が読み出されるので、光量の大小を広い範囲で判定するためにＲＡＭＰ電圧を大きく変化させる必要がある。そこで本実施例では、信号成分の読み出しを１２ビット分のカウント期間（４０９６クロック）で比較を行っている。１回目のダウンカウント分も含めて４０９６＋５１２クロックカウント期間を設けるとダイナミックレンジをフルに使えるためより好ましい。この場合オーバーカウントの可能性があるためアップダウンカウンタ２３は１３ビットとする必要がある。

１回目の読み出しと２回目の読み出しとの比較ビット数が異なるが、参照信号ＲＡＭＰの電圧の傾きを１回目の読み出しと２回目の読み出しとで同じにする。すなわち２回目の読み出しにおける参照信号ＲＡＭＰ１の振幅は８Ｖｒとなり、２回目の読み出しにおける参照信号ＲＡＭＰ２の振幅は８／４＝２Ｖｒとなる。これによって、列並列ＡＤＣブロック１５の各列並列ＡＤＣの精度を等しくできるため、アップダウンカウンタによる（２回目の比較期間）−（１回目の比較期間）の減算結果が正しく得られる。アップダウンカウンタ２４は２ビットアップダウンカウンタであり、２回行われるカウント期間に比べ可能なカウント数が少なく、２ビットの０−３の間でダウンカウントおよびアップカウントを繰り返す。これは１４ビットの最下位ビット（ＬＳＢ）側の２ビットの精度を期間限定、例えば、２回目の読み出し時を１４ビット精度フルカウントの１／４期間分のみでカウントしていることになる。

以上のアナログ−デジタル変換（ＡＤ変換）期間を終了した後、列走査回路１７により、アップダウンカウンタ２３に保持された１２ビットのデジタル信号に対し、アップダウンカウンタ２４に保持された２ビットを最下位ビット（ＬＳＢ）側としてｉ＋ｊ＝１２＋２＝１４ビットとし、１４本の水平出力線１６を経て順次外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。なお、アップダウンカウンタ２３を１３ビットとしたときは１５本の水平出力線１６を経て順次外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

次に、図４に本実施例にて、カウント数に対する出力カウントコードをプロットした図を示す。

図４に示すように、外部出力は、アップダウンカウンタ２３の１２ビット出力を２ビットシフトして、下位２ビットにアップダウンカウンタ２４の出力を加えたものとなるため、合算で１４ビット出力になるが、０−４０９５までの１２ビットカウント期間はフルに１４ビット精度の出力となり、４０９６以上では、アップダウンカウンタ２４の動作が止まり、４ビット刻み（つまり１２ビット精度）の出力となる。

一般に、光量が多い領域では、光入力の揺らぎによって生じる光ショットノイズ量が支配的となるため、すなわち、入射電子数Ｎに対し√Ｎが光ショットノイズとなるので、本実施例のように低カウント数側（＝低光量側）での高精度が得られれば、大光量時に精度が落ちることは全く問題がない。

以上述べてきたように、本実施例により、１２ビット精度のカウント期間にて、従来に比べ、高速クロックを用いたり、カウント期間を長くしたりすることなく、必要な光量域では１４ビット高精度の出力を得ることが可能となる。本実施例ではｉ＝１２、ｊ＝２として１４ビット出力を得る例について説明したが、ビット精度はそれぞれ対応するカウンタビット数と参照信号ＲＡＭＰの振幅を共に調整することによって任意に変えることが可能である。

次に、本発明の別の一実施の形態（第２実施例）を図５のブロック図によって説明する。図５では、一例として、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを示す。

図５に示すように、本実施例では、１列あたりに必要な上位ｉビットカウント用の比較器２１とカウンタ（例えば、アップダウンカウンタ）２３を画素アレイ１１の一方の辺（本実施例では下方）に配置し、下位ｊビットカウント用の比較器２２とカウンタ（例えば、アップダウンカウンタ）２４は画素アレイ１１の他方の辺（本実施例では上方）に配置している。

すなわち、固体撮像装置２は、複数の画素１２が複数、例えばマトリックス上に２次元配置されていて、画素アレイ１１を構成している。上記各画素１２は、例えばフォトダイオードと画素内アンプとから構成されている。

画素アレイ１１の一方側（図面下側）には、列並列型アナログ／デジタル変換装置（列並列型ＡＤＣ）が配置され、この列並列型ＡＤＣは、ＤＡＣ１９（１９a）から生成される参照信号（参照電圧）ＲＡＭＰ１と、行線Ｈ０、Ｈ１…毎に画素１２から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する比較器２１と、比較器２１における比較完了までの比較時間をカウントし、その結果を保持するアップダウンカウンタ２３とからなる。

また、画素アレイ１１の他方側（図面上側）には、列並列アナログ／デジタル変換装置が配置され、この列並列型ＡＤＣは、ＤＡＣ１９（１９ｂ）から生成される参照信号（参照電圧）ＲＡＭＰ２と、行線Ｈ０、Ｈ１…毎に画素１２から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する比較器２２と、比較器２２における比較完了までの比較時間をカウントし、その結果を保持するアップダウンカウンタ２４とからなる。また、ＤＡＣ１９ａとＤＡＣ１９ｂは、タイミング制御回路２０により参照信号ＲＡＭＰ１、ＲＡＭＰ２を発生させるタイミングが制御されている。

上記比較器２１とアップダウンカウンタ２３とでｉビットデジタル信号変換機能（ｉは自然数）を有し、また比較器２２とアップダウンカウンタ２４とでｊビットデジタル信号変換機能（ｊは自然数、ｉ＞ｊ）を有する。そして、比較器２１とカウンタ２３は、各列線Ｖ０、Ｖ１…毎に配置されて、列並列ＡＤＣブロック１５（１５ａ）を構成し、比較器２２とカウンタ２４は、各列線Ｖ０、Ｖ１…毎に配置されて、列並列ＡＤＣブロック１５（１５ｂ）を構成している。

水平出力線１６（１６a、１６ｂ）はｉ＋ｊビット幅の水平出力線と、それぞれの水平出力線に対応したｉ＋ｊ個のセンス回路および出力回路とから構成されている。また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２０、行アドレスや行走査を制御する行走査回路１８、そして列アドレスや列走査を制御する列走査回路１７が配置されている。さらに、特に図示しないが、その他の各種信号処理回路が配置されてもよい。

上記固体撮像装置２の動作は前記固体撮像装置１と同様に行われる。この固体撮像装置２のように列並列ＡＤＣブロック１５（１５ａ）、１５（１５ｂ）を配置することによって、画素１２の列ピッチに対して最大限に、比較器およびアップダウンカウンタが配置できるため、画素１２の微細画素化への対応が容易になる。また、前記固体撮像装置１と同様な効果を得ることができる。

次に、本発明の別の一実施の形態（第３実施例）を図６のブロック図によって説明する。図６では、一例として、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを示す。

図６に示すように、固体撮像装置３は、前記固体撮像装置１において、列並列型ＡＤＣブロック１５の列並列ＡＤＣは、ＤＡＣ１９から生成される参照信号（参照電圧）ＲＡＭＰ１、ＲＡＭＰ２と、行線Ｈ０、Ｈ１…毎に画素１２から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する比較器２１、２２と、比較時間をカウントするカウンタ２５のカウント結果を保持するメモリ装置２７、２８とからなる。そして、上記比較器２１とメモリ装置２７とでｉビットデジタル信号変換機能（ｉは自然数）を有し、また比較器２２とメモリ装置２８とでｊビットデジタル信号変換機能（ｊは自然数、ｉ＞ｊ）を有する。また、比較器２１、２２とメモリ装置２７、２８とは、各列線Ｖ０、Ｖ１…毎に配置されて、列並列ＡＤＣブロック１５を構成している。

上記固体撮像装置３の動作は、基本的には前記固体撮像装置１と同様である。この固体撮像装置３では、カウンタ２５は比較器２１、２２における比較完了までの時間をカウントし、その結果が固体撮像装置１のようにカウンタに保持されるのではなくメモリ装置２７、２８に保持される点が異なる。これ以外の構成、動作は前記固体撮像装置１と同様である。また、固体撮像装置３は、前記固体撮像装置１と同様なる作用、効果を得ることができる。

本発明の一実施の形態（第１実施例）を示したブロック図である。画素の回路構成の一例を示した回路図である。第１実施例の動作の一例を示すタイミングチャートである。出力カウントコードとカウント数との関係図である。本発明の一実施の形態（第２実施例）を示したブロック図である。本発明の一実施の形態（第３実施例）を示したブロック図である。従来例の固体撮像装置を示したブロック図である。従来例の固体撮像装置の動作を示すタイミングチャートである。

符号の説明

１…固体撮像装置、１２…画素、１５…列並列ＡＤＣブロック、２１，２２…比較器、２３，２４…カウンタ

Claims

入射光量を電気信号に変換する複数の画素を有し、該画素から得られるアナログ信号をデジタル信号に変換する複数のアナログ−デジタル変換装置を有する固体撮像装置において、
前記アナログ−デジタル変換装置は、
時間変化する参照電圧と画素から得られるアナログ信号とを比較するもので異なった参照電圧が入力される複数の比較器と、
前記比較器における比較完了までの時間をカウントして、その結果を保持するもので、異なったカウント数を有するカウンタとから構成されている
ことを特徴とする固体撮像装置。
ｉビット（ｉは自然数）カウンタと接続する前記複数の比較器の一つに入力される参照電圧の振幅を１としたとき、
ｊビット（ｊは自然数、かつｉ＞ｊ）カウンタと接続する前記複数の比較器の異なったもう一つの比較器に入力される参照電圧の振幅は１/２^jであり、
出力がｉビットの最下位ビット側にｊビットを付加してｉ＋ｊビットとして出力される
ことを特徴とする請求項１記載の固体撮像装置。
前記画素からのアナログ信号の読み出しを行毎に２回行い、１回目の読み出し結果と２回目の読み出し結果との減算を行う
ことを特徴とする請求項１記載の固体撮像装置。
１回目の読み出しは、画素の雑音を含むリセット成分であり、
２回目の読み出しは１回目の読み出し成分に画素の信号成分を加えたものである
ことを特徴とする請求項３記載の固体撮像装置。