KR101111638B1

KR101111638B1 - Ｃｄｓ를 이용한 ａｄｃ 및 이를 이용한 ａｄ 변환방법

Info

Publication number: KR101111638B1
Application number: KR1020110056421A
Authority: KR
Inventors: 송민규; 조규익; 김대윤
Original assignee: 동국대학교 산학협력단
Priority date: 2011-06-10
Filing date: 2011-06-10
Publication date: 2012-02-14

Abstract

본 발명은 기준 성분과 신호 성분을 포함하는 아날로그의 처리 대상 신호의 기준 성분과 신호 성분 간의 차 신호 성분을 디지털 데이터로 변환하는 CDS를 이용한 AD 변환 방법에 관한 것으로서, 비교기를 통해 기준 성분과 신호 성분 각각을 램프 신호와 비교한 결과를 이용하여, CDS 카운터가 N비트 카운터의 출력을 래치에 저장할 타이밍을 조절함으로써, 기준 성분과 신호 성분의 차에 해당하는 디지털 값을 저장하도록 하는 것을 특징으로 하며, AD 변환시에 전력소모와 스위칭 잡음을 줄일 수 있다.

Description

ＣＤＳ를 이용한 ＡＤＣ 및 이를 이용한 ＡＤ 변환방법{ADC using correlated double sampling and the conversion method thereof}

본 발명은 AD 변환방법에 관한 것으로서, 더욱 상세하게는 AD 변환시에 저전력, 저잡음으로 동작하여, CIS에 적용 시 효과적으로 FPN을 제거가 가능하며, 추가적인 메모리 없이도 부분적인 파이프라인 구성으로 고속 동작이 가능한 CDS(Correlated double sampling) 기법을 이용한 ADC 및 이를 이용한 AD(Analog-to-Digital) 변환방법에 관한 것이다.

이미지 센서, 예를 들면 CMOS 이미지 센서에서는 열마다 ADC(Analog-to-Digital Converter)를 포함한 열병렬 출력형 혹은 컬럼형이라고 칭해지는 방식이 많이 이용되고 있다. 이것은 픽셀 신호를 판독 시에 픽셀 어레이에서 어느 하나의 행을 선택하고, 그 행에 속한 모든 픽셀 신호들을 읽어내어, 각 열에 해당하는 열 ADC를 통해 동시에 상기 픽셀 신호들을 디지털 데이터로 변환을 하여 출력하고, 다음 행으로 넘어가 AD 변환을 반복하는 방식이다.

ADC는 면적, 속도, 해상도, 및 전력소비 등의 관점으로부터 여러 방식이 사용되고 있다. 일례로서 SS-ADC(Single Slope ADC)가 있다. 아날로그의 단위 신호를 디지털 데이터로 변환하기 위해 점차적으로 값이 변화하는 램프형의 기준 신호를 상기 아날로그의 단위 신호와 비교하고, 이 비교 처리와 병행하여 카운트 처리를 행하며, 상기 램프형의 기준신호와 상기 아날로그 단위 신호가 같아지는 시점의 카운트 값에 근거하여 상기 아날로그 단위 신호의 디지털 데이터를 취득하는 방식이다.

한편, 픽셀 어레이의 픽셀들은, 현실적으로 각각 조금씩 다른 옵셋성분을 가지고 있다. 그러므로, 픽셀의 유효 신호 성분은, 기준 성분으로서, 픽셀을 리셋할 시의 리셋 신호 레벨과, 신호 성분으로서, 빛을 받아 생성되는 신호 전하를 판독할 때의 픽셀 신호 레벨과의 차로 구하는 것이 바람직하다. 또한, 옵셋성분 때문에 CMOS 이미지 센서에서 SS-ADC와 열병렬 출력방식을 조합하여 AD 변환을 할 때에도 차분 처리를 하는 CDS 구조가 이용된다.

도 1은 종래의 감산기를 포함한 CMOS 이미지 센서의 구성도이다.

도 1을 참조하면, 종래의 CMOS 이미지 센서는 픽셀 어레이(1), 비교기(2), 10비트 카운터(6), 래치부(7), 수직 주사회로(8), 수평 주사 회로(9), 램프 신호 생성부(10), 제어신호 생성부(12), 및 감산기(16)를 포함하여 구성된다. 래치부(7)는 래치 1과 래치 2를 포함하여 구성된다.

픽셀 어레이(1)로부터 리셋 신호를 판독하여 래치 1에 저장하고, 이어서 픽셀 어레이(1)로부터 픽셀 신호를 판독하여 래치 2에 저장한다. 즉, N비트(도 1에서는 10비트)의 신호에 대해서 2N개(20개)의 래치를 이용하여, 출력 시에 감산기(16)를 거쳐 리셋 신호와 픽셀 신호의 차를 출력하게 된다.

도 2는 도 1에 도시된 CMOS 이미지 센서의 타이밍 차트를 도시한 것이다.

도 1과 도 2를 참조하면, 1회째 카운트 기간에서, 램프 입력과 픽셀 출력을 비교하여 램프입력과 픽셀 출력이 같아졌을 때의 10비트 카운터 출력을 래치 1에 저장한다. 1회째 카운트 기간의 픽셀 출력은 리셋 신호 레벨에 대응되고, 2회째 카운트 기간의 픽셀 출력은 픽셀 신호 레벨과 대응된다. 2회째 카운트 기간에서 램프 입력과 픽셀 출력을 비교하여 램프입력과 픽셀 출력이 같아졌을 때의 10비트 카운터 출력을 래치 2에 저장한다.

다시 도 1을 참조하면, 래치 1에 저장된 리셋 신호 레벨의 카운트 출력값과 래치 2에 저장된 픽셀 신호 레벨의 카운트 출력값이 감산기(16)로 입력됨으로써, 리셋 신호 레벨과 픽셀 신호 레벨의 차이가 출력된다.

기준 성분(리셋 신호 레벨)과 신호 성분(픽셀 신호 레벨)의 차에 의한 유효 신호 성분, 일례로 CMOS 이미지 센서에서 픽셀의 유효 신호 성분의 AD 변환을 위하여, 도 1에서 사용한 방식은 리셋 신호의 판독을 위한 1회째의 카운트 값과 픽셀 신호를 판독하기 위한 2회째의 카운트 값을 각각 메모리에 저장할 필요가 있어, N비트의 신호에 대하여, N비트의 래치가 열마다 2조(총 2N개)가 필요하게 되어, 회로 면적이 커지게 되는 문제점이 있다. 또한, 각각의 메모리에 카운트 결과를 전달하기 위한 2N개의 신호선이 필요해지므로, 이로 인해 잡음이나 전류가 증가한다.

또한, 도 1에서 사용한 방식은 외부 출력 전 1회째와 2회째의 카운트 값을 감산하기 위해 2N개의 래치를 출력 쪽에 설치되어있는 N비트의 감산회로에 2N개의 신호선을 통해 연결해야 하므로 이로 인한 잡음과 전류가 증가한다.

덧붙여, 도 1에서 사용한 방식은 AD 변환 처리와 판독 처리를 병행하여 행하는 파이프라인 동작을 위해 별도의 메모리를 추가할 시에도 2N개의 래치가 필요하게 되어 총 4N개의 래치를 사용하게 되므로, 회로 면적이 커지게 되는 문제점이 있다.

도 3은 종래의 업다운 카운터를 포함한 CMOS 이미지 센서의 구성도이다.

도 3을 참조하면, 종래의 CMOS 이미지 센서는 픽셀 어레이(1), 비교기(2), 10비트 업다운카운터(17), 수직 주사회로(8), 수평 주사 회로(9), 램프 신호 생성부(10), 출력회로(11), 및 제어신호 생성부(12)를 포함하여 구성된다.

도 1과 도 3을 비교하면, 도 1의 래치부(7) 대신 도 3에서는 10비트 업다운카운터(17)가 대체되어 있으며, 도 3에서는 감산기(16) 대신 출력회로(11)로 대체되어 있다.

다시 도 3을 참조하면, 업 카운트 모드와 다운 카운트의 모드를 변환하는 것이 가능한 업다운 카운터를 열마다 사용하여 리셋 신호를 판독할 때와 픽셀 신호를 판독할 때, 다른 카운트 모드를 이용함으로써 픽셀의 유효 신호성분의 AD 변환 결과를 자동적으로 취득한다. 따라서, 도 3에 도시된 CMOS 이미지 센서는 차분 처리 기능을 AD 변환과 동시에 행하는 구조라고 할 수 있다. 따라서, 도 1에 도시된 감산기(16)가 도 3에서는 불필요하다.

도 4는 도 3에 도시된 CMOS 이미지 센서의 타이밍 차트를 도시한 것이다.

도 4를 참조하면, 다운 카운트 기간 동안 램프 입력과 픽셀 출력을 비교하여 램프 입력과 픽셀 출력이 같아질 때까지 다운카운트를 한다. 다운카운트를 위해 업다운카운터는 1111111111부터 다운카운팅을 한다. 이때의 픽셀 출력은 리셋 신호 레벨이다. 이후, 상기 램프 입력과 상기 픽셀 출력이 같아졌을 때의 업다운 카운터의 출력을 다음 램프입력이 들어올 때까지 유지한다.

업 카운트 기간 동안 램프입력과 픽셀 출력을 비교하여 램프 입력과 픽셀 출력이 같아질 때까지 업 카운트를 한다. 이때의 픽셀 출력은 픽셀 신호 레벨이다.

업 카운트 기간의 카운트 출력은 다운 카운트 기간의 마지막 카운트 출력을 시작점으로 하므로, 결과적으로 리셋 신호 레벨과 픽셀 신호 레벨 간의 감산 결과의 2진 코드가 업 카운트의 마지막에 출력된다. 따라서, 도 3에 도시된 CMOS 이미지 센서에는 도 1에 도시된 CMOS 이미지 센서가 갖는 감산기가 불필요하다.

픽셀의 유효 신호성분의 AD 변환을 위하여, 도 3에서 사용한 방식은, 파이프라인 동작을 하지 않을 때는 추가적인 메모리가 필요 없다고 하여도, 각 열에 N비트의 업다운 카운터가 필요하므로, 회로 면적의 증가가 우려된다.

또한, 도 3에서 사용한 방식은 CDS 동작시, 예를 들어 10비트의 신호에 대해 리셋 신호의 비교 기간을 7비트분의 카운트 기간(128클럭)이라고 했을 때, 열마다 최대 1024+128클럭에 해당하는 카운트를 해야 원하는 유효 신호성분의 AD 변환이 가능하므로, 이로 인해 스위칭 잡음을 비롯한 잡음과 소비 전력이 증가하게 되는 문제점이 있다.

따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 AD 변환시에 저전력, 저잡음으로 동작하여, CIS에 적용 시 효과적으로 FPN을 제거가 가능하며, 추가적인 메모리 없이도 부분적인 파이프라인 구성으로 고속 동작이 가능한 CDS를 이용한 AD 변환방법을 제공하는 것이다.

본 발명이 해결하고자 하는 두 번째 과제는 AD 변환시에 저전력, 저잡음으로 동작하여, CIS에 적용 시 효과적으로 FPN을 제거가 가능하며, 추가적인 메모리 없이도 부분적인 파이프라인 구성으로 고속 동작이 가능한 CDS를 이용한 ADC를 제공하는 것이다.

본 발명은 상기 첫 번째 과제를 달성하기 위하여, 기준 성분과 신호 성분을 포함하는 아날로그의 처리 대상 신호의 상기 기준 성분과 상기 신호 성분 간의 차 신호 성분을 디지털 데이터로 변환하는 CDS를 이용한 AD 변환 방법에 있어서, 비교기를 통해 상기 기준 성분과 상기 신호 성분 각각을 램프 신호와 비교한 결과를 이용하여, CDS 카운터가 N비트 카운터의 출력을 래치에 저장할 타이밍을 조절함으로써, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 저장하도록 하는 것을 특징으로 한다.

또한, 상기 CDS 카운터는 업 카운터 또는 다운 카운터일 수 있으며, 상기 램프 신호는 상기 기준 성분과 비교하는 제1 램프 신호와 상기 신호 성분과 비교하는 제2 램프 신호로 이루어져 있고, 상기 램프 신호의 기울기는 양 또는 음 중 어느 하나일 수 있다.

본 발명의 일 실시예에 의하면, 상기 램프 신호는 상기 기준 성분과 비교하는 제1 램프 신호와 상기 신호 성분과 비교하는 제2 램프 신호로 이루어져 있고, 상기 기준 성분과 상기 제1 램프 신호를 비교하는 제1 비교구간을 포함하는 구간을 제1 구간, 상기 신호 성분과 상기 제2 램프 신호를 비교하는 제2 비교구간을 포함하는 구간을 제2 구간, 및 상기 래치에 저장된 상기 N비트 카운터의 출력을 읽는 구간을 제3 구간이라고 할 때, N번째 행에 대응하는 제3 구간과 N+1번째 행에 대응하는 제1 구간을 겹치도록 하여 파이프 라인을 구성할 수 있다.

본 발명의 다른 실시예에 의하면, 상기 비교기의 입력단에 리셋 회로를 추가하고, 상기 비교기의 최초 비교에서 상기 기준 성분의 레벨을 상기 제1 램프 신호 변동폭 안으로 리셋하여, 상기 기준 성분 레벨의 산포를 줄임으로써, 상기 비교기에 연결된 상기 CDS 카운터의 비트수를 줄여 동작시킬 수 있다.

본 발명의 또 다른 실시예에 의하면, 상기 CDS 카운터를 비트수를 설정할 수 있는 카운터로 구성하여, 아날로그 게인에 따라 상기 CDS 카운터의 비트수를 변경할 수 있다.

또한, 상기 CDS 카운터는 업 카운터이고, 상기 제1 램프 신호가 양의 기울기를 가질 때, 상기 CDS 카운터는 상기 제1 램프 신호의 기울기가 변함과 동시에 동작을 시작하여, 상기 기준 성분과 상기 제1 램프 신호가 같아지는 시점에서 멈추고 상기 CDS 카운터의 출력값을 유지하도록 한 후, 상기 신호 성분이 비교기에 인가되어 상기 제2 램프 신호와 같아지는 시점에서 다시 동작을 재개하여 상기 CDS 카운터의 모든 출력값이 1 또는 0이 될 때의 상기 N비트 카운터의 출력값을 상기 래치에 저장하여, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 얻을 수 있다.

본 발명은 상기 두 번째 과제를 달성하기 위하여, 픽셀 어레이로부터 기준 성분을 수신하고, 상기 수신된 기준 성분을 제1 램프 입력과 비교하는 한편, 상기 픽셀 어레이로부터 신호 성분을 수신하고, 상기 수신된 신호 성분을 제2 램프 입력과 비교하는 비교기; 상기 비교기가 상기 기준 성분과 상기 신호 성분 각각을 램프 신호와 비교한 결과를 이용하여, N비트 카운터의 출력을 래치에 저장할 타이밍을 조절하는 CDS 카운터; 상기 CDS 카운터의 출력에 기초하여, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 상기 래치에 저장하는 N비트 카운터; 및 상기 N비트 카운터의 카운터 출력을 저장하는 래치를 포함하는 CDS를 이용한 AD 변환장치를 제공한다.

본 발명에 따르면, 각 열의 CDS 카운터는 리셋 신호의 산포를 카운트할 수 있을 정도의 비트수만 만족하면 되므로, 전력소모와 스위칭 잡음을 줄일 수 있다. 예를들어, 리셋 신호의 산포가 128LSB 이하일 경우 각 열은 7비트의 카운터로 CDS 처리를 하여, 열마다 128 카운트 만으로 원하는 동작이 가능하다.

또한, 본 발명에 따르면, 리셋 회로를 추가하여, 1회째 동작에서 리셋 신호 레벨을 1회째 램프 신호 변동폭 안으로 리셋시켜 주었을 경우, 리셋 신호 레벨의 산포가 줄어들어 열마다 요구되는 카운터의 비트수를 더욱 줄일 수 있으므로, 전력소모와 스위칭 잡음을 더 줄일 수 있다.

나아가, 본 발명에 따르면, 비교기로 입력되는 램프 신호의 기울기를 줄여 아날로그 게인을 높일 경우, 리셋 신호의 산포가 상대적으로 커지면서 요구되는 CDS 카운터의 비트수가 늘어날 수 있는데, 이러한 경우에는 비트수를 설정할 수 있는 카운터(configurable counter)를 사용하면 아날로그 게인에 해당하는 최소한의 카운트로 CDS 처리가 가능하여 효율적으로 소비전력 증가와 잡음생성을 억제할 수 있다.

또한, 본 발명에 따르면, 각 열의 CDS 카운터가 그 열의 비교기, 메모리, 및공유하여 사용하는 하나의 N비트 카운터를 통해 리셋 신호와 픽셀 신호의 차를 바로 디지털 변환하기 때문에 별도의 감산회로가 필요 없고, 그에 따라 감산기로의 데이터 전송도 불필요하게 되어, 잡음의 증가나 전력 소비 증가 문제를 해소할 수 있다.

도 1은 종래의 감산기를 포함한 CMOS 이미지 센서의 구성도이다.
도 2는 도 1에 도시된 CMOS 이미지 센서의 타이밍 차트를 도시한 것이다.
도 3은 종래의 업다운 카운터를 포함한 CMOS 이미지 센서의 구성도이다.
도 4는 도 3에 도시된 CMOS 이미지 센서의 타이밍 차트를 도시한 것이다.
도 5는 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 구성도이다.
도 6은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서 내에서의 CDS 처리부에 대한 구성도이다.
도 7은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 동작을 설명하기 위해, 2V부터 1V까지의 신호범위를 사용한다고 했을 때, 리셋 신호 레벨이 1.95V, 픽셀 신호 레벨이 1.3V일 때의 타이밍차트이다.
도 8은 본 발명의 제2 실시예에 따른 CMOS 이미지 센서의 구성도이다.
도 9는 본 발명의 제2 실시예에 따른 CMOS 이미지 센서 내의 CDS 처리부(3)에 대한 상세 구성도이다.
도 10은 본 발명의 제2 실시예에 따라 아날로그 게인에 따른 재구성 카운터의 동작을 나타낸 그래프이다.
도 11은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 동작 구분과 파이프라인 동작의 구성을 나타낸 도면이다.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.

본 발명의 일 실시예에 따른 CDS를 이용한 AD 변환 방법은, 기준 성분과 신호 성분을 포함하는 아날로그의 처리 대상 신호의 상기 기준 성분과 상기 신호 성분 간의 차 신호 성분을 디지털 데이터로 변환하는 CDS를 이용한 AD 변환 방법에 있어서, 비교기를 통해 상기 기준 성분과 상기 신호 성분 각각을 램프 신호와 비교한 결과를 이용하여, CDS 카운터가 N비트 카운터의 출력을 래치에 저장할 타이밍을 조절함으로써, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 저장하도록 하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.

본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

기준 성분과 신호 성분의 차, 예를 들어 CMOS 이미지 센서에서의 픽셀의 유효 신호 성분을 처리함에 있어서, 리셋 신호 레벨과 픽셀 신호 레벨 간의 차에 해당하는 신호 레벨을 디지털 데이터로 변환하는 CDS를 포함한 AD 변환 방법을 이하에서 설명하기로 한다.

이미지 센서, 특히, CMOS 이미지 센서를 사용한 경우를 예로 설명한다. 그러나, 이미지 센서는 고체 촬상 장치의 일례이고, 대상으로 되는 디바이스는 이미지 센서에 한하지 않는다. 광이나 방사선 등 외부로부터 입력되는 전자파에 대하여 감응성을 갖는 단위 구성 요소를 라인 형상 혹은 매트릭스 형상으로 복수 개 배열하여 이루어지는 물리량 분포 검출용의 반도체 장치의 모두에 후술하는 모든 실시예가 적용될 수 있다.

도 5는 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 구성도이다.

도 5를 참조하면, 제1 실시예에 따른 CMOS 이미지 센서는 픽셀 어레이(1), 비교기(2), CDS 처리부(3), N비트 카운터(6), 래치부(7), 수직 주사회로(8), 수평 주사 회로(9), 램프 신호 생성부(10), 출력회로(11), 및 제어신호 생성부(12)를 포함하여 구성된다. CDS 처리부(3)는 CDS 카운터(4)와 and 로직(5)을 포함한다.

픽셀 어레이(1)는 픽셀마다 입사되는 광량에 따른 신호를 출력하고, 2차원 매트릭스 형상으로 배치되어 있다. 픽셀 어레이(1)는 리셋 신호 레벨과 픽셀 신호 레벨을 순차적으로 비교기(2)로 출력한다. 또한, 픽셀 어레이(1)는 광전 변환 소자를 포함하고 있다.

비교기(2)는 픽셀 어레이(1)로부터 리셋 신호 레벨과 픽셀 신호 레벨을 수신하고, 램프 신호 생성부(10)로부터 램프 입력을 수신하면, 서로 비교한다. 즉, 램프 신호와 리셋 신호 레벨을 비교하고, 이후 또다른 램프 신호와 픽셀 신호 레벨을 비교한다.

본 발명의 제1 실시예에 따른 CMOS 이미지 센서는 열병렬 출력형으로, 비교기(2)와 CDS 처리부(3), 래치부(7) 등을 포함한 10비트의 열 ADC가 병렬로 배치되어있음을 알 수 있다.

CDS 처리부(3)는 리셋 신호 레벨의 산포(distribution)를 모두 카운트할 수 있을 정도의 비트수를 갖는 CDS 카운터(4)가 필요하다. 도 5에는 7비트 카운터가 CDS 카운터(4)의 예로써 도시되어 있으나 CDS 카운터(4)의 비트수는 가감이 가능하다. CDS(Correlated double sampling) 기법은 기준 성분과 신호 성분의 차를 이용하여 유효 신호 성분을 얻을 수 있는 기법이다.

CDS 카운터(4)는 모든 열이 공유하여 사용하는 N비트 카운터(6)의 출력을 각 열의 N개의 래치부(7)에 저장할 때, 리셋 신호와 픽셀 신호의 차에 해당하는 디지털 값을 래치부(7)에 저장하도록 저장 타이밍을 조절하는 역할을 한다. 도 5에서 N비트 카운터(6)는 10비트 카운터가 예로서 도시되어 있다.

각 열의 CDS 카운터(4)는 비교기가 리셋 신호와 픽셀 신호를 비교하는 동안 2회에 걸쳐 동작하면서, 모든 열이 공유하여 사용하는 N비트 카운터(6)의 출력을 각 열의 N개의 래치부(7)에 저장할 때, 타이밍을 조절하여 리셋 신호와 픽셀 신호의 차에 해당하는 디지털 값을 래치부(7)에 저장하도록 한다.

and 로직(5)은 CDS 카운터(4)의 출력이 모두 1인 경우에 N비트 카운터(6)의 출력을 래치부(7)에 저장하도록 하는 신호를 출력한다.

N비트 카운터(6)는 픽셀 신호와 비교되는 램프 신호가 입력된 순간부터 카운터 동작을 시작한다. 도 6에 도시된 10비트 카운터 출력은 N비트 카운터 출력의 일례로서, 다운 카운터인 경우를 보여주고 있다. 그러나 N비트 카운터(6)은 업 카운터일 수도 있다.

래치부(7)는 and 로직(5)의 신호에 따라 N비트 카운터(6)의 출력을 저장한다. N비트 카운터(6)의 출력은 리셋 신호에서 픽셀 신호의 차에 해당하는 디지털 값이 될 것이다.

수직 주사회로(8)는 행 어드레싱이나 행 주사를 제어한다.

수평 주사 회로(9)는 시프트 레지스터 등에 의해 구성되며, 열 어드레싱이나 열 주사의 제어를 행한다.

램프 신호 생성부(10)는 리셋 신호와 비교하는 제1 램프 신호와 픽셀 신호와 비교하는 제2 램프신호를 생성한다.

출력회로(11)는 래치부(7)에 저장된 디지털 값을 외부로 출력한다.

제어신호 생성부(12)는 수직 주사회로(8), 수평 주사 회로(9), 램프 신호 생성부(10), CDS 처리부(3), 및 N비트 카운터(6)를 제어하는 신호를 생성한다.

도 6은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서 내에서의 CDS 처리부에 대한 구성도이다.

도 6과 같이, 10비트에 해당하는 신호에 대해서 리셋 신호 레벨의 산포가 128LSB 이내라고 했을 때, 리셋 신호를 비교하기 위해 기울기가 변화하는 램프 신호의 구간은 7비트 분의 카운트 기간, 즉 128클럭이면 되며, CDS 동작을 위해 7비트에 해당하는 7비트 카운터(4)가 열마다 필요하게 된다. 또한, CDS 처리부(3)는 클럭 타이밍과 리셋 타이밍을 제어하기 위한 클럭 타이밍 제어부와 리셋 타이밍 제어부를 포함한다. and 로직(5)은 q₁ 내지 q₇이 1이고, q_n0가 1이면 N비트 카운터(6)의 출력을 래치부(7)에 저장하도록 하는 신호를 출력한다.

도 7은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 동작을 설명하기 위해, 2V부터 1V까지의 신호범위를 사용한다고 했을 때, 리셋 신호 레벨이 1.95V, 픽셀 신호 레벨이 1.3V일 때의 타이밍차트이다.

도 5와 도 7을 참조하면, 각 열의 7비트 카운터(4)는 리셋 신호를 비교하기 위한 램프 신호가 입력됨과 동시에 동작을 시작한다.

이때, 램프 신호가 양의 기울기를 갖는 경우 램프 신호와 리셋 신호가 같아지는 시점에서 동작을 멈추고 카운트 값을 유지한다.

이후 2회째의 처리에서, 픽셀 신호가 비교기(2)에 인가되고 비교를 위한 램프 신호의 기울기가 1024 클럭에 걸쳐서 변화하게 되며, 이때, 픽셀 신호와 램프 신호가 같아지는 시점에서 각 열의 7비트 카운터(4)는 동작을 재개하여 and 로직(5)을 통해 모든 값이 1이 될 때, 클럭(Clock)의 반주기에 해당하는 기간 동안 출력을 1로 내보내고 동작을 멈춘다.

반면, 도 7에 도시되지는 않았으나 램프 신호가 음의 기울기를 갖는 경우를 살펴보면, 램프 신호와 리셋 신호가 같아지는 시점에 이르러서야 비로소 동작을 시작하고, 이후, 램프 신호가 입력되지 않을 때까지 동작을 계속한다. 램프 신호가 입력되지 않을 때는 카운트 값을 유지하고, 또 다른 램프 신호가 입력되면 다시 7비트 카운터(4)의 동작을 시작한다.

따라서, 램프 신호가 양의 기울기 또는 음의 기울기 중에서 어느 것인지에 따라서 7비트 카운터(4)의 동작이 일부 차이가 있다.

모든 열이 공유하여 사용하는 10비트의 카운터(6)는 픽셀 신호를 비교하기 위하여 램프 신호의 기울기가 변하는 기간과 동일한 기간인 1024클럭에 걸쳐 동작을 하고 있고, and 로직(5)을 통해 1이 유지되는 동안의 10비트 카운트 값을 각 열의 10비트 래치(7)에 저장하면, 그 값은 각 열의 리셋 신호와 픽셀 신호의 차에 해당하는 디지털 값이 된다. 한편, 7비트 카운터 출력이 1111111인 경우와 0000000인 경우의 취급을 같도록 하는 것이 바람직하다. 이것은 7비트 카운터 출력이 0000000부터 1111111 사이를 순환하기 때문이다.

또한, 도 7에서는 7비트 카운터(4)가 업 카운터인 경우를 예로 들었으나, 7비트 카운터(4)는 업 카운터 또는 다운 카운터 중 어느 하나가 될 수 있다.

도 7을 참조하여 구체적으로 살펴보면, 리셋 신호 레벨이 1.95V이고 픽셀 신호 레벨이 1.3V라고 할 때, 픽셀 신호인 1.3V와 램프 신호가 같아지는 시점의 10비트 카운터(6)의 디지털 값은 1.7V에 해당한다. 그러나 7비트의 카운터가 1회째의 처리에서 값을 유지한 후, 픽셀 신호와 램프 신호가 같아지는 시점에서 동작을 재개하여 그 값이 모두 1이 될 때는, 1.7V로부터 2V-1.95V만큼 뒤로 미루어진 시점이기 때문에, 결국 그때의 10비트 카운터(6)의 값을 래치부(7)에 저장하면 1.65V에 해당하는 디지털 값이 된다.

각 열의 7비트 카운트 값을 and 로직(5)에 연결할 때에는, q₁부터 q₇까지, 7개의 입력을 갖는 and 로직(5)을 사용할 수도 있지만, 도 6의 실시예와 같이, 동작이나 레이아웃을 고려하여 2개 혹은 3개 등의 입력을 갖는 다수의 and 로직(5)을 조합하여 사용할 수도 있다.

또한, 7비트 카운터는 면적, 속도, 파워소모 등을 고려하여 비동기식 카운터를 사용하는 것이 적합하고, 비동기식 7비트 카운트 출력을 하나 혹은 다수의 and 로직(5)으로 처리함으로써 발생할 수 있는 출력의 글리치 문제나, 래치부(7)에 10비트 카운트 값을 저장하는 타이밍의 부정합 문제를 피하기 위하여 q₁부터 q₇ 뿐만 아니라, 도 6과 같이, q_n0까지 총 8개의 출력을 and로 처리해주는 것이 바람직하다.

도 8은 본 발명의 제2 실시예에 따른 CMOS 이미지 센서의 구성도이다.

도 8을 참조하면, 제2 실시예에 따른 CMOS 이미지 센서는 픽셀 어레이(1), 비교기(2), CDS 처리부(3), N비트 카운터(6), 래치부(7), 수직 주사회로(8), 수평 주사 회로(9), 램프 신호 생성부(10), 출력회로(11), 및 제어신호 생성부(12), 카운터 제어부(15)를 포함하여 구성된다. 비교기(2)는 리셋 회로(13)를 더 포함하여 구성되고, CDS 처리부(3)는 재구성 카운터(14, configurable counter)를 포함하여 구성된다.

본 발명의 제2 실시예에 따른 CMOS 이미지 센서를 제1 실시예에 따른 CMOS 이미지 센서와 비교할 때, CDS 처리부(3)를 포함한 열 ADC의 구성을 변형하고 카운터 제어부(15)를 추가하고, 리셋 회로(13)가 추가된 차이점이 있다.

본 발명의 제2 실시예에 있어서의 각 열의 ADC는 비교기(2)에 입력되는 리셋 신호를 1회째 비교의 램프 신호 변동폭 안으로 들어가도록 리셋시켜주는, 1회째에만 동작하는 리셋 회로(13)가 추가되었다.

또한, 제2 실시예에서는 제1 실시예의 CDS 처리부(3)의 CDS 카운터(4) 대신 비트설정이 가능한 카운터, 즉 재구성 카운터(14)를 사용하였다. 또한, 각 열의 재구성 카운터(14)의 동작을 제어하기 위한 카운터 제어부(15)를 추가하였다.

리셋 회로(13)를 추가하여 1회째 동작에서 리셋 신호 레벨을 1회째 램프 신호 변동폭 안으로 리셋시켜주었을 경우, 리셋 신호 레벨의 산포가 매우 줄어든다.

그러므로 제1 실시예에서 7비트 카운터(4)를 사용해야 했던 반면, 본 발명의 제2 실시예에 따른 CDS 방식을 이용했을 때는, 5비트 정도의 카운터만으로 충분히 원하는 결과를 얻을 수 있다.

그러나, 리셋 회로(13)를 통해 5비트 정도의 카운터로 CDS 처리가 충분할지라도, 만일 아날로그 게인을 높이기 위하여 램프 신호의 기울기를 줄였을 경우 리셋 신호의 산포가 비교 가능 범위를 초과하여 비교할 수 없게 되는 일이 발생할 수 있다.

이것을 방지하기 위하여, 본 발명의 제2 실시예에서는, 아날로그 게인이 0dB일 때 5비트의 카운터로 충분하다고 가정하고, 게인을 18dB까지 지원한다고 했을 때, 1회째 동작에서 램프 신호의 기울기가 변하는 기간은 256클럭으로 설정하고, 그 대신 각 열의 카운트 수를 최소로 하기 위하여, 게인이 0dB일 때는 5비트 카운터, 6dB일 때는 6비트 카운터, 12dB일 때는 7비트 카운터, 18dB일 때는 8비트 카운터를 사용하도록 재구성 카운터(14)를 구성하였다. 이러한 재구성 카운터(14)의 구조는 도 9와 도 10에서 상세히 살펴보기로 한다.

도 9는 본 발명의 제2 실시예에 따른 CMOS 이미지 센서 내의 CDS 처리부(3)에 대한 상세 구성도이다.

재구성 카운터(14)는 기본적으로 5비트의 카운터를 사용하게 되어있으며, 아날로그 게인에 따라 nand 로직의 C6, C7, C8에 0 또는 1을 인가함으로써, 동작하는 카운터의 비트수를 설정할 수 있다. 이외의 클럭 타이밍 제어부와 리셋 타이밍 제어부의 역할은 제1 실시예와 동일하다.

덧붙여, 제1 실시예와 동일하게, 각 열의 재구성 카운트 값을 and 로직(5)에 연결할 때에는, q₁부터 q₈까지, 8개의 입력을 갖는 and 로직(5)을 사용할 수도 있지만, 도 9의 실시예와 같이, 동작이나 레이아웃을 고려하여 2개 혹은 3개 등의 입력을 갖는 다수의 and 로직(5)을 조합하여 사용할 수도 있다.

또한, 재구성 카운터(14)는 면적, 속도, 파워소모 등을 고려하여 비동기식 카운터를 사용하는 것이 적합하고, 비동기식 재구성 카운터(14)의 출력을 하나 혹은 다수의 and 로직(5)으로 처리함으로써 발생할 수 있는 출력의 글리치 문제나, 래치부(7)에 10비트 카운트 값을 저장하는 타이밍의 부정합 문제를 피하기 위하여 q₁부터 q₈ 뿐만 아니라, 도 9와 같이, q_n0까지 총 9개의 출력을 and로 처리해주는 것이 바람직하다.

도 10은 본 발명의 제2 실시예에 따라 아날로그 게인에 따른 재구성 카운터의 동작을 나타낸 그래프이다.

램프 신호 생성부(10)는 단일 슬로프의 램프 신호를 생성할 수도 있지만, 아날로그 게인을 조절하기 위하여, 기울기의 변환이 가능한 램프 신호를 생성하게 할 수도 있다. 이때, 아날로그 게인이 커질수록 기울기가 작아진다.

또한, 카운터 제어부(15)는 아날로그 게인에 따라 자동으로 카운터의 비트수를 조절하도록 할 수 있으며, 반면에 수동으로 조작할 수 있도록 설계할 수도 있다.

도 10(a)를 참조하면, 아날로그 게인이 0dB인 경우, 리셋 전압 산포가 작아 5비트 카운터만을 이용하여도 충분함을 알 수 있다.

도 10(b)는 아날로그 게인이 6dB, 도 10(c)는 아날로그 게인이 12dB, 도 10(d)는 아날로그 게인이 18dB일 때로서, 아날로그 게인이 증가함에 따라 램프 신호의 기울기가 작아지면서 상대적으로 리셋 전압의 산포가 커짐을 알 수 있을 것이다. 그 결과 아날로그 게인이 2배씩 증가함에 따라서, 재구성 카운터(14)는 1비트 카운터를 하나씩 더 사용하게 된다.

도 11은 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 동작 구분과 파이프라인 동작의 구성을 나타낸 도면이다.

도 11(a)를 참조하면, 1H시간은 제1~3구간으로 나누어지며 동작 원리상 제2 구간이 쓰기구간이며, 제3 구간이 읽기구간이 된다. 그러므로 별도의 메모리 추가 없이도 도 11(b)와 같이 각 행이 부분적으로 파이프라인 동작을 하도록 구성이 가능하여 비교적 고속으로 동작시킬 수 있다.

보다 상세하게 살펴보면, 제3 구간은 읽기 구간이므로, 도 5의 7비트 카운터(4)는 동작을 하지 않고, 래치(7)부가 동작 중이다.

따라서, CDS 카운터(4)를 이용하여 다음 행의 제1 구간 동작을 수행하게 되면, 현재 행의 제3 구간과 다음 행의 제1 구간이 겹쳐지게 되므로, 고속으로 동작할 수 있게 된다.

이미지 센서의 고속 동작을 위해, 메모리를 추가하여 파이프라인 동작을 하도록 구성하는 경우에도, 데이터를 유지하는 추가 래치가 열마다 N개만 있으면 되므로, 회로 면적의 증대를 최소화할 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

1 : 픽셀 어레이 2 : 비교기
3 : CDS 처리부 4 : CDS 카운터
5 : and 로직 6 : N비트 카운터
7 : 래치부 8 : 수직 주사회로
9 : 수평 주사 회로 10 : 램프 신호 생성부
11 : 출력회로 12 : 제어신호 생성부
13 : 리셋회로 14 : 재구성 카운터
15 : 카운터 제어부 16 : 감산기
17 : 10비트 업다운 카운터

Claims

기준 성분과 신호 성분을 포함하는 아날로그의 처리 대상 신호의 상기 기준 성분과 상기 신호 성분 간의 차 신호 성분을 디지털 데이터로 변환하는 CDS를 이용한 AD 변환 방법에 있어서,
비교기를 통해 상기 기준 성분과 상기 신호 성분 각각을 램프 신호와 비교한 결과를 이용하여, CDS 카운터가 N비트 카운터의 출력을 래치에 저장할 타이밍을 조절하고, 상기 N비트 카운터의 출력을 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값으로 저장함으로써, 상기 기준 성분과 상기 신호 성분 간의 차 신호 성분을 디지털 데이터로 변환하고,
상기 램프 신호는 상기 기준 성분과 비교하는 제1 램프 신호와 상기 신호 성분과 비교하는 제2 램프 신호로 이루어져 있는 것을 특징으로 하는 CDS를 이용한 AD 변환 방법.
제1 항에 있어서,
상기 CDS 카운터는 업 카운터 또는 다운 카운터인 것을 특징으로 하는 CDS를 이용한 AD 변환 방법.
제1 항에 있어서,
상기 램프 신호의 기울기는 양 또는 음인 것을 특징으로 하는 CDS를 이용한 AD 변환 방법.
제1 항에 있어서,
상기 램프 신호는 상기 기준 성분과 비교하는 제1 램프 신호와 상기 신호 성분과 비교하는 제2 램프 신호로 이루어져 있고,
상기 기준 성분과 상기 제1 램프 신호를 비교하는 제1 비교구간을 포함하는 구간을 제1 구간, 상기 신호 성분과 상기 제2 램프 신호를 비교하는 제2 비교구간을 포함하는 구간을 제2 구간, 및 상기 래치에 저장된 상기 N비트 카운터의 출력을 읽는 구간을 제3 구간이라고 할 때,
N번째 행에 대응하는 제3 구간과 N+1번째 행에 대응하는 제1 구간을 겹치도록 하여 파이프 라인을 구성하는 것을 특징으로 하는 CDS를 이용한 AD 변환방법.
제1 항에 있어서,
상기 비교기의 입력단에 리셋 회로를 추가하고, 상기 비교기의 최초 비교에서 상기 기준 성분의 레벨을 상기 제1 램프 신호 변동폭 안으로 리셋하여, 상기 기준 성분 레벨의 산포를 줄임으로써, 상기 비교기에 연결된 상기 CDS 카운터의 비트수를 줄여 동작시키는 것을 특징으로 하는 CDS를 이용한 AD 변환방법.
제1 항에 있어서,
상기 CDS 카운터를 비트수를 설정할 수 있는 카운터로 구성하여, 아날로그 게인에 따라 상기 CDS 카운터의 비트수를 변경하는 것을 특징으로 하는 CDS를 이용한 AD 변환방법.
제3 항에 있어서,
상기 CDS 카운터는 업 카운터이고, 상기 제1 램프 신호가 양의 기울기를 가질 때, 상기 CDS 카운터는 상기 제1 램프 신호의 기울기가 변함과 동시에 동작을 시작하여, 상기 기준 성분과 상기 제1 램프 신호가 같아지는 시점에서 멈추고 상기 CDS 카운터의 출력값을 유지하도록 한 후, 상기 신호 성분이 비교기에 인가되어 상기 제2 램프 신호와 같아지는 시점에서 다시 동작을 재개하여 상기 CDS 카운터의 모든 출력값이 1 또는 0이 될 때의 상기 N비트 카운터의 출력값을 상기 래치에 저장하여, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 얻는 것을 특징으로 하는 CDS를 이용한 AD 변환방법.
픽셀 어레이로부터 기준 성분을 수신하고, 상기 수신된 기준 성분을 제1 램프 입력과 비교하는 한편, 상기 픽셀 어레이로부터 신호 성분을 수신하고, 상기 수신된 신호 성분을 제2 램프 입력과 비교하는 비교기;
상기 비교기가 상기 기준 성분과 상기 신호 성분 각각을 램프 신호와 비교한 결과를 이용하여, N비트 카운터의 출력을 래치에 저장할 타이밍을 조절하는 CDS 카운터;
상기 CDS 카운터의 출력에 기초하여, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 상기 래치에 저장하는 N비트 카운터; 및
상기 N비트 카운터의 카운터 출력을 저장하는 래치를 포함하는 CDS를 이용한 AD 변환장치.
제8 항에 있어서,
상기 CDS 카운터는 업 카운터 또는 다운 카운터인 것을 특징으로 하는 CDS를 이용한 AD 변환장치.
제8 항에 있어서,
상기 제1 램프 신호의 기울기와 상기 제2 램프 신호의 기울기는 양 또는 음인 것을 특징으로 하는 CDS를 이용한 AD 변환장치.
제8 항에 있어서,
상기 기준 성분과 상기 제1 램프 신호를 비교하는 제1 비교구간을 포함하는 구간을 제1 구간, 상기 신호 성분과 상기 제2 램프 신호를 비교하는 제2 비교구간을 포함하는 구간을 제2 구간, 및 상기 래치에 저장된 상기 N비트 카운터의 출력을 읽는 구간을 제3 구간이라고 할 때,
N번째 행에 대응하는 제3 구간과 N+1번째 행에 대응하는 제1 구간을 겹치도록 하여 파이프 라인을 구성하는 것을 특징으로 하는 CDS를 이용한 AD 변환장치.
제8 항에 있어서,
상기 비교기의 입력단에 리셋 회로를 추가하고, 상기 비교기의 최초 비교에서 상기 기준 성분의 레벨을 상기 제1 램프 신호 변동폭 안으로 리셋하여, 상기 기준 성분 레벨의 산포를 줄임으로써, 상기 비교기에 연결된 상기 CDS 카운터의 비트수를 줄여 동작시키는 것을 특징으로 하는 CDS를 이용한 AD 변환장치.
제8 항에 있어서,
상기 CDS 카운터를 비트수를 설정할 수 있는 카운터로 구성하여, 아날로그 게인에 따라 상기 CDS 카운터의 비트수를 변경하는 것을 특징으로 하는 CDS를 이용한 AD 변환장치.
제10 항에 있어서,
상기 CDS 카운터는 업 카운터이고, 상기 제1 램프 신호가 양의 기울기를 가질 때, 상기 CDS 카운터는 상기 제1 램프 신호의 기울기가 변함과 동시에 동작을 시작하여, 상기 기준 성분과 상기 제1 램프 신호가 같아지는 시점에서 멈추고 상기 CDS 카운터의 출력값을 유지하도록 한 후, 상기 신호 성분이 비교기에 인가되어 상기 제2 램프 신호와 같아지는 시점에서 다시 동작을 재개하여 상기 CDS 카운터의 모든 출력값이 1 또는 0이 될 때의 상기 N비트 카운터의 출력값을 상기 래치에 저장하여, 상기 기준 성분과 상기 신호 성분의 차에 해당하는 디지털 값을 얻는 것을 특징으로 하는 CDS를 이용한 AD 변환장치.