KR20040011836A - 씨모오스 영상 소자를 위한 아날로그-디지털 변환기 - Google Patents

씨모오스 영상 소자를 위한 아날로그-디지털 변환기 Download PDF

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Abstract

물리적 자극에 의해 제어되는 전류 소스에 대응하는 디지털 워드를 출력하기 위한 신호 처리 회로가 개시된다. 상기 신호 처리 회로는, 상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호와 시변 기준 신호(time varying reference signal)에 응답해서 아날로그 신호를 발생하는 아날로그 집적 회로와, 기준 신호를 발생하는 기준 신호 발생기와, 상기 아날로그 신호와 상기 기준 신호를 받아들이고, 상기 아날로그 신호와 상기 기준 신호를 비교하는 비교기와, 시작 신호와 상기 비교기의 출력의 천이로 표현되는 종료 신호에 의해 정의되는 시구간을 나타내는 상기 디지털 워드를 발생하는 출력 회로 그리고 상기 종료 신호에 응답해서 상기 비교기를 비활성시키는 제어기를 포함한다.

Description

씨모오스 영상 소자를 위한 아날로그-디지털 변환기{ANALOG TO DIDITAL CONVERTER FOR CMOS IMAGE DEVICE}
본 발명은 영상 감지(sensing), 포획(capturing) 및 신호 처리(signal processing)를 위한 전자 소자들에 관한 것으로, 좀 더 구체적으로는 표준 CMOS(Complementary Metal Oxide Semiconductor) 공정을 이용하여 생산될 수 있는 액티브 영상 소자에 관한 것이다.
CMOS 이미지 어레이들은 캠코더 장치, 팩시밀리 기계용 스캐너 그리고 화상 회의, 전문적 TV 중계를 위한 휴대용 장치 등과 같은 다양한 용도로 사용되는 비디오 카메라에서 고품질 영상을 다루는 것이 가능하게 하였다.
멀티미디어 통신의 출연은 실용적인 비디오전화(videotelephones) 등의 구현을 위해 컴퓨터 및 통신 장치들에 제공될 저비용 고체 영상 센서(low cost solid state image sensors)에 대한 요구를 증가시킨다. 영상 입력 장치는 원격 회의 및 멀티미디어 응용 분야의 중심에 섰다. 최근, CMOS 이미지 센서는 영상 입력 장치 분야에서 유력한 후보로 인식되고 있다. 또한 CMOS 이미지 센서는 로봇틱스(robotics), 머신 비전(machine vision), 보안 감시(securitysurveillance), 자동차 분야 및 지문 채취 및 망막 스캔을 통한 개인 ID 시스템들에 활용된다.
CMOS 영상 센서의 가장 큰 이점은 신호 처리 회로가 이미저(imager)와 동일한 칩 상에 집적될 수 있으므로, 스마트한 설계가 가능하고 단일 칩 영상 획득 시스템으로 구현될 수 있다는 것이다. CMOS 이미저는 CMOS 공정 라인들에 대한 수정 없이 CMOS 공정 라인들에서 생산될 수 있기 때문에 종래의 CCD에 비해 저렴하다.
최근에는 휴대용 전자 기기들의 사용이 증가되고 있다. 이러한 휴대용 전자기기들은 배터리에 의해서 전원을 공급받기 때문에 전자 기기 개발자들은 전력 소모가 적은 휴대용 전자기기의 개발을 위해 노력한다. 그러므로, 영상 획득을 필요로 하는 휴대용 전자 기기에서의 저전력 소모를 도모하기 위해서는 저전력 소모 영상 장치가 요구된다.
잘 알려진 바와 같이, 빛은 연속적으로 변화하는 아날로그 데이터이다. 이산적 신호 처리를 위해서 아날로그 데이터는 디지털 데이터로 변환되어야 한다. CMOS 영상 장치에는 빛을 아날로그 신호로서 검출하고, 아날로그 신호를 디지털 데이터로 변환하기 위한 장치가 사용된다. 아날로그-디지털 변환기의 전력 소모를 줄이는 것은 영상 장치의 전력 소모를 줄일 수 있는 방법이 된다.
따라서 본 발명의 목적은 전력 소모가 감소된 CMOS 영상 장치를 위한 아날로그-디지털 변환기를 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 CMOS 영상 회로의 구성을 보여주는 도면;
도 2는 도 1에 도시된 CMOS 영상 회로의 하나의 열과 관련된 회로 구성을 상세히 보여주는 도면;
도 3은 도 2에 도시된 비교기의 상세한 회로 구성을 보여주는 도면;
도 4는 도 2에 도시된 인에이블 제어기의 상세한 회로도; 그리고
도 5는 본 발명의 바람직한 실시예에 따른 CMOS 영상 회로에서 사용되는 신호들의 타이밍도이다.
*도면의 주요부분에 대한 설명
10 : 셀 어레이12 : 셀
141- 14N: 열 버스16 : 전원 공급 라인
20 : 타이밍 및 컨트롤 로직30 : 램프 신호 발생기
40 : 카운터
601- 60N: 상관 이중 샘플링(CDS) 회로
701- 70N: 출력 회로71 : 비교기
72, 120, 122 : 스위치73 : 인에이블 제어기
74 : 래치
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면 아날로그-디지털 변환기는: 아날로그 입력 신호와 기준 신호를 받아들이고, 상기 아날로그 입력 신호와 상기 기준 신호를 비교하는 비교기, 시작 신호와 상기 비교기의 출력의 천이로 표현되는 종료 신호에 의해 정의되는 시구간을 나타내는 디지털 워드를 발생하는 출력 회로 그리고 상기 종료 신호에 응답해서 상기 비교기를 비활성화하는 제어기를 포함한다.
상기 제어기는, 상기 비교기의 출력이 활성 레벨에서 비활성 레벨로 천이할 때 상기 비교기를 비활성시킨다.
본 발명의 다른 특징에 의하면, 물리적 자극에 의해 제어되는 전류 소스에 대응하는 디지털 워드를 출력하기 위한 신호 처리 회로는, 상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호와 시변 기준 신호에 응답해서 아날로그 신호를 발생하는 아날로그 집적 회로, 기준 신호를 발생하는 기준 신호 발생기, 상기 아날로그 신호와 상기 기준 신호를 받아들이고, 상기 아날로그 신호와 상기 기준 신호를 비교하는 비교기, 시작 신호와 상기 비교기의 출력의 천이로 표현되는 종료 신호에 의해 정의되는 시구간을 나타내는 상기 디지털 워드를 발생하는 출력 회로 그리고 상기 종료 신호에 응답해서 상기 비교기를 비활성시키는 제어기를 포함한다.
상기 제어기는, 상기 비교기의 출력이 활성 레벨에서 비활성 레벨로 천이할 때 비활성된 인에이블 신호를 발생하되, 상기 비교기의 출력과 샘플링 인에이블 신호를 받아들이고, 상기 비교기를 활성/비활성시키기 위한 인에이블 신호를 출력하는 S-R 래치를 포함한다.
상기 비교기는, 전원 전압과 연결된 소스, 드레인 및 게이트를 가지며, 상기 드레인과 게이트가 서로 연결된 제 1 트랜지스터와, 상기 전원 전압과 연결된 소스, 드레인 및 상기 제 1 트랜지스터의 게이트 및 드레인과 연결된 게이트를 갖는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 드레인과 연결된 드레인, 소스 및 상기 기준 신호와 연결된 게이트를 갖는 제 3 트랜지스터와, 상기 제 2 트랜지스터의 드레인과 연결된 드레인, 상기 제 3 트랜지스터의 소스와 연결된 소스 및 상기 아날로그 신호와 연결된 게이트를 갖는 제 4 트랜지스터와, 상기 제 3 및 제 4 트랜지스터들의 소스들과 연결된 드레인, 소스 및 바이어스 신호와 연결된 게이트를 갖는 제 5 트랜지스터 그리고 상기 제 5 트랜지스터의 소스와 연결된 드레인, 소스 및 상기 제어기로부터 출력되는 상기 인에이블 신호와 연결된 게이트를 갖는 제 6 트랜지스터를 포함한다.
상기 아날로그 집적 회로는, 상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호를 발생하는 신호 발생 회로 및 상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호와 연결된 제 1 입력단과 상기 시변 기준 신호와 연결된 제 2 입력단과 상기 아날로그 신호를 출력하는 출력단을 갖는 상관 이중 샘플링 회로를 포함한다.
상기 상관 이중 샘플링 회로는, 상기 출력단에 일단이 연결된 제 1 커패시터와, 제 1 스위칭 신호에 응답해서 상기 제 1 커패시터의 타단과 상기 제 1 입력단사이를 선택적으로 연결하는 제 1 스위치와, 상기 제 1 커패시터의 타단에 일단이 연결된 제 2 커패시터 그리고 제 2 스위칭 신호에 응답해서 상기 제 2 커패시터의 타단과 상기 시변 기준 신호 사이를 선택적으로 연결하는 제 2 스위치를 포함한다.
상기 시변 기준 신호는 상기 시작 신호에 응답해서 소정의 기울기를 갖고 변화하는 램프 신호이다.
상기 신호 처리 회로는 카운터 인에이블 신호에 응답해서 클럭 신호의 사이클들을 카운트하는 카운터를 더 포함한다. 상기 출력 회로는 상기 비교기의 출력이 활성 레벨에서 비활성 레벨로 천이할 때 상기 카운터로부터 제공되는 카운트 값을 상기 디지털 워드로 출력한다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 CMOS 영상 회로의 구성을 보여주는 도면이다. 도 1을 참조하면, 센서 어레이(10)는 행들(R1-RM)과 열들(C1-CN)의 어레이로 배열된 복수의 셀들(픽셀들)(12)을 포함한다. 일반적으로 하나의 행 내의 모든 셀들(12)로부터 영상을 읽기 위하여 하나의 행은 동시에 활성화된다. 타이밍 및 컨트롤 로직(20)은 활성화 행을 선택하기 위해 행 선택 라인들(RSL1-RSLM) 상에 행 선택 신호들(RSL)을 제공한다. 또한, 셀들(12)로 제공되기 위한 리셋 라인들(RES1-RESM) 상의 리셋 신호(RESET)는 로직 블록(20)에 의해 발생된다. 각각의 액티브 셀(12)로부터의 빛에 의해 유도되는 전하는 대응하는 전압으로서 각 열들(C1-CN) 내의 셀들(12)과 연결된 각 열 데이터 라인들(141-14N) 상에 읽혀진다. 특정 시간에 각 열들(14i) 상의 전압은 연관된 열(Ci)과 활성화된 행 내의 오직 하나의 활성화된 셀의 영상 전하에 대응한다. 신호 라인들(141-14M)은 셀들(12)을 구동하는데 필요한 전압들(VDD, VTG)을 타이밍 및 컨트롤 로직(20)으로부터 셀들(12)로 전달한다.
상관 이중 샘플링(Correlated Double Sampling ; 이하, CDS) 회로들(601-60N)은 열들(C1-CN)의 하단에 각각 연결된다. CDS 회로(60j)는 열 데이터 라인(14j) 상의 전압(VPXLj)과 램프 신호 발생기(30)에서 발생된 램프 신호(VRAMP)를 받아들이고, 아날로그 신호(VAj)를 발생한다. 램프 신호 발생기(30)는 타이밍 및 컨트롤 로직(20)으로부터의 램프 인에이블 신호(RAMP_EN)에 응답해서 램프 신호(VRAMP)를 발생한다. 상기 램프 신호(VRAMP)는 소정의 기울기를 갖고 변화하는 시변 기준 신호(time varying reference signal)이다.
출력 회로(70j)는 대응하는 CDS 회로(60j)로부터의 아날로그 신호(VAj), 컨트롤 로직(20)으로부터의 기준 신호(VREF), 카운터(40)의 출력(CNT) 그리고 컨트롤 로직(20)으로부터 인에이블 신호들(CNT_EN, C_ENb)을 받아들이고, CDS 회로(60)로부터의 아날로그 신호(VA1)에 대응하는 디지털 워드(Dj)를 발생한다.
도 2는 도 1에 도시된 CMOS 영상 회로의 하나의 열과 관련된 회로 구성을 상세히 보여주는 도면이다. 도 2를 참조하면, 메모리 셀(12)은 NMOS 트랜지스터들(101-104)과 포토 다이오드(PD1)를 포함한다. NMOS 트랜지스터(101)는 전원 전압과 연결된 드레인, 노드(110)와 연결된 소스 및 리셋 신호 라인(RST)을 통해 리셋 신호(RESET)와 연결된 게이트를 갖는다. NMOS 트랜지스터(102)는 포토 다이오드(PD1)의 캐소드(cathod)와 노드(110) 사이에 형성된 전류 통로 및 전압(VTG)과 연결된 게이트를 갖는다. 포토 다이오드(PD1)의 애노드(anode)는 접지 전압과 연결된다. NMOS 트랜지스터(103)는 전원 전압과 연결된 드레인, 소스 및 노드(110)와 연결된 게이트를 갖는다. NMOS 트랜지스터(104)는 NMOS 트랜지스터(103)의 소스와 연결된 드레인, 노드(14)와 연결된 소스 그리고 행 선택 라인(RSL)을 통해 행 선택 신호(ROWSEL)와 연결된 게이트를 갖는다.
상술한 바와 같은 구성을 갖는 메모리 셀(12)에서, 포토 다이오드(PD1)가 빛에 노출될 때 빛의 세기(intensity of light)에 따라서 노드(14)의 전압(VPXL)이 결정된다. 예컨대, 빛이 밝아질수록 노드(14)의 전압(VPXL)은 낮아진다.
CDS 회로(60)는 커패시터들(121, 123)과 스위치들(120, 122)을 포함한다. 커패시터(121)의 일단은 출력 회로(70)와 연결된다. 스위치(120)는 스위칭 신호(S1)에 응답해서 노드(14)와 커패시터(121)의 타단 사이를 선택적으로 연결한다. 커패시터(123)의 일단은 커패시터(121)의 타단과 연결된다. 스위치(122)는 스위칭 신호(S2)에 응답해서 램프 신호 발생기(30)로부터의 램프 신호(VRAMP)와 커패시터(123)의 타단 사이를 선택적으로 연결한다. 스위칭 신호들(S1, S2)은 타이밍 및 컨트롤 로직(20)으로부터 제공된다.
출력 회로(70)는 비교기(71), 스위치(72), 인에이블 제어기(73) 및 래치(74)를 포함한다. 비교기(71)는 CDS 회로(60)로부터 출력되는 아날로그 신호(VA)와 연결된 반전 입력단, 컨트롤 로직(20)으로부터의 기준 신호(VREF)와 연결된 비반전 입력단 그리고 출력 신호(OUT)를 출력하기 위한 출력단을 갖는다. 예컨대, 기준 신호(VREF)의 전위는 전원 전압의 1/2 즉, VDD/2이다. 비교기(71)는 아날로그 신호(VA)와 기준 신호(VREF)를 비교하고, 비교 결과로서 출력 신호(VOUT)를 출력한다.
스위치(72)는 스위칭 신호(S3)에 응답해서 비교기(71)의 반전 입력단과 출력단 사이를 선택적으로 연결한다. 스위칭 신호(S3) 또한 타이밍 및 컨트롤 로직(20)으로부터 제공된다.
인에이블 제어기(73)는 비교기(71)로부터의 출력 신호(VOUT)와 인에이블 신호(C_ENb)에 응답해서 비교기 인에이블 신호(CMP_EN)를 출력한다. 래치(74)는 비교기(71)로부터의 출력 신호(VOUT)가 활성 상태에서 비활성 상태로 천이할 때 카운터(40)로부터의 카운트 값(CNT)을 래치한다.
도 3은 도 2에 도시된 비교기(71)의 상세한 회로 구성을 보여주는 도면이다. 도 3을 참조하면, 비교기(71)는 PMOS 트랜지스터들(201, 202)과 NMOS 트랜지스터들(203-206)을 포함한다. PMOS 트랜지스터(201)는 전원 전압(VDD)과 연결된 소스, 드레인 및 상기 드레인과 연결된 게이트를 갖는다. PMOS 트랜지스터(202)는 전원 전압(VDD)과 연결된 소스, 드레인 및 상기 PMOS 트랜지스터(201)의 게이트 및 드레인과 연결된 게이트를 갖는다. NMOS 트랜지스터(203)는PMOS 트랜지스터(201)의 드레인과 연결된 드레인, 소스 및 컨트롤 로직(20)으로부터의 기준 신호(VREF)와 연결된 게이트를 갖는다. NMOS 트랜지스터(204)는 상기 PMOS 트랜지스터(202)의 드레인과 연결된 드레인, 상기 NMOS 트랜지스터(203)의 소스와 연결된 소스 및 상기 CDS 회로(60)로부터의 아날로그 신호(VA)와 연결된 게이트를 갖는다. NMOS 트랜지스터(205)는 상기 NMOS 트랜지스터들(203, 204)의 소스들과 연결된 드레인, 소스 및 바이어스 신호와 연결된 게이트를 갖는다. NMOS 트랜지스터(206)는 상기 NMOS 트랜지스터(205)의 소스와 연결된 드레인, 소스 및 상기 인에이블 제어기(73)로부터 출력되는 비교기 인에이블 신호(CMP_EN)와 연결된 게이트를 갖는다. 그러므로, 상기 비교기(71)는 비교기 인에이블 신호(CMP_EN)가 하이 레벨(즉, 논리 '1')인 동안, 트랜지스터들(203, 204)의 게이트로 각각 입력되는 기준 신호(VREF)와 아날로그 신호(VA)를 비교해서 출력 신호(VB)를 발생한다. 반면, 비교기 인에이블 신호(CMP_EN)가 로우 레벨(즉, 논리 '0')이면 비교기(71)는 동작하지 않는다. 이와 같이, 비교기(71)를 비동작시킴으로서 얻을 수 있는 효과는 추후 상세히 설명된다.
도 4는 도 2에 도시된 인에이블 제어기(73)의 상세한 회로도이다. 도 4를 참조하면, 인에이블 제어기(73)는 두 개의 낸드 게이트들(301, 302)로 구성된 S-R 래치를 포함한다. 낸드 게이트(301)는 비교기(71)로부터의 출력 신호(OUT)와 낸드 게이트(302)로부터의 비교기 인에이블 신호(CMP_EN)를 받아들인다. 낸드 게이트(302)는 낸드 게이트(301)의 출력과 컨트롤 로직(20)으로부터의 인에이블 신호(C_ENb)를 받아들이고, 비교기 인에이블 신호(CMP_EN)를 출력한다. 상술한 구성을 갖는 인에이블 제어기(73)로부터 출력되는 비교기 인에이블 신호(CMP_EN)는, 컨트롤 로직(20)으로부터의 인에이블 신호(C_ENb)가 활성 레벨(즉, 로우 레벨)에서 비활성 레벨(즉, 하이 레벨)로 천이한 후 비교기(71)로부터의 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천이할 때, 로우 레벨로 비활성된다.
도 5는 본 발명의 바람직한 실시예에 따른 CMOS 영상 회로에서 사용되는 신호들의 타이밍도이다. 도 2 및 도 5를 참조하여 본 발명의 바람직한 실시예에 따른 CMOS 영상 회로의 동작이 설명된다.
리셋 샘플링 구간에서, 타이밍 및 컨트롤 로직(20)으로부터 제공된 리셋 신호 라인(RST) 상의 리셋 신호(RESET)가 논리 하이이면 노드(110)의 전위는 NMOS 트랜지스터(101)의 드레솔드 전압에 의해서 정의되는 전압(VDD-Vth)으로 설정된다. 노드(14)의 전압(VPXL)은 노드(110)의 전압에 대응하게 상승한다. 노드(110)의 전압은 소스 폴로워(source follower) 트랜지스터(103)의 게이트 전위를 설정한다. 트랜지스터(103)는 자신의 게이트 단자에 인가된 전압을 증폭한다. 행 선택 라인(RLS) 상의 행 선택 신호(ROWSEL)에 의해서 행 선택 트랜지스터(104)가 턴 온되면 노드(110)의 전압은, 열 라인(14) 상의 대응하는 전압을 검출하는 CDS 회로(60) 및 출력 회로(70)에 의해서 검출된다.
리셋 샘플링 구간 동안, 스위치들(120, 122, 72)은 논리 하이인 스위칭 신호들(S1, S2, S3)에 응답해서 온된다. 그러므로, 비교기(71)의 반전 입력단으로 입력되는 아날로그 신호(VA)는 기준 전압(VREF) 즉, VDD/2이다. 스위칭 신호들(S1, S2, S3)이 논리 로우가 되더라도 커패시터(121)에 챠지된 전하에 의해서 아날로그신호(VA)는 기준 전압(VREF) 레벨을 유지한다.
신호 샘플링 구간에서, 전압(VTG)이 논리 하이로 됨에 따라 노드(110)의 전하(charge)는 포토 다이오드(PD1)로 전달된다. 다이오드(PD1)의 전압은 빛의 세기(intensity of light)에 대응한다. 노드(110)의 전압은 소스 폴로워(source follower) 트랜지스터(103)의 게이트 전위를 설정한다. 그러므로, 열 라인(14)의 전압(VPXL)은 노드(110)의 전압에 대응하는 전압으로 설정된다. 스위치들(120, 122)은 논리 하이의 스위칭 신호들(S1, S2)에 응답해서 온된다.
아날로그 신호(VA)는 노드(14)의 전압(VPXL)의 변화폭과 동일하게 낮아진다. 인에이블 제어기(73)는 논리 로우의 인에이블 신호(C_ENb)에 응답해서 비교기(71)를 인에이블하기 위해 비교기 인에이블 신호(CMP_EN)를 논리 하이로 활성화한다.
계속해서, 스위칭 신호(S1)는 논리 로우로 천이하고, 스위칭 신호(S2)는 논리 하이를 유지한다. 스위칭 신호(S1)가 논리 로우로 천이한 후 램프 인에이블 신호(RAMP_EN)와 카운터 인에이블 신호(CNT_EN)가 각각 논리 하이로 활성화된다. 논리 하이의 램프 인에이블 신호(RAMP_EN)에 응답해서 램프 신호 발생기(30)는 일정한 기울기를 갖고 상승하는 램프 신호(VRAMP)를 발생한다. 스위칭 신호(S2)가 논리 하이이므로, 아날로그 신호(VA)는 램프 신호(VRAMP)와 동일한 비율로 상승한다. 한편, 논리 하이의 카운터 인에이블 신호(CNT_EN)에 응답해서 카운터(40)는 컨트롤 로직(20)으로부터 제공되는 클럭 신호(CLK)의 사이클을 카운트하는 동작을 시작한다. 인에이블 신호(C_ENb)는 논리 하이로 비활성된다.
비교기(72)는 반전 입력단으로 입력되는 CDS 회로(60)로부터의 아날로그 신호(VA)와 컨트롤 로직(20)으로부터의 기준 신호(VREF)를 비교하고, 아날로그 신호(VA)가 기준 신호(VREF)보다 높을 때 논리 로우의 출력 신호(VOUT)를 출력한다. 래치(74)는 출력 신호(VOUT)가 논리 하이에서 논리 로우로 천이할 때 카운터(40)로부터 입력되는 카운트 데이터(CNT)를 래치한다. 래치(74)에 래치된 카운트 데이터(CNT)는 아날로그 신호(VA)에 대응하는 디지털 워드(D)로서 영상 데이터 처리 장치로 제공된다.
한편, 비교기(71)로부터의 출력 신호(VOUT)가 논리 로우로 천이하는 것에 응답해서, 인에이블 제어기(73)는 비교기 인에이블 신호(CMP_EN)를 로우 레벨로 비활성한다. 비교기(71)가 디세이블되더라도 래치(74)에 래치된 디지털 워드(D)는 유지된다.
이와 같은 본 발명에 의하면, 비교기(71)가 동작하는 시간은 비교기 인에이블 신호(CMP_EN)가 논리 하이로 활성화되고 나서부터 논리 로우로 비활성화될 때까지 즉, 아날로그 신호(VA)가 기준 신호(VREF)보다 높아질 때까지이다. 비활성화된 비교기(71)는 다음 리셋 샘플링 구간에서 비교기 인에이블 신호(CMP_EN)가 활성화될 때까지 비활성 상태를 유지한다. 이것은 CMOS 영상 장치가 동작하는 동안 비교기(71)가 항상 활성 상태를 유지하는 것에 비해 전력 소모가 감소됨을 의미한다. 아날로그 신호(VA)가 일정한 기울기로 증가하기 시작해서 기준 신호(VREF)보다 높아질 때까지의 시간은 포토다이오드(D1)로 입력되는 빛의 세기에 대응한다. 즉, 비교기(71)의 비활성 구간은 포토다이오드(D1)로 입력되는 빛의 세기에 반비례한다. 또한, 예기치 못한 노이즈(noise)에 의해서 비교기(71)로 입력되는신호들(VA, VREF)이 변화되더라도 래치(74)에 저장된 디지털 워드(D)는 변화되지 않는다. 따라서, 래치 동작이 완료된 후 발생되는 노이즈에 의한 영향을 줄일 수 있다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, CMOS 영상 장치는 전력 소모가 감소되며 노이즈에 의한 영향을 덜 받는다.

Claims (10)

  1. 아날로그-디지털 변환기에 있어서:
    아날로그 입력 신호와 기준 신호를 받아들이고, 상기 아날로그 입력 신호와 상기 기준 신호를 비교하는 비교기와;
    시작 신호와 상기 비교기의 출력의 천이로 표현되는 종료 신호에 의해 정의되는 시구간을 나타내는 디지털 워드를 발생하는 출력 회로; 그리고
    상기 종료 신호에 응답해서 상기 비교기를 비활성화하는 제어기를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 제어기는,
    상기 비교기의 출력이 활성 레벨에서 비활성 레벨로 천이할 때 상기 비교기를 비활성시키는 것을 특징으로 하는 아날로그-디지털 변환기.
  3. 물리적 자극에 의해 제어되는 전류 소스에 대응하는 디지털 워드를 출력하기 위한 신호 처리 회로에 있어서:
    상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호와 시변 기준 신호(time varying reference signal)에 응답해서 아날로그 신호를 발생하는 아날로그 집적 회로와;
    기준 신호를 발생하는 기준 신호 발생기와;
    상기 아날로그 신호와 상기 기준 신호를 받아들이고, 상기 아날로그 신호와 상기 기준 신호를 비교하는 비교기와;
    시작 신호와 상기 비교기의 출력의 천이로 표현되는 종료 신호에 의해 정의되는 시구간을 나타내는 상기 디지털 워드를 발생하는 출력 회로; 그리고
    상기 종료 신호에 응답해서 상기 비교기를 비활성시키는 제어기를 포함하는 것을 특징으로 하는 신호 처리 회로.
  4. 제 3 항에 있어서,
    상기 제어기는,
    상기 비교기의 출력이 활성 레벨에서 비활성 레벨로 천이할 때 비활성된 인에이블 신호를 발생하는 것을 특징으로 하는 신호 처리 회로.
  5. 제 3 항에 있어서,
    상기 제어기는,
    상기 비교기의 출력과 샘플링 인에이블 신호를 받아들이고, 상기 비교기를 활성/비활성시키기 위한 인에이블 신호를 출력하는 S-R 래치를 포함하는 것을 특징으로 하는 신호 처리 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 비교기는,
    전원 전압과 연결된 소스, 드레인 및 게이트를 가지며, 상기 드레인과 게이트가 서로 연결된 제 1 트랜지스터와;
    상기 전원 전압과 연결된 소스, 드레인 및 상기 제 1 트랜지스터의 게이트 및 드레인과 연결된 게이트를 갖는 제 2 트랜지스터와;
    상기 제 1 트랜지스터의 드레인과 연결된 드레인, 소스 및 상기 기준 신호와 연결된 게이트를 갖는 제 3 트랜지스터와;
    상기 제 2 트랜지스터의 드레인과 연결된 드레인, 상기 제 3 트랜지스터의 소스와 연결된 소스 및 상기 아날로그 신호와 연결된 게이트를 갖는 제 4 트랜지스터와;
    상기 제 3 및 제 4 트랜지스터들의 소스들과 연결된 드레인, 소스 및 바이어스 신호와 연결된 게이트를 갖는 제 5 트랜지스터; 그리고
    상기 제 5 트랜지스터의 소스와 연결된 드레인, 소스 및 상기 제어기로부터 출력되는 상기 인에이블 신호와 연결된 게이트를 갖는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 신호 처리 회로.
  7. 제 3 항에 있어서,
    상기 아날로그 집적 회로는,
    상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호를 발생하는 신호 발생 회로; 및
    상기 물리적 자극에 의해 제어되는 전류 소스에 대응하는 신호와 연결된 제 1 입력단과 상기 시변 기준 신호와 연결된 제 2 입력단과 상기 아날로그 신호를 출력하는 출력단을 갖는 상관 이중 샘플링 회로를 포함하는 것을 특징으로 하는 신호 처리 회로.
  8. 제 7 항에 있어서,
    상기 상관 이중 샘플링 회로는,
    상기 출력단에 일단이 연결된 제 1 커패시터와;
    제 1 스위칭 신호에 응답해서 상기 제 1 커패시터의 타단과 상기 제 1 입력단 사이를 선택적으로 연결하는 제 1 스위치와;
    상기 제 1 커패시터의 타단에 일단이 연결된 제 2 커패시터; 그리고
    제 2 스위칭 신호에 응답해서 상기 제 2 커패시터의 타단과 상기 시변 기준 신호 사이를 선택적으로 연결하는 제 2 스위치를 포함하는 것을 특징으로 하는 신호 처리 회로.
  9. 제 3 항에 있어서,
    상기 시변 기준 신호는 상기 시작 신호에 응답해서 소정의 기울기를 갖고 변화하는 램프 신호인 것을 특징으로 하는 신호 처리 회로.
  10. 제 3 항에 있어서,
    카운터 인에이블 신호에 응답해서 클럭 신호의 사이클들을 카운트하는 카운터를 더 포함하되;
    상기 출력 회로는 상기 비교기의 출력이 활성 레벨에서 비활성 레벨로 천이할 때 상기 카운터로부터 제공되는 카운트 값을 상기 디지털 워드로 출력하는 것을 특징으로 하는 신호 처리 회로.
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