WO2013088699A1 - 固体撮像装置、撮像装置 - Google Patents

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WO2013088699A1
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signal
pixel cell
column
converter
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生熊　誠
康夫 三宅
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パナソニック株式会社
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    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present invention relates to a solid-state imaging device and an imaging device.
  • Still image capturing devices such as mobile phone cameras and digital still cameras
  • a high-resolution mode that records all data of acquired images.
  • a moving image capturing apparatus such as FHD (Full High Definition)
  • FHD Full High Definition
  • the resolution between the high resolution mode and the low resolution mode can be switched, and a switching function between the low power consumption mode and the high SN mode is often added even in the low resolution mode.
  • this function is realized by the entire camera system, a mounted solid-state imaging device (especially a MOS type image sensor) has also been proposed.
  • FIG. 9 is a block diagram showing the configuration of the MOS type image sensor disclosed in Patent Document 1.
  • the MOS type image sensor shown in the figure includes a pixel array 900, a row selection circuit 930 for selecting a pixel cell 910 for outputting pixel data from the pixel array 900, and a column parallel AD converter 950 capable of horizontal addition control. It consists of and.
  • the column parallel AD converter 950 capable of horizontal addition control is composed of N AD converters 960.
  • the high resolution mode signals (pixel data) of N pixel cells are independently output as N data.
  • the low-resolution mode includes a low-resolution mode that adds several signals (pixel signals) of N pixel cells, such as two-pixel addition in the horizontal direction.
  • the solid-state imaging device is required to have a low power consumption mode because it is often imaged for a long time in an application for monitoring an image in real time, while in a low resolution mode, a high SN mode is required for an application for actually recording an image. Is done.
  • the MOS type image sensor of Patent Document 1 has a problem that the SN characteristic is inferior in an application for actually recording a medium image in the low resolution mode.
  • the column parallel AD converter 950 equipped with the horizontal addition control has a large circuit scale when operated in the low resolution mode, and further, low power consumption is insufficient. There is also a problem.
  • an object of the present invention is to provide a solid-state imaging device and an imaging device that achieve both image characteristics and device miniaturization.
  • a solid-state imaging device includes a pixel array in which pixel cells that output pixel signals corresponding to the amount of incident light are arranged in a matrix, and the pixel cells.
  • the first pixel signal is converted into the first digital signal by comparing the first ramp signal with the first ramp signal, and the second AD converter out of the plurality of AD converters
  • the second pixel signal is converted into the second digital signal by comparing the pixel signal and the second ramp signal output from the reference circuit with a predetermined time difference with respect to the first ramp signal. It is characterized by converting.
  • the plurality of AD converters are arranged corresponding to each column of the pixel cells, and the first AD converter and the second AD converter are arranged corresponding to different pixel cell columns. May be.
  • first AD converter and the second AD converter may be arranged corresponding to the same pixel cell column.
  • a control unit that outputs a column connection control signal for switching connection and non-connection between different pixel cell columns, and a power save control signal for power saving the AD converter, and the control unit
  • a column connection switch that switches between connection and non-connection of different pixel cell columns is provided, and when the power save control signal from the control unit is input, A connection changeover switch that outputs the power save control signal to the AD converter to be saved may be provided.
  • the control unit disconnects the column connection switch by the column connection control signal, and the power save control signal All the AD converters belonging to a plurality of the pixel cell columns that are not connected via the column connection switch are operated, and the pixel signals of a plurality of different pixel cell columns are mixed, and with low power consumption
  • the column connection switch is connected by the column connection control signal, and one pixel of the plurality of pixel cell columns connected via the column connection switch by the power save control signal
  • the AD converters belonging to the cell columns are set in an operating state, the AD converters belonging to other pixel cell columns are stopped, and pixel signals of a plurality of different pixel cell columns
  • the third mode which is mixed and has a high SN
  • the column connection switch is connected by the column connection control signal, and a plurality of the connections connected via the column connection switch by the power save control signal All the AD converters belonging to a pixel cell column are set in
  • color filters arranged corresponding to the respective pixel cells are provided, and the column connection switch switches between connection and non-connection of different pixel cell columns in which the color filters are provided in the same line. Also good.
  • the color filters may be arranged in a Bayer arrangement, and the column connection switch may switch between connection and non-connection of two pixel cell columns arranged in parallel with an interval corresponding to one pixel cell.
  • the column connection switch may switch between connection and non-connection of two pixel cell columns adjacently arranged in parallel.
  • the pixel array may include effective pixels and horizontal OB pixels, and the AD converter may be arranged corresponding to a pixel cell column including the effective pixels and a pixel cell column including the horizontal OB pixels. Good.
  • the present invention can be realized not only as a solid-state imaging device including the above-described characteristic means but also as an imaging device including the solid-state imaging device.
  • the solid-state imaging device and the imaging device according to the present invention can realize a high SN mode in an application for actually recording an image, and are low in an application for monitoring an image in real time in pixel mixing in a horizontal direction in a low resolution mode. Power consumption mode can be realized.
  • FIG. 1 is a block diagram showing the configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing in detail the circuit configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a drive timing chart showing the operation in the high resolution mode of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 4 is a drive timing chart showing the operation of the solid-state imaging device according to the first embodiment of the present invention in the low resolution and low power consumption mode.
  • FIG. 5 is a drive timing chart showing the operation of the solid-state imaging device according to the first embodiment of the present invention in the low resolution high SN mode.
  • FIG. 6 is a block diagram showing a configuration of an imaging apparatus according to the second embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a configuration of a solid-state imaging device according to a first modification of the first embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a configuration of a solid-state imaging device according to a second modification of the first embodiment of the present invention.
  • FIG. 9 is a block diagram showing a configuration of a MOS type image sensor disclosed in Patent Document 1. In FIG.
  • FIG. 1 is a block diagram showing the configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • the solid-state imaging device 10 includes a pixel array 100, a connection changeover switch unit 300, a column parallel AD converter (analog / digital converter) 500, a row selection circuit 600, and a control unit 700. .
  • the pixel array 100 has a function of converting an optical signal into an electrical signal, that is, a plurality of pixel cells 110 that output a pixel signal corresponding to the amount of incident light are arranged in a two-dimensional form (matrix form). ing. Here, it is assumed that the pixel cells 110 are arranged in I rows and N columns (I and N are natural numbers of 2 or more).
  • the pixel array 100 is composed of effective pixels 120 and horizontal OB pixels 130.
  • the row selection circuit 600 is connected to the pixel array 100 by I lines (I rows).
  • connection changeover switch unit 300 that switches between column connection control and power save control is connected to the pixel array 100 by N (N columns) wirings.
  • the column parallel AD converter 500 includes N AD converters 590, and each AD converter 590 is connected to the connection changeover switch unit 300.
  • the control unit 700 outputs a column connection control signal for switching connection and non-connection between different pixel cell columns and a power save control signal for power saving the AD converter.
  • the connection changeover switch unit 300 includes a column connection switch that switches between connection and non-connection of different pixel cell columns when a column connection control signal from the control unit 700 is input. When the signal is input, a power save control signal is output to the AD converter that is to save power.
  • FIG. 2 is a diagram showing in detail the circuit configuration of the solid-state imaging device according to the first embodiment. Specifically, FIG. 2 is a circuit diagram in which pixel cells for four columns and two rows, an AD converter 590 corresponding thereto, and the like are extracted from the block diagram of FIG. The direction of the matrix in FIG. 2 is shown in a state of being rotated 90 degrees with respect to the direction of the matrix in FIG.
  • the pixel array 100 includes pixel cells 110-1 to 110-8.
  • the pixel cells 110-1 to 110-8 have the same configuration, and the pixel cell 110-1 will be described below as an example.
  • the pixel cell 110-1 includes a photodiode (PD) 11, a transfer transistor 12, a floating diffusion (FD) 13, a reset transistor 14, an amplification transistor 15, and a selection transistor 16.
  • a transfer control line TG 1 (gate electrode) of the transfer transistor 12 is connected to the row selection circuit 600.
  • the drain electrode of the transfer transistor 12 is connected to the FD 13.
  • the FD 13 is connected to the source electrode of the reset transistor 14 and the gate electrode of the amplification transistor 15.
  • the reset control line RG1 (gate electrode) of the reset transistor 14 is connected to the row selection circuit 600, and the drain electrode is connected to the power supply VDD terminal.
  • the drain electrode of the amplification transistor 15 is connected to the power supply terminal, and the source electrode is connected to the drain electrode of the selection transistor 16.
  • the selection control line SG1 (gate electrode) of the selection transistor 16 is connected to the row selection circuit 600, and the source electrode transmits a row readout signal line (vertical) that transmits the pixel signal of the pixel cell in the vertical direction (column direction) in units of rows.
  • the pixel cells 110-1 to 110-4 and the row selection circuit 600 are connected in common by a transfer control line TG1 of the transfer transistor 12, a reset control line RG1 of the reset transistor 14, and a selection control line SG1 of the selection transistor 16.
  • the pixel cells 110-5 to 110-8 and the row selection circuit 600 are commonly used by the transfer control line TG2 of the transfer transistor 12, the reset control line RG2 of the reset transistor 14, and the selection control line SG2 of the selection transistor 16, respectively. Connected.
  • the pixel cells 110-1 and 110-5 and the current source 200 are connected by a row readout signal line 211-1.
  • the pixel cells 110-2 and 110-6 and the current source 200 are connected by a row readout signal line 211-2.
  • the pixel cells 110-3 and 110-7 and the current source 200 are connected by a row readout signal line 211-3.
  • the pixel cells 110-4 and 110-8 and the current source 200 are connected by a row readout signal line 211-4.
  • the current source 200 includes column current sources 210-1 to 210-4 and row read signal lines 211-1 to 211-4.
  • the column current sources 210-1 to 210-4 are provided corresponding to the row readout signal lines 211-1 to 211-4, and are connected to the corresponding row readout signal lines 211-1 to 211-4. .
  • the connection changeover switch unit 300 includes power save control signals 301, 302, 303, and 304 and column connection switches 351 and 352.
  • the row read signal line 211-1 is connected to one end of the column connection switch 351.
  • the power save control signal 301 is supplied to the AD converter 590-1 constituting the column parallel AD converter 500.
  • the other end of the column connection switch 351 is connected to the row read signal line 211-3.
  • the power save control signal 303 is supplied to the AD converter 590-3.
  • the row read signal line 211-2 is connected to one end of the column connection switch 352.
  • the power save control signal 302 is supplied to the AD converter 590-2.
  • the other end of the column connection switch 352 is connected to the row read signal line 211-4.
  • the power save control signal 304 is supplied to the AD converter 590-4.
  • the AD converters (column AD converters) 590-1 to 590-4 constituting the column parallel AD converter 500 are provided corresponding to the pixel cell columns, and the pixel signals of the corresponding pixel cell columns are converted into digital signals.
  • Convert to AD converters 590-1 to 590-4 compare the pixel signal output from the corresponding column of pixel cells with the ramp signal Vr1 or Vr2 output from the reference circuit, and perform conversion into a digital signal. .
  • the AD converters 590-1 to 590-4 have the same configuration, and the AD converter 590-1 will be specifically described.
  • the AD converter 590-1 includes a signal input capacitor 502, a reference input capacitor 503, a comparator 501, reset switches 504 and 505, and a counter memory 506.
  • the power save control signal 301 is used for power save control of the AD converter.
  • One end of the signal input capacitor 502 is connected to the row readout signal line 211-1, and the other end is connected to the normal input terminal of the comparator 501 and one end of the reset switch 504.
  • the other end of the reset switch 504 is connected to the normal output terminal of the comparator 501 and the counter memory 506.
  • One end of the reference input capacitor 503 is connected to a reference circuit 800 that generates a ramp signal Vr1.
  • the other end of the reference input capacitor 503 is connected to the inverting input terminal of the comparator 501 and one end of the reset switch 505.
  • the other end of the reset switch 505 is connected to the invert
  • the power save control signals 301, 302, 303, and 304 of the connection changeover switch unit 300 constitute a switch that switches between an operating state and a stopped state of the AD converter.
  • the column connection switches 351 and 352 of the connection changeover switch unit 300 constitute a switch for switching between connection and non-connection of columns (different row readout signal lines) of different pixel cells.
  • the power save control signal from the control unit 700 controls the power save control signals 301 to 304 of the AD converters 590-1 to 590-4.
  • the column connection control signal controls the connection state of the column connection switches 351 and 352.
  • the control unit 700 sets the column connection switches 351 and 352 to the non-connected state, and a plurality of AD converters provided corresponding to the columns of the plurality of pixel cells. All of the power save control signals 301 to 304 of 590-1 to 590-4 are set in an operating state. As a result, the AD converters 590-1 to 590-4 output pixel signals.
  • a low power consumption mode (second mode) at a low resolution
  • the column connection switches 351 and 352 are connected, and a plurality of AD converters 590-1 to 590- provided corresponding to the columns of the plurality of pixel cells are connected.
  • one of AD converters 590-1 and 590-3 connected via column connection switches 351 and 352 and AD converters 590-2 and 590-4 by power save control signals 301 to 304 supplied to One of them (590-1 and 590-2 in this embodiment) is set as an operating state.
  • one of AD converters 590-1 and 590-3 and one of AD converters 590-2 and 590-4 output a horizontally mixed pixel signal.
  • the column connection switches 351 and 352 are connected, and a plurality of AD converters 590-1 to 590-4 provided corresponding to the columns of the plurality of pixel cells. All of the power save control signals 301 to 304 are set in an operating state.
  • AD converters 590-1 to 590-4 output horizontal mixed pixel signals compared by ramp signals Vr 1 and Vr 2 output from reference circuit 800 with time difference Td. That is, the first AD converter (for example, AD converter 590-1) among the plurality of AD converters compares the first pixel signal with the ramp signal Vr1 output from the reference circuit 800, thereby comparing the first signal. Are converted into a first digital signal.
  • the second AD converter compares the second pixel signal with the ramp signal Vr2 output from the reference circuit 800 at a predetermined time difference Td with respect to the ramp signal Vr1. As a result, the second pixel signal is converted into a second digital signal.
  • the solid-state imaging device includes a color filter provided corresponding to each pixel cell.
  • the column connection switches 351 and 352 are connected to and disconnected from one pixel cell column and a pixel cell column having the same color filter array (FIG. 1) as that of the pixel cell column (a color filter is provided with the same color array). Switch connection.
  • the column connection switches 351 and 352 include two pixel cell columns arranged in the row direction with one column interposed therebetween. Switch between connected and disconnected.
  • the column connection switch may be configured to switch between connection and non-connection of two pixel cell columns adjacently arranged in parallel.
  • the image output operation in the high resolution mode will be described as an operation of the solid-state imaging device according to the first embodiment of the present invention with reference to FIG.
  • the control unit 700 disconnects the column connection switches 351 and 352 by the column connection control signal, and the column connection switch 351 by the power save control signal. All the AD converters 590-1 to 590-4 belonging to a plurality of pixel cell columns that are not connected via 352 and 352 are set in an operating state.
  • FIG. 3 is a drive timing chart showing the operation in the high-resolution mode of the solid-state imaging device according to the first embodiment of the present invention.
  • the transfer control lines TG1 and TG2 are set to a low potential, and the transfer transistors 12, 22, and 32 are set.
  • the transfer transistors 12, 22, and 32 are set.
  • 42, 52, 62, 72 and 82, reset transistors 14, 24, 34, 44, 54, 64, 74 and 84, and select transistors 16, 26, 36, 46, 56, 66, 76 and 86 are shut off. It is in a state.
  • the power save control signals 301, 302, 303 and 304 are in the operating state
  • the column connection switches 351 and 352 are in the cut-off state
  • the reset switches 504, 514, 524, 534, 505, 515, 525 and 535 are in the short-circuit state. Yes.
  • the counter memories 506, 516, 526, and 536 hold the reference counter value Cref and are in a stopped state.
  • the measurement clock generation source 610 is in a stopped state.
  • the reset control line RG1 and the selection control line SG1 are set to a high potential.
  • the reset transistors 14, 24, 34, and 44 are turned on, and the power supply potential VDD is applied to the FDs 13, 23, 33, and 43.
  • the selection control line SG1 is set to a high potential, the selection transistors 16, 26, 36 and 46 are turned on, and the pixel cells 110-1, 110-2, 110-3 and 110-4 are respectively Connected to column current sources 210-1, 210-2, 210-3 and 210-4.
  • the reset control line RG1 is set to a low potential, and the reset switches 504, 514, 524, 534, 505, 515, 525, and 535 are switched to the cutoff state.
  • the reset control line RG1 By setting the reset control line RG1 to a low potential, the reset transistors 14, 24, 34 and 44 are cut off, and the reference potentials are held in the FDs 13, 23, 33 and 43, respectively.
  • the counter value decreases every time the measurement clock is input.
  • the stopped count values are Cr1, Cr2, Cr3, and Cr4, respectively.
  • This count value corresponds to the potentials Vrst1, Vrst2, Vrst3 of the row read signal lines 211-1, 211-2, 211-3 and 211-4 in a state where the reference potential is held in the FDs 13, 23, 33 and 43. It becomes a difference between Vrst4 and Vcmp, and reflects the following Equation 1, Equation 2, Equation 3, and Equation 4, respectively.
  • the transfer control line TG1 is set to a high potential.
  • the transfer transistors 12, 22, 32, and 42 are turned on, and the signal charges held in the PDs 11, 21, 31, and 41 are transferred to the FDs 13, 23, 33, and 43, respectively.
  • the transfer control line TG1 is set to a low potential.
  • the transfer transistors 12, 22, 32, and 42 are cut off, and the FDs 13, 23, 33, and 43 hold signal charges.
  • the counter memories 506, 516, 526 and 536 are set to the addition mode, and the input of the measurement clock is started.
  • the counter value increases each time the measurement clock is input.
  • the stopped count values are Cs1, Cs2, Cs3, and Cs4, respectively.
  • This count value corresponds to the potentials Vsig1, Vsig2, Vsig3 of the row read signal lines 211-1, 211-2, 211-3 and 211-4 in the state where the signal charges are held in the FDs 13, 23, 33 and 43.
  • the clock generation source 610 stops.
  • the selection control line SG1 is set to a low potential, and output of the counter values held in the counter memories 506, 516, 526 and 536 as digital data is started.
  • the solid-state imaging device 10 can independently read out the pixel data for four columns and output the pixel data with high resolution.
  • the column connection switches 351 and 352 are connected by a column connection control signal and are connected by a power save control signal.
  • the AD converters 590-1 and 590-2 belonging to one pixel cell column are set in an operating state, and the AD converters 590 belonging to other pixel cell columns are operated. -3 and 590-4 are stopped.
  • FIG. 4 is a drive timing chart showing the operation of the solid-state imaging device according to the first embodiment of the present invention in the low resolution and low power consumption mode.
  • the transfer control lines TG1 and TG2 are set to a low potential, and the transfer transistors 12, 22, and 32 are set.
  • the transfer transistors 12, 22, and 32 are set.
  • 42, 52, 62, 72 and 82, reset transistors 14, 24, 34, 44, 54, 64, 74 and 84, and select transistors 16, 26, 36, 46, 56, 66, 76 and 86 are shut off. It is in a state.
  • the power save control signals 301 and 302 are in an operating state
  • the power save control signals 303 and 304 are always in a stopped state
  • the column connection switches 351 and 352 are in a short circuit state
  • the reset switches 504 and 514 are in a short circuit state
  • the reset switches 524 and 534 are in a short state.
  • Always short-circuited reset switches 505 and 515 are always short-circuited
  • reset switches 525 and 535 are always short-circuited. That is, the AD converters 590-3 and 590-4 are always stopped.
  • the comparator 521 and the counter memory 526 are always stopped.
  • the comparator 531 and the counter memory 536 are always stopped.
  • the counter memories 506, 516, 526, and 536 hold the reference counter value Cref and are in a stopped state.
  • the measurement clock generation source 610 is in a stopped state.
  • the reset control line RG1 and the selection control line SG1 are set to a high potential.
  • the reset transistors 14, 24, 34, and 44 are turned on, and the power supply potential VDD is applied to the FDs 13, 23, 33, and 43.
  • the selection control line SG1 is set to a high potential, the selection transistors 16, 26, 36 and 46 are turned on, and the pixel cells 110-1, 110-2, 110-3 and 110-4 are respectively Connected to column current sources 210-1, 210-2, 210-3 and 210-4.
  • the reset control line RG1 is set to a low potential, and the reset switches 504 and 514 and the reset switches 505 and 515 are switched to the cutoff state.
  • the reset control line RG1 By setting the reset control line RG1 to a low potential, the reset transistors 14, 24, 34 and 44 are cut off, and the reference potentials are held in the FDs 13, 23, 33 and 43, respectively.
  • the initialization of AD converters 590-1 and 590-2 is completed by switching reset switches 504 and 514 and reset switches 505 and 515 to the cutoff state.
  • the counter value decreases every time the measurement clock is input.
  • the stopped count values are assumed to be Cr1 and Cr2, respectively.
  • This count value corresponds to the potentials Vrst1, Vrst2, Vrst3 of the row read signal lines 211-1, 211-2, 211-3 and 211-4 in a state where the reference potential is held in the FDs 13, 23, 33 and 43.
  • Vrst4 and Vcmp are mixed components that reflect the following formulas 9 and 10, respectively.
  • the transfer control line TG1 is set to a high potential.
  • the transfer transistors 12, 22, 32, and 42 are turned on, and the signal charges held in the PDs 11, 21, 31, and 41 are transferred to the FDs 13, 23, 33, and 43, respectively.
  • the transfer control line TG1 is set to a low potential.
  • the transfer transistors 12, 22, 32, and 42 are cut off, and the FDs 13, 23, 33, and 43 hold signal charges.
  • the counter memories 506 and 516 are set to the addition mode, and the input of the measurement clock is started.
  • the counter value increases every time the measurement clock is input.
  • the stopped count values are Cs1 and Cs2, respectively.
  • This count value corresponds to the potentials Vsig1, Vsig2, Vsig3 of the row read signal lines 211-1, 211-2, 211-3 and 211-4 in the state where the signal charges are held in the FDs 13, 23, 33 and 43.
  • Vsig4 is reflected, and the following formula 11 and formula 1 are reflected, respectively.
  • CDS correlated double sampling
  • the selection control line SG1 is set to a low potential, and output of counter values held in the counter memories 506 and 516 as digital data is started.
  • the solid-state imaging device 10 can independently read out the pixel data for two columns, and can output the pixel data in the low power consumption mode with low resolution. .
  • the column connection switches 351 and 352 are connected by the column connection control signal, and the column connection switch is output by the power save control signal. All AD converters 590-1 to 590-4 belonging to a plurality of pixel cell columns connected via 351 and 352 are operated, and a plurality of AD converters connected via column connection switches 351 and 352 are operated.
  • the first pixel signal is converted into the first digital signal. Convert it.
  • the second pixel signal is converted into the second digital signal by comparing the second pixel signal output from the pixel cell 110-3 belonging to the other pixel cell column with the ramp signal Vr2.
  • FIG. 5 is a drive timing chart showing the operation of the solid-state imaging device according to the first embodiment of the present invention in the low resolution high SN mode.
  • the transfer control lines TG1 and TG2 are set to a low potential, and the transfer transistors 12, 22, and 32 are set.
  • the transfer transistors 12, 22, and 32 are set.
  • 42, 52, 62, 72 and 82, reset transistors 14, 24, 34, 44, 54, 64, 74 and 84, and select transistors 16, 26, 36, 46, 56, 66, 76 and 86 are shut off. It is in a state.
  • the power save control signals 301, 302, 303 and 304 are in an operating state
  • the column connection switches 351 and 352 are in a short circuit state
  • the reset switches 504, 514, 524 and 534 and the reset switches 505, 515, 525 and 535 are in a short circuit state. It has become.
  • the counter memories 506, 516, 526, and 536 hold the reference counter value Cref and are in a stopped state.
  • the reference circuit 800 that generates the ramp signals Vr1 and Vr2 outputs a constant reference voltage Vcmp.
  • the measurement clock generation source 610 is in a stopped state.
  • the reset control line RG1 and the selection control line SG1 are set to a high potential.
  • the reset transistors 14, 24, 34, and 44 are turned on, and the power supply potential VDD is applied to the FDs 13, 23, 33, and 43.
  • the selection control line SG1 is set to a high potential, the selection transistors 16, 26, 36 and 46 are turned on, and the pixel cells 110-1, 110-2, 110-3 and 110-4 are respectively Connected to column current sources 210-1, 210-2, 210-3 and 210-4.
  • the reset control line RG1 is set to a low potential, and the reset switches 504, 514, 524, and 534 and the reset switches 505, 515, 525, and 535 are switched to the cutoff state.
  • the reset transistors 14, 24, 34 and 44 are cut off, and the reference potentials are held in the FDs 13, 23, 33 and 43, respectively.
  • the AD converters 590-1, 590-2, 590-3 and 590-4 are initialized by switching the reset switches 504, 514, 524 and 534 and the reset switches 505, 515, 525 and 535 to the cutoff state. Completes.
  • the AD converters 590-1 and 590-2 can compare the ramp signal Vr1 with the input from the connection changeover switch unit 300, and the AD converters 590-3 and 590-4 have Vr2 with a time difference Td. And the input from the connection changeover switch unit 300 can be compared.
  • the ramp signals Vr1 and Vr2 are set to the initial level Vo, and the counter memories 506, 516, 526 and 536 are set to the subtraction mode.
  • the reference voltage Vr By setting the reference voltage Vr to Vo, low potentials are supplied from the comparators 501, 511, 521 and 531 to the counter memories 506, 516, 526 and 536, respectively, and the counter memories 506, 516, 526 and 536 can count. It becomes a state.
  • the reference voltage Vr is controlled so as to continuously change from the initial level Vo to the reset low level VrL, and the measurement clock is input from the measurement clock generation source 610.
  • the counter value decreases every time the measurement clock is input.
  • the outputs of the comparators 501, 511, 521, and 531 change from a low potential to a high potential according to the potential input from the connection changeover switch unit 300 and the reference voltage Vr, and the counter memories 506, 516, 526, and The count of 536 is stopped.
  • the stopped count values are Cr1, Cr2, Cr3 and Cr4, respectively.
  • This count value corresponds to the potentials Vrst1, Vrst2, Vrst3 of the row read signal lines 211-1, 211-2, 211-3 and 211-4 in a state where the reference potential is held in the FDs 13, 23, 33 and 43.
  • Vrst4 and Vcmp are mixed components that reflect the following Equation 13, Equation 14, Equation 15, and Equation 16, respectively.
  • the formula 13 and the formula 15 and the formula 14 and the formula 16 have the same signal components, but the noise source As a factor, the uncorrelated noise components of the amplification transistors 15, 25, 35 and 45 of the dominant pixel cell 110 are superimposed.
  • the measurement clock generation source 610 is stopped, the reference voltage Vr is set to the initial level Vo, and the counter memories 506, 516, 526, and 536 store the count values Cr1, Cr2, Cr3, and Cr4, respectively. Stop while holding.
  • the reference voltage Vr By setting the reference voltage Vr to Vo, low potentials are supplied from the comparators 501, 511, 521 and 531 to the counter memories 506, 516, 526 and 536, respectively, and the counter memories 506, 516, 526 and 536 can count. It becomes a state.
  • the transfer control line TG1 is set to a high potential.
  • the transfer transistors 12, 22, 32, and 42 are turned on, and the signal charges held in the PDs 11, 21, 31, and 41 are transferred to the FDs 13, 23, 33, and 43.
  • the transfer control line TG1 is set to a low potential.
  • the transfer transistors 12, 22, 32, and 42 are cut off, and the FDs 13, 23, 33, and 43 hold signal charges.
  • the counter memories 506, 516, 526 and 536 are set to the addition mode, and the input of the measurement clock is started.
  • the ramp signals Vr1 and Vr2 are controlled so as to continuously change from the initial level Vo to the signal low level VsL, and a measurement clock is input.
  • the counter value increases each time the measurement clock is input.
  • the outputs of the comparators 501, 511, 521, and 531 change from a low potential to a high potential in accordance with the potential input from the connection changeover switch unit 300 and the reference voltage Vr, and the counter memories 506, 516, Stop counting 526 and 536.
  • the stopped count values are Cs1, Cs2, Cs3, and Cs4, respectively.
  • This count value corresponds to the potentials Vsig1, Vsig2, Vsig3 of the row read signal lines 211-1, 211-2, 211-3 and 211-4 in the state where the signal charges are held in the FDs 13, 23, 33 and 43.
  • Vsig4 is reflected, and the following Expression 17, Expression 18, Expression 19, and Expression 20 are reflected. This is because Vcmp is removed by CDS (correlated double sampling).
  • the output result of the AD converter 590-1 and the output result of the AD converter 590-3 are not described.
  • the signal component is the same as the above expression 18 which is the output result of the AD converter 590-4 and the above expression 20 which is the output result of the AD converter 590-4.
  • uncorrelated noise components from the amplification transistors 15, 25, 35 and 45 of the dominant pixel cell 110 as a noise source factor are superimposed.
  • the reference voltage Vr is set to the reference voltage Vcmp, and the counter memories 506, 516, 526, and 536 are stopped while holding the count values Cs1, Cs2, Cs3, and Cs4, and the measurement clock generation source 610 Stops.
  • the selection control line SG1 is set to a low potential, and output of the counter values held in the counter memories 506, 516, 526 and 536 as digital data is started.
  • the solid-state imaging device 10 includes Expression 17 that is the output result of the AD converter 590-1, Expression 19 that is the output result of the AD converter 590-3, and the AD converter 590-2.
  • the signal component of the output result of Expression 18 is the same as Expression 20 of the output result of the AD converter 590-4.
  • noise components from the amplification transistors 15, 25, 35 and 45 of the pixel cell 110 which are dominant as a noise source factor are superimposed on the output of the AD converter.
  • the noise component is uncorrelated.
  • the noise component at the time of AD conversion by the ramp signal Vr2 having a time difference Td from the ramp signal Vr1 is uncorrelated. Therefore, the signal component is doubled and the noise component is ⁇ 2 times. That is, the SN improvement amount is 3 dB, and excellent SN characteristics (high SN characteristics) can be obtained.
  • the solid-state imaging device 10 uses the small-scale column parallel AD converter 500 configured by the AD converter 590. Due to the connection relationship between the column parallel AD converter 500 and the pixel cell 110, the positions of the pixel cells that mix data in the low resolution mode are every other column direction. For this reason, when the color arrangement of the pixel cells is a Bayer arrangement, the same color is mixed. Therefore, in the high resolution mode (mode 1) in which two pixel signals for two columns are output independently as two pixel data, two pixel signals for two columns are mixed to form one pixel data.
  • mode 1 in which two pixel signals for two columns are output independently as two pixel data
  • a low-resolution low-power consumption mode in which one AD converter is operated to output image data with low power consumption, and two pixel signals for two columns are mixed to provide one As pixel data, each mode of a low-resolution high SN mode (mode 3) in which two AD converters are operated with a time difference Td to output image data with high SN can be realized.
  • the present embodiment can realize a high SN mode in an application for actually recording an image while realizing downsizing of the column parallel AD converter 500 and the solid-state imaging device 10, and further, horizontal in a low resolution mode.
  • the low power consumption mode can be realized in an application in which an image is monitored in real time in pixel mixing in the direction.
  • FIG. 6 is a block diagram showing a configuration of an imaging apparatus (camera system) according to the second embodiment of the present invention.
  • the camera system 1 includes the solid-state imaging device 10 and the control circuit unit 5 shown in the first embodiment.
  • a control line MS for selecting the resolution of the solid-state imaging device 10 by the control circuit unit 5 is connected to the control circuit unit 5 and the solid-state imaging device 10.
  • a signal for selecting the low resolution mode of the solid-state imaging device 10 is output from the control circuit unit 5 to the control unit 700 (shown in FIG. 1) of the solid-state imaging device 10 through the control line MS.
  • the camera system 1 operates in a low resolution mode in which pixel mixing is performed between a plurality of pixel cell columns.
  • a signal for selecting the high resolution mode of the solid-state imaging device 10 is output from the control circuit unit 5 to the control unit 700 of the solid-state imaging device 10 through the control line MS.
  • the camera system 1 operates in a high resolution mode in which pixel mixing is not performed between a plurality of different pixel cell columns.
  • the camera system 1 can be used by switching between the high-resolution mode and the low-resolution mode. Even in the low-resolution mode, the camera system 1 is long for applications that monitor images in real time. Since time imaging is often performed, it is possible to switch between both modes as a low power consumption mode and as a high SN mode in applications where images are actually recorded.
  • two columns of pixel cells are connected via the column connection switch, and the pixel signals of the two columns of pixel cells are mixed.
  • the present invention is not limited to this.
  • FIG. 7 is a diagram illustrating a configuration of a solid-state imaging device according to a first modification of the first embodiment of the present invention.
  • three columns of pixel cells 110 are connected via column connection switches 361 and 362, and three different columns of pixel cells 110 are connected via column connection switches 371 and 372.
  • pixel signals of the three columns of pixel cells 110 may be mixed by further connecting three different columns of pixel cells 110 via the column connection switch 381 and the like.
  • the low power consumption mode (mode 2) at low resolution and the high SN mode (mode 3) at low resolution are realized in the effective pixel 120 as shown in FIG.
  • it can also be realized in the horizontal OB pixel 130.
  • the horizontal OB pixel 130 can be realized by selecting the low power consumption mode and the high SN mode.
  • one AD converter 590 is provided corresponding to the pixel cell, but two AD converters may be provided corresponding to the pixel cell.
  • FIG. 8 is a diagram illustrating a configuration of a solid-state imaging device according to a second modification of the first embodiment of the present invention.
  • two AD converters 590a and 590b are provided corresponding to the pixel cells as in the solid-state image pickup device 30 shown in the figure, a diagram in which one AD converter is provided corresponding to the pixel cells.
  • the stopped state This may be all or part of the AD converter 590.
  • the current source 200 may be changed to a stopped state or a low current setting.
  • all the components of the solid-state imaging device 10 may be formed by one chip, or only the control unit 700 may be formed by another chip.
  • the present invention is useful for a solid-state imaging device, a driving method thereof, and a camera system, and particularly useful for an imaging device for detecting various physical quantity distributions such as light and radiation.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Studio Devices (AREA)

Abstract

　入射光の量に応じた画素信号を出力する画素セル（１１０）が行列状に配置されてなる画素アレイ（１００）と、画素セル（１１０）から出力される画素信号をデジタル信号へ変換するための複数のＡＤ変換器（５９０）とを備え、ＡＤ変換器（５９０－１）は、第１の画素信号と基準回路（８００）から出力されるランプ信号Ｖｒ１とを比較することにより第１の画素信号を第１のデジタル信号へと変換し、ＡＤ変換器（５９０－３）は、第２の画素信号とランプ信号Ｖｒ１に対して所定の時間差で基準回路（８００）から出力されるランプ信号Ｖｒ２とを比較することにより第２の画素信号を第２のデジタル信号へと変換する。

Description

固体撮像装置、撮像装置
　本発明は、固体撮像装置、撮像装置に関する。
　携帯電話カメラおよびデジタルスチルカメラなどでの静止画の撮像装置では、取得画像の全データを記録する高解像度モードがある。一方、ＦＨＤ（Ｆｕｌｌ　Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）などでの動画の撮像装置では、取得画像を混合して感度を維持した状態で情報量を低減する低解像度モードがある。
　また、高解像度モードおよび低解像度モードの解像度を切り替えられ、さらに、低解像度モードにおいても低消費電力モードと高ＳＮモードの切り替え機能が付加されていることが多い。本機能はカメラシステム全体で実現されているものもあるが、搭載されている固体撮像装置（特にＭＯＳ型イメージセンサ）も提案されている。
　図９は、特許文献１に開示されたＭＯＳ型イメージセンサの構成を示すブロック図である。同図に示されたＭＯＳ型イメージセンサは、画素アレイ９００と、画素データを出力する画素セル９１０を画素アレイ９００から選択する行選択回路９３０と、水平加算制御が可能な列並列ＡＤ変換器９５０とで構成されている。
　また、画素アレイ９００がＮ列の画素セルで構成される場合、水平加算制御が可能な列並列ＡＤ変換器９５０は、Ｎ個のＡＤ変換器９６０から構成されている。高解像度モードでは、Ｎ個の画素セルの信号（画素データ）を各々独立にＮ個のデータとして出力する。一方、低解像度モードでは、水平方向の２画素加算など、Ｎ個の画素セルの信号（画素信号）の幾つかを加算する低解像度モードを備える。
特開２０１０－２８７８１号公報
　固体撮像装置は、低解像度モードの中でも、画像をリアルタイムにモニタする用途では長時間撮像することが多いため低消費電力モードを要求され、一方、画像を実際に記録する用途では高ＳＮモードを要求される。
　しかしながら、特許文献１のＭＯＳ型イメージセンサは、低解像度モードの中画像を実際に記録する用途ではＳＮ特性が劣るという課題を有する。
　さらに、特許文献１のＭＯＳ型イメージセンサでは、低解像度モードで動作させる際、水平加算制御を備えた列並列ＡＤ変換器９５０は回路規模が大きく、さらに、低消費電力化も不十分であるという課題も有する。
　上記課題に鑑み、本発明は、画像特性と装置小型化とを両立する固体撮像装置および撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る固体撮像装置は、入射光の量に応じた画素信号を出力する画素セルが行列状に配置されてなる画素アレイと、前記画素セルから出力される前記画素信号をデジタル信号へ変換するための複数のＡＤ変換器とを備え、前記複数のＡＤ変換器のうち第１のＡＤ変換器は、第１の前記画素信号と基準回路から出力される第１のランプ信号とを比較することにより前記第１の画素信号を第１の前記デジタル信号へと変換し、前記複数のＡＤ変換器のうち第２のＡＤ変換器は、第２の前記画素信号と前記第１のランプ信号に対して所定の時間差で前記基準回路から出力される第２のランプ信号とを比較することにより前記第２の画素信号を第２の前記デジタル信号へと変換することを特徴とする。
　また、前記複数のＡＤ変換器は、前記画素セルの列ごとに対応して配置され、前記第１のＡＤ変換器と前記第２のＡＤ変換器とは、異なる画素セル列に対応して配置されてもよい。
　また、前記第１のＡＤ変換器と前記第２のＡＤ変換器とは、同一の画素セル列に対応して配置されてもよい。
　また、さらに、異なる画素セル列同士の接続および非接続を切り替えるための列接続制御信号と、前記ＡＤ変換器をパワーセーブするためのパワーセーブ制御信号とを出力する制御部と、前記制御部からの前記列接続制御信号が入力されることにより、異なる画素セル列同士の接続および非接続を切り替える列接続スイッチを有し、前記制御部からの前記パワーセーブ制御信号が入力されることにより、パワーセーブすべき前記ＡＤ変換器に対して前記パワーセーブ制御信号を出力する接続切替スイッチ部とを備えてもよい。
　また、前記制御部は、異なる複数の前記画素セル列の画素信号を混合しない第１モードでは、前記列接続制御信号により前記列接続スイッチを非接続状態とし、かつ、前記パワーセーブ制御信号により前記列接続スイッチを介して非接続とされた複数の前記画素セル列に属する全ての前記ＡＤ変換器を動作状態とし、異なる複数の前記画素セル列の画素信号を混合し、かつ、低消費電力である第２モードでは、前記列接続制御信号により前記列接続スイッチを接続状態とし、かつ、前記パワーセーブ制御信号により前記列接続スイッチを介して接続された複数の前記画素セル列のうち一の画素セル列に属する前記ＡＤ変換器を動作状態とし、他の画素セル列に属する前記ＡＤ変換器を停止状態とし、異なる複数の前記画素セル列の画素信号を混合し、かつ、高ＳＮである第３モードでは、前記列接続制御信号により前記列接続スイッチを接続状態とし、かつ、前記パワーセーブ制御信号により前記列接続スイッチを介して接続された複数の前記画素セル列に属する全ての前記ＡＤ変換器を動作状態とし、前記列接続スイッチを介して接続された複数の前記画素セル列のうち一の画素セル列に属する画素セルから出力される前記第１の画素信号と、前記第１のランプ信号とを比較することにより前記第１の画素信号を第１の前記デジタル信号へと変換させ、他の画素セル列に属する画素セルから出力される前記第２の画素信号と、前記第２のランプ信号とを比較することにより前記第２の画素信号を第２の前記デジタル信号へと変換させてもよい。
　また、さらに、前記画素セルのそれぞれに対応して配置された色フィルタを備え、前記列接続スイッチは、前記色フィルタが同じ並びで設けられた異なる画素セル列同士の接続および非接続を切り替えてもよい。
　また、前記色フィルタは、ベイヤ配列されており、前記列接続スイッチは、画素セル１列分間隔をあけて並列配置された２つの前記画素セル列の接続および非接続を切り替えてもよい。
　また、前記列接続スイッチは、隣接して並列配置された２つの画素セル列の接続および非接続を切り替えてもよい。
　また、前記画素アレイは、有効画素と水平ＯＢ画素とを有し、前記ＡＤ変換器は、前記有効画素からなる画素セル列および前記水平ＯＢ画素からなる画素セル列に対応して配置されてもよい。
　また、本発明は、上記のような特徴的な手段を備える固体撮像装置として実現することができるだけでなく、上記固体撮像装置を備える撮像装置として実現することができる。
　本発明に係る固体撮像装置および撮像装置は、画像を実際に記録する用途では高ＳＮモードを実現でき、さらに、低解像度モードでの水平方向での画素混合において画像をリアルタイムにモニタする用途では低消費電力モードを実現できる。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示すブロック図である。 図２は、本発明の第１の実施形態に係る固体撮像装置の回路構成を詳細に示す図である。 図３は、本発明の第１の実施形態に係る固体撮像装置の高解像度モードでの動作を示す駆動タイミングチャートである。 図４は、本発明の第１の実施形態に係る固体撮像装置の低解像度の低消費電力モードでの動作を示す駆動タイミングチャートである。 図５は、本発明の第１の実施形態に係る固体撮像装置の低解像度の高ＳＮモードでの動作を示す駆動タイミングチャートである。 図６は、本発明の第２の実施形態に係る撮像装置の構成を示すブロック図である。 図７は、本発明の第１の実施形態の第１の変形例に係る固体撮像装置の構成を示す図である。 図８は、本発明の第１の実施形態の第２の変形例に係る固体撮像装置の構成を示す図である。 図９は、特許文献１に開示されたＭＯＳ型イメージセンサの構成を示すブロック図である。
　以下、本発明の実施形態における固体撮像装置、固体撮像装置のカメラシステムについて、図面を参照しながら説明する。
　なお、以下で説明する各実施形態は、いずれも包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示すブロック図である。
　図１より、固体撮像装置１０は、画素アレイ１００と、接続切替スイッチ部３００と、列並列ＡＤ変換器（アナログデジタル変換器）５００と、行選択回路６００と、制御部７００とを備えている。
　画素アレイ１００は、光信号を電気信号に変換する機能をもった、つまり入射光の量に応じた画素信号を出力する複数の画素セル１１０を２次元状（行列状）に配置して構成されている。ここでは画素セル１１０をＩ行Ｎ列（ＩおよびＮは２以上の自然数）に配置しているとする。また、画素アレイ１００は、有効画素１２０と、水平ＯＢ画素１３０とで構成されている。
　行選択回路６００は、画素アレイ１００にＩ本（Ｉ行）の配線により接続されている。
　列接続制御とパワーセーブ制御とを切り替える接続切替スイッチ部３００は、画素アレイ１００とＮ本（Ｎ列）の配線により接続されている。
　列並列ＡＤ変換器５００は、Ｎ個のＡＤ変換器５９０から構成されており、各ＡＤ変換器５９０は接続切替スイッチ部３００に接続されている。
　制御部７００は、異なる画素セル列同士の接続および非接続を切り替えるための列接続制御信号と、ＡＤ変換器をパワーセーブするためのパワーセーブ制御信号とを出力する。
　接続切替スイッチ部３００は、制御部７００からの列接続制御信号が入力されることにより、異なる画素セル列同士の接続および非接続を切り替える列接続スイッチを有し、制御部７００からのパワーセーブ制御信号が入力されることにより、パワーセーブすべきＡＤ変換器に対してパワーセーブ制御信号を出力する。
　次に、本実施形態に係る固体撮像装置を詳細に説明する。
　図２は、第１の実施形態に係る固体撮像装置の回路構成を詳細に示す図である。具体的には、図１のブロック図から４列２行分の画素セルおよびそれに対応するＡＤ変換器５９０等を抜き出した回路図である。なお、図２の行列の方向は図１の行列の方向に対して９０度回転した状態で表している。
　図２より、画素アレイ１００は、画素セル１１０－１～１１０－８で構成されている。なお、画素セル１１０－１～１１０－８は、それぞれ同一の構成であり、以下は画素セル１１０－１を例にして説明する。
　画素セル１１０－１は、フォトダイオード（ＰＤ）１１と、転送トランジスタ１２と、フローティングディフュージョン（ＦＤ）１３と、リセットトランジスタ１４と、増幅トランジスタ１５と、選択トランジスタ１６とで構成される。
　ＰＤ１１の一端はグランド電位のウェルに接続され、他端は転送トランジスタ１２のソース電極に接続されている。転送トランジスタ１２の転送制御線ＴＧ１（ゲート電極）は行選択回路６００に接続されている。転送トランジスタ１２のドレイン電極はＦＤ１３に接続されている。ＦＤ１３はリセットトランジスタ１４のソース電極と増幅トランジスタ１５のゲート電極に接続されている。リセットトランジスタ１４のリセット制御線ＲＧ１（ゲート電極）は行選択回路６００に接続されており、ドレイン電極は電源ＶＤＤ端子に接続されている。増幅トランジスタ１５のドレイン電極は電源端子に接続されており、ソース電極は選択トランジスタ１６のドレイン電極に接続されている。選択トランジスタ１６の選択制御線ＳＧ１（ゲート電極）は行選択回路６００に接続されており、ソース電極は画素セルの画素信号を行単位で垂直方向（列方向）に伝達する行読み出し信号線（垂直信号線）２１１－１に接続されている。
　画素セル１１０－１～１１０－４と行選択回路６００とは、転送トランジスタ１２の転送制御線ＴＧ１、リセットトランジスタ１４のリセット制御線ＲＧ１および選択トランジスタ１６の選択制御線ＳＧ１により、それぞれ共通に接続される。また、画素セル１１０－５～１１０－８と行選択回路６００とは、転送トランジスタ１２の転送制御線ＴＧ２、リセットトランジスタ１４のリセット制御線ＲＧ２および選択トランジスタ１６の選択制御線ＳＧ２により、それぞれ共通に接続される。
　画素セル１１０－１および１１０－５と電流源２００とは、行読み出し信号線２１１－１で接続されている。画素セル１１０－２および１１０－６と電流源２００とは、行読み出し信号線２１１－２で接続されている。画素セル１１０－３および１１０－７と電流源２００とは、行読み出し信号線２１１－３で接続されている。画素セル１１０－４および１１０－８と電流源２００とは、行読み出し信号線２１１－４で接続されている。
　電流源２００は、列電流源２１０－１～２１０－４と、行読み出し信号線２１１－１～２１１－４とで構成されている。列電流源２１０－１～２１０－４は、行読み出し信号線２１１－１～２１１－４のそれぞれに対応して設けられ、対応する行読み出し信号線２１１－１～２１１－４と接続されている。
　接続切替スイッチ部３００は、パワーセーブ制御信号３０１、３０２、３０３および３０４と列接続スイッチ３５１および３５２とで構成されている。行読み出し信号線２１１－１は、列接続スイッチ３５１の一端に接続されている。パワーセーブ制御信号３０１は、列並列ＡＤ変換器５００を構成するＡＤ変換器５９０－１に供給される。列接続スイッチ３５１の他端は、行読み出し信号線２１１－３に接続されている。パワーセーブ制御信号３０３は、ＡＤ変換器５９０－３に供給される。行読み出し信号線２１１－２は、列接続スイッチ３５２の一端に接続されている。パワーセーブ制御信号３０２は、ＡＤ変換器５９０－２に供給される。列接続スイッチ３５２の他端は、行読み出し信号線２１１－４に接続されている。パワーセーブ制御信号３０４は、ＡＤ変換器５９０－４に供給される。
　列並列ＡＤ変換器５００を構成するＡＤ変換器（列ＡＤ変換器）５９０－１～５９０－４は、画素セルの列に対応して設けられ、対応する画素セルの列の画素信号をデジタル信号に変換する。ＡＤ変換器５９０－１～５９０－４は、対応する画素セルの列から出力される画素信号と、基準回路から出力されるランプ信号Ｖｒ１またはＶｒ２とを比較して、デジタル信号への変換を行う。
　ＡＤ変換器５９０－１～５９０－４は同一の構成であり、ＡＤ変換器５９０－１について特に説明する。ＡＤ変換器５９０－１は、信号入力容量５０２と、リファレンス入力容量５０３と、コンパレータ５０１と、リセットスイッチ５０４および５０５と、カウンタメモリ５０６とで構成される。パワーセーブ制御信号３０１は、ＡＤ変換器のパワーセーブ制御に使用される。信号入力容量５０２の一端は行読み出し信号線２１１－１に接続され、他端はコンパレータ５０１の正転入力端子およびリセットスイッチ５０４の一端に接続されている。リセットスイッチ５０４の他端は、コンパレータ５０１の正転出力端子およびカウンタメモリ５０６に接続されている。リファレンス入力容量５０３の一端は、ランプ信号Ｖｒ１を発生する基準回路８００に接続されている。リファレンス入力容量５０３の他端は、コンパレータ５０１の反転入力端子およびリセットスイッチ５０５の一端に接続されている。リセットスイッチ５０５の他端は、コンパレータ５０１の反転出力端子に接続されている。
　ここで、接続切替スイッチ部３００のパワーセーブ制御信号３０１、３０２、３０３および３０４は、ＡＤ変換器の動作状態と停止状態とを切り替えるスイッチを構成する。また、接続切替スイッチ部３００の列接続スイッチ３５１および３５２は、異なる画素セルの列（異なる行読み出し信号線）の接続と非接続とを切り替えるスイッチを構成する。
　また、制御部７００からのパワーセーブ制御信号は、ＡＤ変換器５９０－１～５９０－４のそれぞれのパワーセーブ制御信号３０１～３０４を制御する。また、列接続制御信号は、列接続スイッチ３５１および３５２の接続状態を制御する。
　具体的には、制御部７００は、高解像度モード（第１モード）では、列接続スイッチ３５１および３５２を非接続状態とし、複数の画素セルの列に対応して設けられた複数のＡＤ変換器５９０－１～５９０－４のパワーセーブ制御信号３０１～３０４の全てを動作状態とする。これにより、ＡＤ変換器５９０－１～５９０－４は、画素信号を出力する。
　低解像度での低消費電力モード（第２モード）では、列接続スイッチ３５１および３５２を接続状態とし、複数の画素セルの列に対応して設けられた複数のＡＤ変換器５９０－１～５９０－４に供給されるパワーセーブ制御信号３０１～３０４により、列接続スイッチ３５１および３５２を介して接続されたＡＤ変換器５９０－１および５９０－３の一方、ならびにＡＤ変換器５９０－２および５９０－４の一方（本実施形態では５９０－１と５９０－２）を動作状態とする。これにより、ＡＤ変換器５９０－１および５９０－３の一方、ならびに、ＡＤ変換器５９０－２および５９０－４の一方は、水平混合した画素信号を出力する。
　低解像度での高ＳＮモード（第３モード）では、列接続スイッチ３５１および３５２を接続状態とし、複数の画素セルの列に対応して設けられた複数のＡＤ変換器５９０－１～５９０－４のパワーセーブ制御信号３０１～３０４の全てを動作状態とする。そして、ＡＤ変換器５９０－１～５９０－４は、基準回路８００から時間差Ｔｄで出力されるランプ信号Ｖｒ１およびＶｒ２により比較された水平混合した画素信号を出力する。すなわち、複数のＡＤ変換器のうち第１のＡＤ変換器（例えばＡＤ変換器５９０－１）は、第１の画素信号と基準回路８００から出力されるランプ信号Ｖｒ１とを比較することにより第１の画素信号を第１のデジタル信号へと変換する。一方、第２のＡＤ変換器（例えばＡＤ変換器５９０－３）は、第２の画素信号と、ランプ信号Ｖｒ１に対して所定の時間差Ｔｄで基準回路８００から出力されるランプ信号Ｖｒ２とを比較することにより第２の画素信号を第２のデジタル信号へと変換する。
　また、固体撮像装置は、画素セルのそれぞれに対応して設けられた色フィルタを備えている。列接続スイッチ３５１および３５２は、一の画素セル列と当該画素セル列と同じ色フィルタの配列（図１）を有する（同じ色配列で色フィルタが設けられた）画素セル列との接続および非接続を切り替える。具体的には、固体撮像装置１０は、ベイヤ配列の色フィルタ（図１）を備えているので、列接続スイッチ３５１および３５２は、１列間をおいて行方向に並んだ２つの画素セル列の接続および非接続を切り替える。
　なお、上記ベイヤ配列の色フィルタを備えていない場合には、列接続スイッチは、隣接して並列配置された２つの画素セル列の接続および非接続を切り替えるような構成であってもよい。
　次に、図３～５を用いて、本実施形態に係る固体撮像装置１０の動作について説明する。
　まず、図３を用いて、本発明の第１の実施形態に係る固体撮像装置の動作として高解像度モード（第１モード）での画像出力動作について説明する。制御部７００は、異なる複数の画素セル列の画素信号を混合しない第１モードでは、列接続制御信号により列接続スイッチ３５１および３５２を非接続状態とし、かつ、パワーセーブ制御信号により列接続スイッチ３５１および３５２を介して非接続とされた複数の画素セル列に属する全てのＡＤ変換器５９０－１～５９０－４を動作状態とする。
　図３は、本発明の第１の実施形態に係る固体撮像装置の高解像度モードでの動作を示す駆動タイミングチャートである。
　まず、初期状態（時刻Ｔｎ１より前）では、転送制御線ＴＧ１及びＴＧ２、リセット制御線ＲＧ１およびＲＧ２、ならびに、選択制御線ＳＧ１およびＳＧ２は低電位に設定されており、転送トランジスタ１２、２２、３２、４２、５２、６２、７２および８２、リセットトランジスタ１４、２４、３４、４４、５４、６４、７４および８４、ならびに、選択トランジスタ１６、２６、３６、４６、５６、６６、７６および８６は遮断状態となっている。
　また、パワーセーブ制御信号３０１、３０２、３０３および３０４は動作状態、列接続スイッチ３５１および３５２は遮断状態、リセットスイッチ５０４、５１４、５２４、５３４、５０５、５１５、５２５および５３５は短絡状態となっている。
　また、カウンタメモリ５０６、５１６、５２６および５３６は、基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。ランプ信号Ｖｒ１＝Ｖｒ２を発生する基準回路８００は、一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。
　次に、時刻Ｔｎ１では、リセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定される。リセット制御線ＲＧ１を高電位に設定することにより、リセットトランジスタ１４、２４、３４および４４は導通状態となり、ＦＤ１３、２３、３３および４３に電源電位ＶＤＤが印加される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６および４６は導通状態となり、画素セル１１０－１、１１０－２、１１０－３および１１０－４は、それぞれ、列電流源２１０－１、２１０－２、２１０－３および２１０－４に接続される。
　次に、時刻Ｔｎ２では、リセット制御線ＲＧ１は低電位に設定され、リセットスイッチ５０４、５１４、５２４、５３４、５０５、５１５、５２５および５３５は遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することにより、リセットトランジスタ１４、２４、３４および４４は遮断状態となり、ＦＤ１３、２３、３３および４３に基準電位がそれぞれ保持される。また、リセットスイッチ５０４、５１４、５２４、５３４、５０５、５１５、５２５および５３５を遮断状態に切り替えることにより、ＡＤ変換器５９０－１、５９０－２、５９０－３および５９０－４について初期化が完了する。これにより、ＡＤ変換器５９０－１、５９０－２、５９０－３および５９０－４は、ランプ信号Ｖｒ１＝Ｖｒ２と接続切替スイッチ部３００からの入力とを比較できる状態となる。
　次に、時刻Ｔｎ３では、ランプ信号Ｖｒ１＝Ｖｒ２が初期レベルＶｏに設定され、カウンタメモリ５０６、５１６、５２６および５３６は減算モードに設定される。ランプ信号Ｖｒ１＝Ｖｒ２をＶｏに設定することにより、コンパレータ５０１、５１１、５２１および５３１から、低電位がそれぞれカウンタメモリ５０６、５１６、５２６および５３６に供給され、カウンタメモリ５０６、５１６、５２６および５３６はカウント可能状態となる。
　次に、時刻Ｔｎ３からＴｎ４の期間では、ランプ信号Ｖｒ１＝Ｖｒ２が初期レベルＶｏからリセットローレベルＶｒＬまで連続的に変化するように制御され、計測クロック発生源６１０から計測クロックが入力される。カウンタメモリ５０６、５１６、５２６および５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、コンパレータ５０１、５１１、５２１および５３１の出力は、接続切替スイッチ部３００から入力される電位とランプ信号Ｖｒ１＝Ｖｒ２とに応じて低電位から高電位へと変化し、カウンタメモリ５０６、５１６、５２６および５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３、およびＣｒ４とする。このカウント値は、ＦＤ１３、２３、３３および４３に基準電位が保持されている状態での行読み出し信号線２１１－１、２１１－２、２１１－３および２１１－４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３およびＶｒｓｔ４とＶｃｍｐとの差分となり、それぞれ、下記式１、式２、式３および式４を反映する。
　Ｃｒ１：Ｖｃｍｐ－Ｖｒｓｔ１　　　　（式１）
　Ｃｒ２：Ｖｃｍｐ－Ｖｒｓｔ２　　　　（式２）
　Ｃｒ３：Ｖｃｍｐ－Ｖｒｓｔ３　　　　（式３）
　Ｃｒ４：Ｖｃｍｐ－Ｖｒｓｔ４　　　　（式４）
　次に、時刻Ｔｎ４では、計測クロック発生源６１０が停止し、ランプ信号Ｖｒ１＝Ｖｒ２は初期レベルＶｏに設定され、カウンタメモリ５０６、５１６、５２６および５３６は、カウント値Ｃｒ１、Ｃｒ２、Ｃｒ３およびＣｒ４を保持したまま停止する。ランプ信号Ｖｒ１＝Ｖｒ２をＶｏに設定することにより、コンパレータ５０１、５１１、５２１および５３１から、低電位がそれぞれカウンタメモリ５０６、５１６、５２６および５３６に供給され、カウンタメモリ５０６、５１６、５２６および５３６はカウント可能状態となる。
　次に、時刻Ｔｎ５では、転送制御線ＴＧ１は高電位に設定される。これにより、転送トランジスタ１２、２２、３２および４２は導通状態となり、ＰＤ１１、２１、３１および４１に保持された信号電荷が、それぞれ、ＦＤ１３、２３、３３および４３へ転送される。
　次に、時刻Ｔｎ６では、転送制御線ＴＧ１は低電位に設定される。これにより、転送トランジスタ１２、２２、３２および４２は遮断状態となり、ＦＤ１３、２３、３３および４３は信号電荷を保持する。
　次に、時刻Ｔｎ７では、カウンタメモリ５０６、５１６、５２６および５３６は加算モードに設定され、計測クロックの入力が開始される。
　次に、時刻Ｔｎ７からＴｎ８の期間では、ランプ信号Ｖｒ１＝Ｖｒ２は、初期レベルＶｏから信号ローレベルＶｓＬまで連続的に変化するように制御され、計測クロックが入力される。カウンタメモリ５０６、５１６、５２６および５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、コンパレータ５０１、５１１、５２１および５３１の出力は、接続切替スイッチ部３００から入力される電位とランプ信号Ｖｒ１＝Ｖｒ２とに応じて低電位から高電位へと変化し、カウンタメモリ５０６、５１６、５２６および５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３およびＣｓ４とする。このカウント値は、ＦＤ１３、２３、３３および４３に信号電荷が保持されている状態での行読み出し信号線２１１－１、２１１－２、２１１－３および２１１－４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３およびＶｓｉｇ４を反映し、それぞれ、下記式５、式６、式７および式８を反映する。その理由は、ＶｃｍｐはＣＤＳ（＝Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関二重サンプリング）で除去されるためである。
　Ｃｓ１：Ｖｓｉｇ１－Ｖｒｓｔ１　　　　（式５）
　Ｃｓ２：Ｖｓｉｇ２－Ｖｒｓｔ２　　　　（式６）
　Ｃｓ３：Ｖｓｉｇ３－Ｖｒｓｔ３　　　　（式７）
　Ｃｓ４：Ｖｓｉｇ４－Ｖｒｓｔ４　　　　（式８）
　次に、時刻Ｔｎ８では、ランプ信号Ｖｒ１＝Ｖｒ２は基準電圧Ｖｃｍｐに設定され、カウンタメモリ５０６、５１６、５２６および５３６は、それぞれ、カウント値Ｃｓ１、Ｃｓ２、Ｃｓ３およびＣｓ４を保持したまま停止し、計測クロック発生源６１０は停止する。
　次に、時刻Ｔｎ９では、選択制御線ＳＧ１は低電位に設定され、カウンタメモリ５０６、５１６、５２６および５３６に保持されているカウンタ値のデジタルデータとしての出力が開始される。
　次に、時刻Ｔｎ９からＴｎ１０の期間に、全てのカウンタメモリ５０６、５１６、５２６および５３６に保持されているデジタル値が出力される。
　上記時刻以降の時刻Ｔ（ｎ＋１）１からＴ（ｎ＋１）１０では、転送制御線ＴＧ１、リセット制御線ＲＧ１、選択制御線ＳＧ１、リセットトランジスタ１４、２４、３４および４４、ＦＤ１３、２３、３３および４３、選択トランジスタ１６、２６、３６および４６、画素セル１１０－１、１１０－２、１１０－３および１１０－４、カウント値Ｃｒ１、Ｃｒ２、Ｃｒ３およびＣｒ４、電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３およびＶｒｓｔ４、転送トランジスタ１２、２２、３２および４２、ＰＤ１１、２１、３１および４１、カウント値Ｃｓ１、Ｃｓ２、Ｃｓ３およびＣｓ４、ならびに、電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３およびＶｓｉｇ４を、それぞれ、転送制御線ＴＧ２、リセット制御線ＲＧ２、選択制御線ＳＧ２、リセットトランジスタ５４、６４、７４および８４、ＦＤ５３、６３、７３および８３、選択トランジスタ５６、６６、７６および８６、画素セル１１０－５、１１０－６、１１０－７および１１０－８、カウント値Ｃｒ５、Ｃｒ６、Ｃｒ７およびＣｒ８、電位Ｖｒｓｔ５、Ｖｒｓｔ６、Ｖｒｓｔ７およびＶｒｓｔ８、転送トランジスタ５２、６２、７２および８２、ＰＤ５１、６１、７１および８１、カウント値Ｃｓ５、Ｃｓ６、Ｃｓ７およびＣｓ８、ならびに、電位Ｖｓｉｇ５、Ｖｓｉｇ６、Ｖｓｉｇ７およびＶｓｉｇ８に置き換えた動作を繰り返し行う。
　以上の動作により、本発明の第１の実施形態に係る固体撮像装置１０は、４列分の画素データを独立に読み出すことができ、高解像度にて画素データを出力できる。
　次に、図４を用いて、本発明の第１の実施形態に係る固体撮像装置の動作として低解像度での低消費電力モード（第２モード）での画像出力動作について説明する。異なる複数の画素セル列の画素信号を混合し、かつ、低消費電力である第２モードでは、列接続制御信号により列接続スイッチ３５１および３５２を接続状態とし、かつ、パワーセーブ制御信号により列接続スイッチ３５１および３５２を介して接続された複数の画素セル列のうち一の画素セル列に属するＡＤ変換器５９０－１および５９０－２を動作状態とし、他の画素セル列に属するＡＤ変換器５９０－３および５９０－４を停止状態とする。
　図４は、本発明の第１の実施形態に係る固体撮像装置の低解像度の低消費電力モードでの動作を示す駆動タイミングチャートである。
　まず、初期状態（時刻Ｔｎ１より前）では、転送制御線ＴＧ１およびＴＧ２、リセット制御線ＲＧ１およびＲＧ２、ならびに、選択制御線ＳＧ１およびＳＧ２は低電位に設定されており、転送トランジスタ１２、２２、３２、４２、５２、６２、７２および８２、リセットトランジスタ１４、２４、３４、４４、５４、６４、７４および８４、ならびに、選択トランジスタ１６、２６、３６、４６、５６、６６、７６および８６は遮断状態となっている。
　また、パワーセーブ制御信号３０１および３０２は動作状態、パワーセーブ制御信号３０３および３０４は常に停止状態、列接続スイッチ３５１および３５２は短絡状態、リセットスイッチ５０４および５１４は短絡状態、リセットスイッチ５２４および５３４は常に短絡状態、リセットスイッチ５０５および５１５は短絡状態、リセットスイッチ５２５および５３５は常に短絡状態となっている。つまり、ＡＤ変換器５９０－３および５９０－４は常に停止状態となっている。具体的には、ＡＤ変換器５９０－３では、コンパレータ５２１とカウンタメモリ５２６とが常に停止状態となっている。また、ＡＤ変換器５９０－４では、コンパレータ５３１とカウンタメモリ５３６とが常に停止状態となっている。
　また、カウンタメモリ５０６、５１６、５２６および５３６は、基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。ランプ信号Ｖｒ１＝Ｖｒ２を発生する基準回路８００は、一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。
　次に、時刻Ｔｎ１では、リセット制御線ＲＧ１と選択制御線ＳＧ１とが高電位に設定される。リセット制御線ＲＧ１を高電位に設定することにより、リセットトランジスタ１４、２４、３４および４４は導通状態となり、ＦＤ１３、２３、３３および４３に電源電位ＶＤＤが印加される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６および４６は導通状態となり、画素セル１１０－１、１１０－２、１１０－３および１１０－４は、それぞれ、列電流源２１０－１、２１０－２、２１０－３および２１０－４に接続される。
　次に、時刻Ｔｎ２では、リセット制御線ＲＧ１は低電位に設定され、リセットスイッチ５０４および５１４と、リセットスイッチ５０５および５１５とは遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することにより、リセットトランジスタ１４、２４、３４および４４は遮断状態となり、ＦＤ１３、２３、３３および４３に基準電位がそれぞれ保持される。また、リセットスイッチ５０４および５１４とリセットスイッチ５０５および５１５とを遮断状態に切り替えることにより、ＡＤ変換器５９０－１および５９０－２について初期化が完了する。これにより、ＡＤ変換器５９０－１および５９０－２は、ランプ信号Ｖｒ１＝Ｖｒ２と接続切替スイッチ部３００からの入力とを比較できる状態となる。
　次に、時刻Ｔｎ３では、ランプ信号Ｖｒ１＝Ｖｒ２が、初期レベルＶｏに設定され、カウンタメモリ５０６および５１６は、減算モードに設定される。ランプ信号Ｖｒ１＝Ｖｒ２をＶｏに設定することにより、コンパレータ５０１および５１１から、低電位がそれぞれカウンタメモリ５０６および５１６に供給され、カウンタメモリ５０６および５１６はカウント可能状態となる。
　次に、時刻Ｔｎ３からＴｎ４の期間では、ランプ信号Ｖｒ１＝Ｖｒ２が初期レベルＶｏからリセットローレベルＶｒＬまで連続的に変化するように制御され、計測クロック発生源６１０から計測クロックが入力される。カウンタメモリ５０６および５１６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、コンパレータ５０１および５１１の出力は、接続切替スイッチ部３００から入力される電位とランプ信号Ｖｒ１＝Ｖｒ２とに応じて低電位から高電位へと変化し、カウンタメモリ５０６および５１６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１およびＣｒ２とする。このカウント値は、ＦＤ１３、２３、３３および４３に基準電位が保持されている状態での行読み出し信号線２１１－１、２１１－２、２１１－３および２１１－４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３およびＶｒｓｔ４と、Ｖｃｍｐとが差分された混合成分であり、それぞれ、下記式９および式１０を反映する。
　Ｃｒ１：（（Ｖｃｍｐ－Ｖｒｓｔ１）＋（Ｖｃｍｐ－Ｖｒｓｔ３））／２　　（式９）
　Ｃｒ２：（（Ｖｃｍｐ－Ｖｒｓｔ２）＋（Ｖｃｍｐ－Ｖｒｓｔ４））／２　　（式１０）
　次に、時刻Ｔｎ４では、計測クロック発生源６１０が停止し、ランプ信号Ｖｒ１＝Ｖｒ２は初期レベルＶｏに設定され、カウンタメモリ５０６および５１６は、それぞれ、カウント値Ｃｒ１およびＣｒ２を保持したまま停止する。ランプ信号Ｖｒ１＝Ｖｒ２をＶｏに設定することにより、コンパレータ５０１および５１１から、低電位がそれぞれカウンタメモリ５０６および５１６に供給され、カウンタメモリ５０６および５１６はカウント可能状態となる。
　次に、時刻Ｔｎ５では、転送制御線ＴＧ１は高電位に設定される。これにより、転送トランジスタ１２、２２、３２および４２は導通状態となり、ＰＤ１１、２１、３１および４１に保持された信号電荷が、それぞれ、ＦＤ１３、２３、３３および４３へ転送される。
　次に、時刻Ｔｎ６では、転送制御線ＴＧ１は低電位に設定される。これにより、転送トランジスタ１２、２２、３２および４２は遮断状態となり、ＦＤ１３、２３、３３および４３は信号電荷を保持する。
　次に、時刻Ｔｎ７では、カウンタメモリ５０６および５１６は加算モードに設定され、計測クロックの入力が開始される。
　次に、時刻Ｔｎ７からＴｎ８の期間では、ランプ信号Ｖｒ１＝Ｖｒ２は初期レベルＶｏから信号ローレベルＶｓＬまで連続的に変化するように制御され、計測クロックが入力される。カウンタメモリ５０６および５１６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、コンパレータ５０１および５１１の出力は、接続切替スイッチ部３００から入力される電位とランプ信号Ｖｒ１＝Ｖｒ２とに応じて低電位から高電位へと変化し、カウンタメモリ５０６および５１６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１およびＣｓ２とする。このカウント値は、ＦＤ１３、２３、３３および４３に信号電荷が保持されている状態での行読み出し信号線２１１－１、２１１－２、２１１－３および２１１－４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３およびＶｓｉｇ４を反映し、それぞれ、下記式１１および式１を反映する。その理由は、ＶｃｍｐはＣＤＳ（相関二重サンプリング）で除去されるためである。
　Ｃｓ１：（（Ｖｓｉｇ１－Ｖｒｓｔ１）＋（Ｖｓｉｇ３－Ｖｒｓｔ３））／２　（式１１）
　Ｃｓ２：（（Ｖｓｉｇ２－Ｖｒｓｔ２）＋（Ｖｓｉｇ４－Ｖｒｓｔ４））／２　（式１２）
　次に、時刻Ｔｎ８では、ランプ信号Ｖｒ１＝Ｖｒ２は基準電圧Ｖｃｍｐに設定され、カウンタメモリ５０６および５１６は、それぞれ、カウント値Ｃｓ１およびＣｓ２を保持したまま停止し、計測クロック発生源６１０は停止する。
　次に、時刻Ｔｎ９では、選択制御線ＳＧ１は低電位に設定され、カウンタメモリ５０６および５１６に保持されているカウンタ値のデジタルデータとしての出力が開始される。
　次に、時刻Ｔｎ９からＴｎ１０の期間では、全てのカウンタメモリ５０６および５１６に保持されているデジタル値が出力される。
　上記時刻以降の時刻Ｔ（ｎ＋１）１からＴ（ｎ＋１）１０では、転送制御線ＴＧ１、リセット制御線ＲＧ１、選択制御線ＳＧ１、リセットトランジスタ１４、２４、３４および４４、ＦＤ１３、２３、３３および４３、選択トランジスタ１６、２６、３６および４６、画素セル１１０－１、１１０－２、１１０－３および１１０－４、カウント値Ｃｒ１およびＣｒ２、電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３およびＶｒｓｔ４、転送トランジスタ１２、２２、３２および４２、ＰＤ１１、２１、３１および４１、カウント値Ｃｓ１およびＣｓ２、ならびに、電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３およびＶｓｉｇ４を、それぞれ、転送制御線ＴＧ２、リセット制御線ＲＧ２、選択制御線ＳＧ２、リセットトランジスタ５４、６４、７４および８４、ＦＤ５３、６３、７３および８３、選択トランジスタ５６、６６、７６および８６、画素セル１１０－５、１１０－６、１１０－７および１１０－８、カウント値Ｃｒ５およびＣｒ６、電位Ｖｒｓｔ５、Ｖｒｓｔ６、Ｖｒｓｔ７およびＶｒｓｔ８、転送トランジスタ５２、６２、７２および８２、ＰＤ５１、６１、７１および８１、カウント値Ｃｓ５およびＣｓ６、ならびに、電位Ｖｓｉｇ５、Ｖｓｉｇ６、Ｖｓｉｇ７およびＶｓｉｇ８に置き換えた動作を繰り返し行う。
　以上の動作により、本発明の第１の実施形態に係る固体撮像装置１０は、２列分の画素データを独立に読み出すことができ、低解像度での低消費電力モードにて画素データを出力できる。
　次に、図５を用いて、本発明の第１の実施形態に係る固体撮像装置の動作として、低解像度での高ＳＮモード（第３モード）での画像出力動作について説明する。異なる複数の画素セル列の画素信号を混合し、かつ、高ＳＮである第３モードでは、列接続制御信号により列接続スイッチ３５１および３５２を接続状態とし、かつ、パワーセーブ制御信号により列接続スイッチ３５１および３５２を介して接続された複数の画素セル列に属する全てのＡＤ変換器５９０－１～５９０－４を動作状態とする、また、列接続スイッチ３５１および３５２を介して接続された複数の画素セル列のうち一の画素セル列に属する画素セル１１０－１から出力される第１の画素信号と、ランプ信号Ｖｒ１とを比較することにより第１の画素信号を第１のデジタル信号へと変換させる。一方、他の画素セル列に属する画素セル１１０－３から出力される第２の画素信号と、ランプ信号Ｖｒ２とを比較することにより第２の画素信号を第２のデジタル信号へと変換させる。
　図５は、本発明の第１の実施形態に係る固体撮像装置の低解像度の高ＳＮモードでの動作を示す駆動タイミングチャートである。
　まず、初期状態（時刻Ｔｎ１より前）では、転送制御線ＴＧ１およびＴＧ２、リセット制御線ＲＧ１およびＲＧ２、ならびに、選択制御線ＳＧ１およびＳＧ２は低電位に設定されており、転送トランジスタ１２、２２、３２、４２、５２、６２、７２および８２、リセットトランジスタ１４、２４、３４、４４、５４、６４、７４および８４、ならびに、選択トランジスタ１６、２６、３６、４６、５６、６６、７６および８６は遮断状態となっている。
　また、パワーセーブ制御信号３０１、３０２、３０３および３０４は動作状態、列接続スイッチ３５１および３５２は短絡状態、リセットスイッチ５０４、５１４、５２４および５３４とリセットスイッチ５０５、５１５、５２５および５３５とは短絡状態となっている。
　また、カウンタメモリ５０６、５１６、５２６および５３６は、基準カウンタ値Ｃｒｅｆを保持して停止状態となっている。ランプ信号Ｖｒ１およびＶｒ２を発生する基準回路８００は、一定の基準電圧Ｖｃｍｐを出力している。計測クロック発生源６１０は停止状態となっている。
　まず、時刻Ｔｎ１では、リセット制御線ＲＧ１と選択制御線ＳＧ１とは高電位に設定される。リセット制御線ＲＧ１を高電位に設定することにより、リセットトランジスタ１４、２４、３４および４４は導通状態となり、ＦＤ１３、２３、３３および４３に電源電位ＶＤＤが印加される。また、選択制御線ＳＧ１を高電位に設定することにより、選択トランジスタ１６、２６、３６および４６は導通状態となり、画素セル１１０－１、１１０－２、１１０－３および１１０－４は、それぞれ、列電流源２１０－１、２１０－２、２１０－３および２１０－４に接続される。
　次に、時刻Ｔｎ２では、リセット制御線ＲＧ１は低電位に設定され、リセットスイッチ５０４、５１４、５２４および５３４と、リセットスイッチ５０５、５１５、５２５および５３５とは遮断状態に切り替えられる。リセット制御線ＲＧ１を低電位に設定することにより、リセットトランジスタ１４、２４、３４および４４は遮断状態となり、ＦＤ１３、２３、３３および４３に基準電位がそれぞれ保持される。また、リセットスイッチ５０４、５１４、５２４および５３４とリセットスイッチ５０５、５１５、５２５および５３５とを遮断状態に切り替えることにより、ＡＤ変換器５９０－１、５９０－２、５９０－３および５９０－４について初期化が完了する。これにより、ＡＤ変換器５９０－１および５９０－２はランプ信号Ｖｒ１と接続切替スイッチ部３００からの入力とを比較できる状態となり、ＡＤ変換器５９０－３および５９０－４は時間差Ｔｄを設けたＶｒ２と接続切替スイッチ部３００からの入力とを比較できる状態となる。
　次に、時刻Ｔｎ３では、ランプ信号Ｖｒ１とＶｒ２とが初期レベルＶｏに設定され、カウンタメモリ５０６、５１６、５２６および５３６は減算モードに設定される。基準電圧ＶｒをＶｏに設定することにより、コンパレータ５０１、５１１、５２１および５３１から、低電位がそれぞれカウンタメモリ５０６、５１６、５２６および５３６に供給され、カウンタメモリ５０６、５１６、５２６および５３６はカウント可能状態となる。
　次に、時刻Ｔｎ３からＴｎ４の期間では、基準電圧Ｖｒが初期レベルＶｏからリセットローレベルＶｒＬまで連続的に変化するように制御され、計測クロック発生源６１０から計測クロックが入力される。カウンタメモリ５０６、５１６、５２６および５３６が減算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が低下する。また、コンパレータ５０１、５１１、５２１および５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、カウンタメモリ５０６、５１６、５２６および５３６のカウントを停止させる。停止したカウント値をそれぞれＣｒ１、Ｃｒ２、Ｃｒ３およびＣｒ４とする。このカウント値は、ＦＤ１３、２３、３３および４３に基準電位が保持されている状態での行読み出し信号線２１１－１、２１１－２、２１１－３および２１１－４の電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３およびＶｒｓｔ４と、Ｖｃｍｐとが差分された混合成分であり、それぞれ、下記式１３、式１４、式１５および式１６を反映する。
　Ｃｒ１：（（Ｖｃｍｐ－Ｖｒｓｔ１）＋（Ｖｃｍｐ－Ｖｒｓｔ３））／２　　（式１３）
　Ｃｒ２：（（Ｖｃｍｐ－Ｖｒｓｔ２）＋（Ｖｃｍｐ－Ｖｒｓｔ４））／２　　（式１４）
　Ｃｒ３：（（Ｖｃｍｐ－Ｖｒｓｔ１）＋（Ｖｃｍｐ－Ｖｒｓｔ３））／２　　（式１５）
　Ｃｒ４：（（Ｖｃｍｐ－Ｖｒｓｔ２）＋（Ｖｃｍｐ－Ｖｒｓｔ４））／２　　（式１６）
　上記式１３～式１６において、本発明の理解を容易とするため式中には記述していないが、式１３と式１５、式１４と式１６は、信号成分は同じである一方、ノイズ源の要因として支配的な画素セル１１０の有する増幅トランジスタ１５、２５、３５および４５の無相関なノイズ成分が重畳している。
　次に、時刻Ｔｎ４では、計測クロック発生源６１０が停止し、基準電圧Ｖｒは初期レベルＶｏに設定され、カウンタメモリ５０６、５１６、５２６および５３６は、それぞれ、カウント値Ｃｒ１、Ｃｒ２、Ｃｒ３およびＣｒ４を保持したまま停止する。基準電圧ＶｒをＶｏに設定することにより、コンパレータ５０１、５１１、５２１および５３１から、低電位がそれぞれカウンタメモリ５０６、５１６、５２６および５３６に供給され、カウンタメモリ５０６、５１６、５２６および５３６はカウント可能状態となる。
　次に、時刻Ｔｎ５では、転送制御線ＴＧ１は高電位に設定される。これにより、転送トランジスタ１２、２２、３２および４２は導通状態となり、ＰＤ１１、２１、３１および４１に保持された信号電荷がＦＤ１３、２３、３３および４３へ転送される。
　次に、時刻Ｔｎ６では、転送制御線ＴＧ１は低電位に設定される。これにより、転送トランジスタ１２、２２、３２および４２は遮断状態となり、ＦＤ１３、２３、３３および４３は信号電荷を保持する。
　次に、時刻Ｔｎ７では、カウンタメモリ５０６、５１６、５２６および５３６は加算モードに設定され、計測クロックの入力が開始される。
　次に、時刻Ｔｎ７からＴｎ８の期間では、ランプ信号Ｖｒ１とＶｒ２とは初期レベルＶｏから信号ローレベルＶｓＬまで連続的に変化するように制御され、計測クロックが入力される。カウンタメモリ５０６、５１６、５２６および５３６が加算モードに設定されることにより、計測クロックが入力されるたびにカウンタ値が増加する。また、コンパレータ５０１、５１１、５２１および５３１の出力は、接続切替スイッチ部３００から入力される電位と基準電圧Ｖｒとに応じて低電位から高電位へと変化し、それぞれ、カウンタメモリ５０６、５１６、５２６および５３６のカウントを停止させる。停止したカウント値をそれぞれＣｓ１、Ｃｓ２、Ｃｓ３およびＣｓ４とする。このカウント値は、ＦＤ１３、２３、３３および４３に信号電荷が保持されている状態での行読み出し信号線２１１－１、２１１－２、２１１－３および２１１－４の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３およびＶｓｉｇ４を反映し、それぞれ、下記式１７、式１８、式１９および式２０を反映する。その理由として、ＶｃｍｐはＣＤＳ（相関二重サンプリング）で除去されるためである。
　Ｃｓ１：（（Ｖｓｉｇ１－Ｖｒｓｔ１）＋（Ｖｓｉｇ３－Ｖｒｓｔ３））／２　（式１７）
　Ｃｓ２：（（Ｖｓｉｇ２－Ｖｒｓｔ２）＋（Ｖｓｉｇ４－Ｖｒｓｔ４））／２　（式１８）
　Ｃｓ３：（（Ｖｓｉｇ１－Ｖｒｓｔ１）＋（Ｖｓｉｇ３－Ｖｒｓｔ３））／２　（式１９）
　Ｃｓ４：（（Ｖｓｉｇ２－Ｖｒｓｔ２）＋（Ｖｓｉｇ４－Ｖｒｓｔ４））／２　（式２０）
　上記式１７～式２０において、本発明の理解を容易とするため式中には記述していないが、ＡＤ変換器５９０－１の出力結果である式１７とＡＤ変換器５９０－３の出力結果である式１９、また、ＡＤ変換器５９０－２の出力結果である上記式１８とＡＤ変換器５９０－４の出力結果である上記式２０は、信号成分は同じである。一方、ノイズ源の要因として支配的な画素セル１１０の有する増幅トランジスタ１５、２５、３５および４５からの無相関なノイズ成分が重畳している。
　次に、時刻Ｔｎ８では、基準電圧Ｖｒは基準電圧Ｖｃｍｐに設定され、カウンタメモリ５０６、５１６、５２６および５３６は、カウント値Ｃｓ１、Ｃｓ２、Ｃｓ３およびＣｓ４を保持したまま停止し、計測クロック発生源６１０は停止する。
　次に、時刻Ｔｎ９では、選択制御線ＳＧ１は低電位に設定され、カウンタメモリ５０６、５１６、５２６および５３６に保持されているカウンタ値のデジタルデータとしての出力が開始される。
　次に、時刻Ｔｎ９からＴｎ１０の期間に、全てのカウンタメモリ５０６、５１６、５２６および５３６に保持されているデジタル値が出力される。
　上記時刻以降の時刻Ｔ（ｎ＋１）１からＴ（ｎ＋１）１０では、転送制御線ＴＧ１、リセット制御線ＲＧ１、選択制御線ＳＧ１、リセットトランジスタ１４、２４、３４および４４、ＦＤ１３、２３、３３および４３、選択トランジスタ１６、２６、３６および４６、画素セル１１０－１、１１０－２、１１０－３および１１０－４、カウント値Ｃｒ１、Ｃｒ２、Ｃｒ３およびＣｒ４、電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３およびＶｒｓｔ４、転送トランジスタ１２、２２、３２および４２、ＰＤ１１、２１、３１および４１、カウント値Ｃｓ１、Ｃｓ２、Ｃｓ３およびＣｓ４、ならびに、電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３およびＶｓｉｇ４を、それぞれ、転送制御線ＴＧ２、リセット制御線ＲＧ２、選択制御線ＳＧ２、リセットトランジスタ５４、６４、７４および８４、ＦＤ５３、６３、７３および８３、選択トランジスタ５６、６６、７６および８６、画素セル１１０－５、１１０－６、１１０－７および１１０－８、カウント値Ｃｒ５、Ｃｒ６、Ｃｒ７およびＣｒ８、電位Ｖｒｓｔ５、Ｖｒｓｔ６、Ｖｒｓｔ７およびＶｒｓｔ８、転送トランジスタ５２、６２、７２および８２、ＰＤ５１、６１、７１および８１、カウント値Ｃｓ５、Ｃｓ６、Ｃｓ７およびＣｓ８、ならびに、電位Ｖｓｉｇ５、Ｖｓｉｇ６、Ｖｓｉｇ７およびＶｓｉｇ８に置き換えた動作を繰り返し行う。本動作により、４列分の画素データを独立に読み出すことができ、低解像度での高ＳＮモードにて画素データを出力できる。
　これにより、本実施形態に係る固体撮像装置１０は、ＡＤ変換器５９０－１の出力結果である式１７とＡＤ変換器５９０－３の出力結果である式１９、また、ＡＤ変換器５９０－２の出力結果である式１８とＡＤ変換器５９０－４の出力結果である式２０は、信号成分は同じである。
　しかし、その一方、上記ＡＤ変換器の出力には、ノイズ源の要因として支配的である画素セル１１０の有する増幅トランジスタ１５、２５、３５および４５からのノイズ成分が重畳している。上記ノイズ成分は、無相関である。このため、ランプ信号Ｖｒ１と時間差Ｔｄを設けたランプ信号Ｖｒ２によるＡＤ変換の際のノイズ成分は無相関となる。よって、信号成分は２倍となり、ノイズ成分は√２倍となる。すなわち、ＳＮ改善量は３ｄＢとなり、優れたＳＮ特性（高ＳＮ特性）を得ることが出来る。
　以上、図面を用いて説明したように、本発明の第１の実施形態に係る固体撮像装置１０は、ＡＤ変換器５９０で構成された小規模の列並列ＡＤ変換器５００を用いる。列並列ＡＤ変換器５００と画素セル１１０との接続関係により、低解像度モードにてデータを混合する画素セルの位置が列方向に一つおき毎となる。このため、画素セルの色配列がベイヤ配列の場合、同色を混合する構成となる。よって、２列分の２個の画素信号を各々独立に２個の画素データとして出力する高解像度モード（モード１）、２列分の２個の画素信号を混合して１個の画素データとして、１個のＡＤ変換器を動作させて低消費電力で画像データを出力できる低解像度の低消費電力モード（モード２）、および、２列分の２個の画素信号を混合して１個の画素データとして、２個のＡＤ変換器を時間差Ｔｄで動作させて高ＳＮで画像データを出力できる低解像度の高ＳＮモード（モード３）、の各モードを実現できる。
　言い換えれば、本実施形態は、列並列ＡＤ変換器５００、固体撮像装置１０の小型化を実現しつつ、画像を実際に記録する用途では高ＳＮモードを実現でき、さらに、低解像度モードでの水平方向での画素混合において画像をリアルタイムにモニタする用途では低消費電力モードを実現できる。
　なお、本実施形態では、説明の簡便化のために４列分の画素セルと４列分のＡＤ変換器の例を記載したが、一般的なＮ列の画素アレイとＮ列分のＡＤ変換器についても同様の回路構成と動作により、低消費電力または高ＳＮな低解像度モードを実現できる。また、混合する画素セルの数は２列分を例として示したが、Ｋ（Ｋは２以上の自然数）列分を混合してＡＤ変換することにより、任意の画素セル数の画素信号を混合化することができる。
　（第２の実施形態）
　図６は、本発明の第２の実施形態に係る撮像装置（カメラシステム）の構成を示すブロック図である。
　カメラシステム１は、第１の実施形態に示した固体撮像装置１０と制御回路部５とで構成されている。制御回路部５および固体撮像装置１０には、制御回路部５により固体撮像装置１０の解像度を選択するための制御線ＭＳが接続されている。
　次に、カメラシステム１の動作について説明する。
　まず、時刻Ｔ１において、固体撮像装置１０の低解像度モードを選択する信号が、制御回路部５から制御線ＭＳを通じて固体撮像装置１０の制御部７００（図１に図示）に出力される。これにより、カメラシステム１は、複数の画素セル列の間で画素混合をするような低解像度モードにて動作している。
　次に、時刻Ｔ２において、固体撮像装置１０の高解像度モードを選択する信号が、制御回路部５から制御線ＭＳを通じて固体撮像装置１０の制御部７００に出力される。これにより、カメラシステム１は、異なる複数の画素セル列の間で画素混合をしない高解像度モードにて動作する。
　以上のように、本実施形態に係るカメラシステム１は、高解像度モードと低解像度モードとを切り替えて使用することが可能であり、この低解像度モードの中でも、画像をリアルタイムにモニタする用途では長時間撮像することが多いため低消費電力モードとして、一方、画像を実際に記録する用途では高ＳＮモードとして、両モードの切り替えを行うことが可能である。
　以上、本発明の実施形態に係る固体撮像装置および撮像装置について、実施形態に基づいて説明したが、本発明は、上記実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
　例えば、第１の実施形態において、２列の画素セルが列接続スイッチを介して接続され、２列の画素セルの画素信号が混合されるとしたが、これに限られない。
　図７は、本発明の第１の実施形態の第１の変形例に係る固体撮像装置の構成を示す図である。同図に示される固体撮像装置２０のように、３列の画素セル１１０が列接続スイッチ３６１および３６２を介して接続され、異なる３列の画素セル１１０が列接続スイッチ３７１および３７２を介して接続され、さらに異なる３列の画素セル１１０が列接続スイッチ３８１他を介して接続されることにより、３列の画素セル１１０の画素信号が混合されてもよい。
　また、第１の実施形態において、低解像度での低消費電力モード（モード２）および低解像度での高ＳＮモード（モード３）が、図１のように、有効画素１２０において実現されるとしたが、水平ＯＢ画素１３０においても実現することができる。この結果、水平ＯＢ画素１３０においても、低消費電力モードと高ＳＮモードとを選択して実現することができる。
　また、第１の実施形態において、ＡＤ変換器５９０は画素セルに対応して１つ設けられるとしたが、ＡＤ変換器は画素セルに対応して２つ設けられるとしてもよい。
　図８は、本発明の第１の実施形態の第２の変形例に係る固体撮像装置の構成を示す図である。同図に示された固体撮像装置３０のように、画素セルに対応して２つＡＤ変換器５９０ａおよび５９０ｂを設けた場合には、画素セルに対応して１つＡＤ変換器を設けた図９の従来構成と比較して、
（１）高解像度モード（モード１）では、基準回路８００からのランプ信号Ｖｒ１ａ＝Ｖｒ１ｂおよびＶｒ１ｂ＝Ｖｒ２ｂを、所定の時間差を確保して出力することにより、信号成分は２倍となり、ノイズ成分は√２倍になるので、ＳＮは３ｄＢ改善する。
（２）低解像度での低消費電力モード（モード２）では、基準回路８００からのランプ信号Ｖｒ１ａ＝Ｖｒ１ｂおよびＶｒ１ｂ＝Ｖｒ２ｂを、所定の時間差を確保して出力することにより、さらに、水平混合した複数の列回路の中で１列のみを動作状態にすれば、信号成分は２倍となり、ノイズ成分は√２倍になるので、ＳＮは３ｄＢ改善する。
（３）低解像度での高ＳＮモード（モード３）では、基準回路８００からのランプ信号Ｖｒ１ａ、Ｖｒ１ｂ、Ｖｒ１ｂおよびＶｒ２ｂを、所定の時間差を確保して出力することにより、信号成分は４倍となり、ノイズ成分は√４倍＝２倍になり、ＳＮは６ｄＢ改善する。
　また、第１の実施形態において、ＡＤ変換器５９０では、制御部７００からのパワーセーブ制御信号によって停止状態になったとき、コンパレータおよびカウンタメモリが常に停止状態となっているとしたが、停止状態となるのは、ＡＤ変換器５９０を構成する全回路であっても一部であってもよい。また、電流源２００を停止状態または低電流の設定に変更してもよい。
　また、第１の実施形態において、固体撮像装置１０の全ての構成要素は、１チップで形成されてもよいし、制御部７００だけが別チップで形成されてもよい。
　本発明は、固体撮像装置およびその駆動方法ならびにカメラシステムに有用であり、特に光や放射線など種々の物理量分布を検知するための撮像装置に有用である。
　１　　カメラシステム
　５　　制御回路部
　１０、２０、３０　　固体撮像装置
　１１、２１、３１、４１、５１、６１、７１、８１　　フォトダイオード（ＰＤ）
　１２、２２、３２、４２、５２、６２、７２、８２　　転送トランジスタ
　１３、２３、３３、４３、５３、６３、７３、８３　　フローティングディフュージョン（ＦＤ）
　１４、２４、３４、４４、５４、６４、７４、８４　　リセットトランジスタ
　１５、２５、３５、４５、５５、６５、７５、８５　　増幅トランジスタ
　１６、２６、３６、４６、５６、６６、７６、８６　　選択トランジスタ
　１００、９００　　画素アレイ
　１１０、１１０－１、１１０－２、１１０－３、１１０－４、１１０－５、１１０－６、１１０－７、１１０－８、９１０　　画素セル
　１２０　　有効画素
　１３０　　水平ＯＢ画素
　２００　　電流源
　２１０－１、２１０－２、２１０－３、２１０－４　　列電流源
　２１１－１、２１１－２、２１１－３、２１１－４　　行読み出し信号線
　３００、３００ａ、３００ｂ　　接続切替スイッチ部
　３０１、３０２、３０３、３０４　　パワーセーブ制御信号
　３５１、３５２、３６１、３６２、３７１、３７２、３８１　　列接続スイッチ
　５００、５００ａ、５００ｂ、９５０　　列並列ＡＤ変換器
　５０１、５１１、５２１、５３１　　コンパレータ
　５０２、５１２、５２２、５３２　　信号入力容量
　５０３、５１３、５２３、５３３　　リファレンス入力容量
　５０４、５０５、５１４、５１５、５２４、５２５、５３４、５３５　　リセットスイッチ
　５０６、５１６、５２６、５３６　　カウンタメモリ
　５９０、５９０ａ、５９０ｂ、５９０－１、５９０－２、５９０－３、５９０－４、９６０　　ＡＤ変換器
　６００、９３０　　行選択回路
　６１０　　計測クロック発生源
　７００、７００ａ、７００ｂ　　制御部
　８００、８００ａ、８００ｂ　　基準回路

Claims (10)

  1. 　入射光の量に応じた画素信号を出力する画素セルが行列状に配置されてなる画素アレイと、
    　前記画素セルから出力される前記画素信号をデジタル信号へ変換するための複数のＡＤ変換器とを備え、
    　前記複数のＡＤ変換器のうち第１のＡＤ変換器は、第１の前記画素信号と基準回路から出力される第１のランプ信号とを比較することにより前記第１の画素信号を第１の前記デジタル信号へと変換し、
    　前記複数のＡＤ変換器のうち第２のＡＤ変換器は、第２の前記画素信号と前記第１のランプ信号に対して所定の時間差で前記基準回路から出力される第２のランプ信号とを比較することにより前記第２の画素信号を第２の前記デジタル信号へと変換する
    　固体撮像装置。
  2. 　前記複数のＡＤ変換器は、前記画素セルの列ごとに対応して配置され、
    　前記第１のＡＤ変換器と前記第２のＡＤ変換器とは、異なる画素セル列に対応して配置されている
    　請求項１に記載の固体撮像装置。
  3. 　前記第１のＡＤ変換器と前記第２のＡＤ変換器とは、同一の画素セル列に対応して配置されている
    　請求項１に記載の固体撮像装置。
  4. 　さらに、
    　異なる画素セル列同士の接続および非接続を切り替えるための列接続制御信号と、前記ＡＤ変換器をパワーセーブするためのパワーセーブ制御信号とを出力する制御部と、
    　前記制御部からの前記列接続制御信号が入力されることにより、異なる画素セル列同士の接続および非接続を切り替える列接続スイッチを有し、前記制御部からの前記パワーセーブ制御信号が入力されることにより、パワーセーブすべき前記ＡＤ変換器に対して前記パワーセーブ制御信号を出力する接続切替スイッチ部とを備える
    　請求項１に記載の固体撮像装置。
  5. 　前記制御部は、
    　異なる複数の前記画素セル列の画素信号を混合しない第１モードでは、
    　前記列接続制御信号により前記列接続スイッチを非接続状態とし、かつ、前記パワーセーブ制御信号により前記列接続スイッチを介して非接続とされた複数の前記画素セル列に属する全ての前記ＡＤ変換器を動作状態とし、
    　異なる複数の前記画素セル列の画素信号を混合し、かつ、低消費電力である第２モードでは、
    　前記列接続制御信号により前記列接続スイッチを接続状態とし、かつ、前記パワーセーブ制御信号により前記列接続スイッチを介して接続された複数の前記画素セル列のうち一の画素セル列に属する前記ＡＤ変換器を動作状態とし、他の画素セル列に属する前記ＡＤ変換器を停止状態とし、
    　異なる複数の前記画素セル列の画素信号を混合し、かつ、高ＳＮである第３モードでは、
    　前記列接続制御信号により前記列接続スイッチを接続状態とし、かつ、前記パワーセーブ制御信号により前記列接続スイッチを介して接続された複数の前記画素セル列に属する全ての前記ＡＤ変換器を動作状態とし、前記列接続スイッチを介して接続された複数の前記画素セル列のうち一の画素セル列に属する画素セルから出力される前記第１の画素信号と、前記第１のランプ信号とを比較することにより前記第１の画素信号を第１の前記デジタル信号へと変換させ、他の画素セル列に属する画素セルから出力される前記第２の画素信号と、前記第２のランプ信号とを比較することにより前記第２の画素信号を第２の前記デジタル信号へと変換させる、
    　請求項４に記載の固体撮像装置。
  6. 　さらに、前記画素セルのそれぞれに対応して配置された色フィルタを備え、
    　前記列接続スイッチは、前記色フィルタが同じ並びで設けられた異なる画素セル列同士の接続および非接続を切り替える
    　請求項４または５に記載の固体撮像装置。
  7. 　前記色フィルタは、ベイヤ配列されており、
    　前記列接続スイッチは、画素セル１列分間隔をあけて並列配置された２つの前記画素セル列の接続および非接続を切り替える
    　請求項６に記載の固体撮像装置。
  8. 　前記列接続スイッチは、隣接して並列配置された２つの画素セル列の接続および非接続を切り替える
    　請求項４または５に記載の固体撮像装置。
  9. 　前記画素アレイは、有効画素と水平ＯＢ画素とを有し、
    　前記ＡＤ変換器は、前記有効画素からなる画素セル列および前記水平ＯＢ画素からなる画素セル列に対応して配置されている
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  10. 　請求項１～９のいずれか１項に記載の固体撮像装置と、
    　異なる複数の画素セル列の間で画素混合をしない高解像度モードと前記複数の画素セル列の間で画素混合をする低解像度モードとの切り替えを行う制御回路部とを備える
    　撮像装置。
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