JP6690539B2 - 信号処理装置、制御方法、撮像素子、並びに、電子機器 - Google Patents
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Description
1.第1の実施の形態(イメージセンサ・比較部)
2.第2の実施の形態(イメージセンサ・単位画素)
3.第3の実施の形態(イメージセンサの他の構成例)
4.第4の実施の形態(撮像装置)
<RTSノイズ>
従来、イメージセンサ等に用いられるアナログ回路、特にA/D変換部は、様々な低ノイズ化が図られている。例えば、一般的なA/D変換部にはコンパレータ(比較部とも称する)が用いられている。
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図2に示す。図2に示されるイメージセンサ100は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ100は、CMOS(Complementary Metal Oxide Semiconductor)を用いたCMOSイメージセンサ、CCD(Charge Coupled Device)を用いたCCDイメージセンサ等として構成される。
画素アレイ101の主な構成例を図3に示す。上述したように、画素領域(画素アレイ101)には、複数の単位画素が面状に並べられて配置されている。図3の例の場合、M×N個の単位画素141(単位画素141−11乃至単位画素141−MN)が、M行N列の行列状(アレイ状)に並べられて配置されている(M、Nは任意の自然数)。以下において、単位画素141−11乃至単位画素141−MNを互いに区別して説明する必要が無い場合、単位画素141と称する。単位画素141の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。
図4は、単位画素141の回路構成の主な構成の例を示す図である。図4に示されるように、単位画素141は、フォトダイオード(PD)151、転送トランジスタ152、リセットトランジスタ153、増幅トランジスタ154、およびセレクトトランジスタ155を有する。
次に、図5を参照して、A/D変換部103(図2)の構成例について説明する。図5に示されるように、A/D変換部103は、カラムA/D変換部161−1乃至カラムA/D変換部161−Nを有する。以下において、カラムA/D変換部161−1乃至カラムA/D変換部161−Nを互いに区別して説明する必要が無い場合、カラムA/D変換部161と称する。カラムA/D変換部161は、画素アレイ101のカラム(単位画素列)毎に設けられている。
次に、図6を参照して、カラムA/D変換部161(図5)の構成例について説明する。図6に示されるように、カラムA/D変換部161は、比較部171、カウンタ172、キャパシタ173、およびキャパシタ174を有する。
比較部181の主な構成例を図7に示す。図7に示されるように、比較部181は、比較部171の差動段として、トランジスタ201乃至トランジスタ205、並びにスイッチ206およびスイッチ207を有する。また、比較部181は、比較部171の増幅段として、トランジスタ211およびトランジスタ212、並びにキャパシタ213を有する。
なお、比較部181が非動作状態の期間において、トランジスタ203およびトランジスタ204のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。
なお、以上に説明した非動作期間は任意である。例えば、図9に示されるように、イメージセンサ100の画素アレイ101からの信号の読み出し処理における水平ブランク期間(時刻T11乃至時刻T12(図9))を非動作期間とするようにしてもよい。
比較部181の構成は、上述した例に限定されない。例えば、図11に示されるように、比較部181の入力トランジスタ(増幅トランジスタ)をPMOS(Positive Metal Oxide Semiconductor)としてもよい。その場合、増幅トランジスタのゲート・ソース間電圧を低減させる電位を電源電位としてもよい。つまり、入力トランジスタのゲートを電源電位に短絡させるようにしてもよい。
また、比較部171の入力端子HiZ_DACおよびHiZ_VSLを、その入力トランジスタのゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。その場合の比較部181の主な構成例を図12に示す。
なお、図6のカラムA/D変換部161の構成において、キャパシタ173およびキャパシタ174を省略するようにしてもよい。つまり、比較部181において、キャパシタ173およびキャパシタ174を省略するようにしてもよい。その場合の比較部181の主な構成例を図13に示す。
また、短絡部や、その短絡部を比較部の出力側から切断する切断部を、ドレインとゲートの短絡回路部分に設けるようにしてもよい。その場合の比較部181の主な構成例を図14に示す。
<単位画素>
例えば、本技術は、画素アレイ101単位画素141に適用することもできる。図15にその場合の単位画素141の主な構成例を示す。
<イメージセンサの物理構成>
なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ(チップ)やそのパッケージ(チップ)が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ(チップ)として実現する場合、そのパッケージ(チップ)において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。
例えば、以上においては、A/D変換部103には単位画素列毎にA/D変換部(カラムA/D変換部161)が設けられ、各カラムA/D変換部161が、その単位画素列の各単位画素から読み出される信号をA/D変換するように説明したが、A/D変換部103の構成例はこれに限定されない。例えば、画素アレイ101において、所定数の単位画素毎に画素ユニットが形成され、A/D変換部103にはその画素ユニット毎にA/D変換部(エリアA/D変換部)が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニットに属する各単位画素から読み出される信号をA/D変換するようにしてもよい。
<撮像装置>
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置(電子機器等)に本技術を適用するようにしてもよい。図19は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図19に示される撮像装置600は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
(1) ゲートに入力される信号を増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える信号処理装置。
(2) 前記増幅トランジスタは、NMOS(Negative Metal Oxide Semiconductor)である
(1)に記載の信号処理装置。
(3) 前記短絡部は、前記増幅トランジスタの前記ゲートをグランド電位に短絡させることができる
(2)に記載の信号処理装置。
(4) 前記増幅トランジスタは、PMOS(Positive Metal Oxide Semiconductor)である
(1)乃至(3)のいずれかに記載の信号処理装置。
(5) 前記短絡部は、前記増幅トランジスタの前記ゲートを電源電位に短絡させることができる
(4)に記載の信号処理装置。
(6) 前記増幅トランジスタは、入力される2信号の信号レベルを比較し、比較結果を出力する比較部の入力トランジスタである
(1)乃至(5)のいずれかに記載の信号処理装置。
(7) 前記増幅トランジスタの前記ゲートとドレインを短絡させることにより、前記比較部の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部をさらに備え、
前記短絡部は、前記オートゼロ部により前記ゲートと前記ドレインが短絡された前記増幅トランジスタの前記ドレインを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
(6)に記載の信号処理装置。
(8) 前記短絡部により前記増幅トランジスタの前記ゲートが、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡される際、前記短絡部と、前記比較部の出力側とを切断する切断部をさらに備える
(6)または(7)に記載の信号処理装置。
(9) 前記比較部から出力される前記比較結果が変化するまでをカウントするカウンタをさらに備え、
前記比較部は、入力アナログ信号と所定の参照信号とで信号レベルを比較してその比較結果を前記カウンタに出力し、
前記カウンタは、前記比較結果が変化するまでをカウントしてそのカウント値を、前記入力アナログ信号をA/D変換したデジタルデータとして出力する
(6)乃至(8)のいずれかに記載の信号処理装置。
(10) 前記比較部は、画素領域に形成される単位画素から読み出された信号と前記参照信号とで信号レベルを比較し、
前記カウンタは、前記比較部から出力される比較結果が変化するまでのカウント値を、前記信号をA/D変換したデジタルデータとして出力する
(9)に記載の信号処理装置。
(11) 前記比較部は、前記単位画素が行列状に配置された画素領域の、自身に対応する列の単位画素から読み出された信号と前記参照信号とで信号レベルを比較する
(10)に記載の信号処理装置。
(12) 前記短絡部は、前記比較部が非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
(10)または(11)に記載の信号処理装置。
(13) 前記期間は、前記信号の読み出し処理における水平ブランク期間である
(12)に記載の信号処理装置。
(14) 前記期間は、前記信号の読み出し処理における垂直ブランク期間である
(12)または(13)に記載の信号処理装置。
(15) 前記増幅トランジスタは、画素領域の各単位画素に形成され、フローティングディフュージョンの電位変化を増幅し、アナログ信号として出力する増幅トランジスタであり、
前記短絡部は、前記フローティングディフュージョンを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
(1)乃至(14)のいずれかに記載の信号処理装置。
(16) 前記短絡部を制御する制御部をさらに備え、
前記制御部は、前記増幅トランジスタが非動作状態の期間において、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
(1)乃至(15)のいずれかに記載の信号処理装置。
(17) 前記制御部は、
前記増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させ、
前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
(16)に記載の信号処理装置。
(18) ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させ、
前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
制御方法。
(19) 複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと
を備え、
前記比較部は、
前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える撮像素子。
(20) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと
を備え、
前記比較部は、
前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える電子機器。
Claims (19)
- ゲートに入力される信号を増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と、
前記増幅トランジスタが非動作状態の期間において、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる制御部と
を備える信号処理装置。 - 前記増幅トランジスタは、NMOS(Negative Metal Oxide Semiconductor)である
請求項1に記載の信号処理装置。 - 前記短絡部は、前記増幅トランジスタの前記ゲートをグランド電位に短絡させることができる
請求項2に記載の信号処理装置。 - 前記増幅トランジスタは、PMOS(Positive Metal Oxide Semiconductor)である
請求項1に記載の信号処理装置。 - 前記短絡部は、前記増幅トランジスタの前記ゲートを電源電位に短絡させることができる
請求項4に記載の信号処理装置。 - 前記増幅トランジスタは、入力される2信号の信号レベルを比較し、比較結果を出力する比較部の入力トランジスタである
請求項1に記載の信号処理装置。 - 前記増幅トランジスタの前記ゲートとドレインを短絡させることにより、前記比較部の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部をさらに備え、
前記短絡部は、前記オートゼロ部により前記ゲートと前記ドレインが短絡された前記増幅トランジスタの前記ドレインを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
請求項6に記載の信号処理装置。 - 前記短絡部により前記増幅トランジスタの前記ゲートが、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡される際、前記短絡部と、前記比較部の出力側とを切断する切断部をさらに備える
請求項6に記載の信号処理装置。 - 前記比較部から出力される前記比較結果が変化するまでをカウントするカウンタをさらに備え、
前記比較部は、入力アナログ信号と所定の参照信号とで信号レベルを比較してその比較結果を前記カウンタに出力し、
前記カウンタは、前記比較結果が変化するまでをカウントしてそのカウント値を、前記入力アナログ信号をA/D変換したデジタルデータとして出力する
請求項6に記載の信号処理装置。 - 前記比較部は、画素領域に形成される単位画素から読み出された信号と前記参照信号とで信号レベルを比較し、
前記カウンタは、前記比較部から出力される比較結果が変化するまでのカウント値を、前記信号をA/D変換したデジタルデータとして出力する
請求項9に記載の信号処理装置。 - 前記比較部は、前記単位画素が行列状に配置された画素領域の、自身に対応する列の単位画素から読み出された信号と前記参照信号とで信号レベルを比較する
請求項10に記載の信号処理装置。 - 前記短絡部は、前記比較部が非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
請求項10に記載の信号処理装置。 - 前記期間は、前記信号の読み出し処理における水平ブランク期間である
請求項12に記載の信号処理装置。 - 前記期間は、前記信号の読み出し処理における垂直ブランク期間である
請求項12に記載の信号処理装置。 - 前記増幅トランジスタは、画素領域の各単位画素に形成され、フローティングディフュージョンの電位変化を増幅し、アナログ信号として出力する増幅トランジスタであり、
前記短絡部は、前記フローティングディフュージョンを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
請求項1に記載の信号処理装置。 - 前記制御部は、
前記増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させ、
前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
請求項1に記載の信号処理装置。 - ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させ、
前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
制御方法。 - 複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと、
前記比較部を制御する制御部と
を備え、
前記比較部は、
前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
前記制御部の制御に従って、前記増幅トランジスタが非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える撮像素子。 - 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと、
前記比較部を制御する制御部と
を備え、
前記比較部は、
前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
前記制御部の制御に従って、前記増幅トランジスタが非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える電子機器。
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