JP6691668B2 - 信号処理装置、制御方法、撮像素子、並びに、電子機器 - Google Patents

信号処理装置、制御方法、撮像素子、並びに、電子機器 Download PDF

Info

Publication number
JP6691668B2
JP6691668B2 JP2016558979A JP2016558979A JP6691668B2 JP 6691668 B2 JP6691668 B2 JP 6691668B2 JP 2016558979 A JP2016558979 A JP 2016558979A JP 2016558979 A JP2016558979 A JP 2016558979A JP 6691668 B2 JP6691668 B2 JP 6691668B2
Authority
JP
Japan
Prior art keywords
unit
signal
comparison
period
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016558979A
Other languages
English (en)
Other versions
JPWO2016076139A1 (ja
Inventor
辰徳 中原
辰徳 中原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPWO2016076139A1 publication Critical patent/JPWO2016076139A1/ja
Application granted granted Critical
Publication of JP6691668B2 publication Critical patent/JP6691668B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
    • G01R19/1658—AC voltage or recurrent signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/1659—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window)
    • G01R19/16595—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window) with multi level indication
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/61—Noise processing, e.g. detecting, correcting, reducing or removing noise the noise originating only from the lens unit, e.g. flare, shading, vignetting or "cos4"
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本技術は、信号処理装置、制御方法、撮像素子、並びに、電子機器に関し、特に、消費電力の増大を抑制することができるようにした信号処理装置、制御方法、撮像素子、並びに、電子機器に関する。
従来、アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号を比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるA/D変換方式があった（例えば、特許文献１参照）。
特開２００８−１３６０４２号公報
近年、半導体基板等に形成される電子回路において低消費電力化が求められているが、このようなA/D変換を行う電子回路において、消費電力の増大を抑制するために電流を絞ると、アナログの単位信号と参照信号とを比較する比較部の応答が遅くなり、A/D変換性能、特に変換処理の高速性を低減させてしまうおそれがあった。つまり、A/D変換の十分な高速性を維持するために、消費電力の増大を抑制することが困難であった。
本技術は、このような状況に鑑みて提案されたものであり、消費電力の増大を抑制することができるようにすることを目的とする。
本技術の一側面は、複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、前記比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御部を備える信号処理装置である。
前記比較部が、前記差動段に、互いに並列に接続される、電流を供給する電流源部と前記電流源部の電流の経路を切断することができるスイッチとの組を複数有し、前記制御部は、前記複数の組の内の一部について、前記スイッチをオフにして前記電流源部が供給する電流の経路を切断することにより、前記オートゼロ期間の前記電流量を低減させることができる。
前記制御部は、オフにする前記スイッチを設定し、前記オートゼロ期間において、設定した前記スイッチをオフにすることができる。
前記比較部が、前記差動段に、電流を供給する電流源部を有し、前記制御部は、前記電流源部のゲート電位を下げることにより、前記オートゼロ期間の前記電流量を低減させることができる。
前記比較部をさらに備えることができる。
前記比較部による前記複数の信号の信号レベルの比較の結果が変化するまでをカウントするカウンタをさらに備えることができる。
前記複数の信号は、所定の参照信号と、単位画素から読み出された信号とを含むようにすることができる。
前記比較部は、相関二重サンプリングのリセット期間において、前記参照信号と前記単位画素から読み出されたリセット信号とを比較し、前記相関二重サンプリングの信号読み出し期間において、前記参照信号と前記単位画素から読み出された画素信号とを比較し、前記制御部は、前記リセット期間の前記比較期間および前記信号読み出し期間の前記比較期間に対して、前記オートゼロ期間の前記電流量を低減させることができる。
本技術の一側面は、また、複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、前記比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御方法である。
本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、前記比較部による前記信号レベルの比較の結果が変化するまでをカウントするカウンタと、前記比較部の差動段の電流量を制御し、前記比較部が前記単位画素から読み出された信号と前記参照信号とで信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御部とを備える撮像素子である。
本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、前記比較部による前記信号レベルの比較の結果が変化するまでをカウントするカウンタと、前記比較部の差動段の電流量を制御し、前記比較部が前記単位画素から読み出された信号と前記参照信号とで信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御部とを備える電子機器である。
本技術の一側面においては、複数の信号の信号レベルを比較する比較部の差動段の電流量が制御され、その比較部が複数の信号の信号レベルを比較する期間である比較期間に対して、その比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の電流量が低減される。
本技術の他の側面においては、複数の単位画素が行列状に配置される画素アレイを有する撮像素子において、その画素アレイの単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部の差動段の電流量が制御され、その比較部が単位画素から読み出された信号と参照信号とで信号レベルを比較する期間である比較期間に対して、その比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の電流量が低減される。
本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを有する撮像素子において、その画素アレイの単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部の差動段の電流量が制御され、その比較部が単位画素から読み出された信号と参照信号とで信号レベルを比較する期間である比較期間に対して、その比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の電流量が低減される。
本技術によれば、信号を処理することが出来る。また本技術によれば、消費電量の増大を抑制することができる。
比較部の主な構成例を示す図である。 比較の様子の例を説明するタイミングチャートである。 イメージセンサの主な構成例を示す図である。 画素アレイの主な構成例を示す図である。 単位画素の主な構成例を示す図である。 A/D変換部の主な構成例を示す図である。 カラムA/D変換部の主な構成例を示す図である。 比較部の主な構成例を示す図である。 比較の様子の例を説明するタイミングチャートである。 比較の様子の例を説明する図である。 比較の様子の例を説明する図である。 比較の様子の例を説明する図である。 比較の様子の例を説明する図である。 比較結果の様子の例を説明するタイミングチャートである。 制御処理の流れの例を説明するフローチャートである。 比較部の他の構成例を示す図である。 比較の様子の他の例を説明するタイミングチャートである。 制御処理の流れの他の例を説明するフローチャートである。 比較部のさらに他の構成例を示す図である。 比較の様子のさらに他の例を説明するタイミングチャートである。 制御処理の流れのさらに他の例を説明するフローチャートである。 イメージセンサの物理構成の例を示す図である。 画素ユニットの例を示す図である。 イメージセンサの他の構成例を示す図である。 イメージセンサの他の構成例を示す図である。 撮像装置の主な構成例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（イメージセンサ）
３．第３の実施の形態（イメージセンサ）
４．第４の実施の形態（イメージセンサの他の構成例）
５．第５の実施の形態（撮像装置）
＜１．第１の実施の形態＞
＜比較部の消費電力と応答速度＞
アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号を比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるA/D変換方式がある。
このようなA/D変換に用いられる一般的な比較部の主な構成例を図１に示す。図１に示されるように、一般的な比較部は、図中左の差動段と図中右の増幅段とにより構成される。この比較部は、差動段の入力端子１２から入力される信号の信号レベルを入力端子１１から入力される参照信号の信号レベルと比較し、その比較結果を示す信号を増幅段の出力端子１３より出力する。
差動段には、スイッチ２１および電流源部２２が設けられている。電流源部２２はゲート電位VGに応じた電流を供給する。スイッチ２１は、オフすることにより、電流源部２２のドレイン側の電流経路を切断することができる。すなわち、スイッチ２１は、オフすることにより、電流源部２２からの電流の供給を止めることができる。
このような構成の比較部を用いて画素から読み出された信号をA/D変換する場合、そのA/D変換が行われる間（A/D変換期間の間）、図２に示されるタイミングチャートのように、スイッチ２１の制御信号はHighに保たれ、スイッチ２１の状態はオン状態に維持される。つまり、電流源部２２の電流は一定（電流I）に保たれる。図２の例においては、相関二重サンプリング方式によるA/D変換が行われているが、この相関二重サンプリングのオートゼロ期間（時刻t0乃至時刻t1）、画素から読み出されたリセット信号と参照信号との比較が行われるＰ相コンパレート期間（時刻t2乃至時刻t3）、画素から読み出された画素信号と参照信号との比較が行われるＤ相コンパレート期間（時刻t4乃至時刻t5）を含むA/D変換期間の全てにおいて、電流源部２２の電流は一定（電流Ｉ）に保たれている。
近年、半導体基板等に形成される電子回路において低消費電力化が求められている。そこで、図１の比較部において消費電力の増大を抑制するためには、例えば、電流Ｉを小さくすることが考えられる。しかしながら、このような比較部において、電流源部２２の電流と比較部の応答速度はトレードオフの関係にある。したがって、この電流Ｉを小さくすると、アナログの単位信号と参照信号とを比較する比較部の応答が遅くなり、A/D変換性能、特に変換処理の高速性を低減させてしまうおそれがあった。
近年においては、A/D変換の高速化が求められており、A/D変換の処理速度のマージンは少ない場合が多く、電流Iを小さくすることが困難であった。つまり、A/D変換の十分な高速性を維持するために、消費電力の増大を抑制することが困難であった。
＜比較部の電流制御＞
そこで、複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、その比較部が複数の信号の信号レベルを比較する期間である比較期間に対して、その比較期間以外の期間の電流量を低減させるようにする。
例えば、信号処理装置において、複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、その比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、その比較期間以外の期間の電流量を低減させる制御部を備えるようにする。
このようにすることにより、信号処理装置は、消費電力の増大を抑制することができる。
なお、差動段に、互いに並列に接続される、電流を供給する電流源部とその電流源部の電流の経路を切断することができるスイッチとの組を複数設け、その複数の組の内の一部について、スイッチをオフにして電流源部が供給する電流の経路を切断することにより、比較期間以外の期間の電流量を低減させるようにしてもよい。
このようにすることにより、スイッチのオン・オフという容易な制御により、比較期間以外の期間において電流源の電流量を、比較期間よりも低減させることができる。すなわち、電流量の制御をより容易に行うことができる。また、電流量をより高速に変化させることができるため、電流量の制御をより高速に行うことができる。
また、比較期間に対して、比較部のオートゼロ期間の前記電流量を低減させるようにしてもよい。このようにすることにより、比較部の出力遅延を低減させることができる。
また、比較部をさらに備えるようにしてもよい。これにより、消費電力の増大を抑制しながら、複数の信号の信号レベルの比較を行うことができる。さらに、その比較部による複数の信号の信号レベルの比較の結果が変化するまでをカウントするカウンタを備えるようにしてもよい。これにより、消費電力の増大を抑制しながら、アナログ信号のA/D変換を行うことができる。
さらに、その場合、上述した複数の信号は、所定の参照信号と、単位画素から読み出された信号とを含むようにしてもよい。このようにすることにより、画素から読み出された信号をA/D変換する場合において、消費電力の増大を抑制することができる。
さらに、比較部が、A/D変換において相関二重サンプリングを行うようにしてもよい。そして、その相関二重サンプリングのリセット期間において、参照信号と単位画素から読み出されたリセット信号とを比較し、相関二重サンプリングの信号読み出し期間において、参照信号と単位画素から読み出された画素信号とを比較するようにしてもよい。そして、そのリセット期間の比較期間および信号読み出し期間の比較期間に対して、それらの比較期間以外の期間の電流量を低減させるようにしてもよい。このようにすることにより、相関二重サンプリングにおいて、消費電力の増大を抑制することができる。
＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図３に示す。図３に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
図３に示されるように、イメージセンサ１００は、画素アレイ１０１、参照電圧発生部１０２、A/D変換部１０３、水平転送部１０４、制御部１１１、および垂直走査部１１２を有する。
画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。画素アレイ１０１の構成の詳細については後述するが、単位画素から読み出されたアナログ信号は、垂直信号線１２１−１乃至垂直信号線１２１−Ｎのいずれかを介してA/D変換部１０３に伝送される。以下において、垂直信号線１２１−１乃至垂直信号線１２１−Ｎを互いに区別して説明する必要が無い場合、垂直信号線１２１と称する。
参照電圧発生部１０２は、A/D変換部１０３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。この参照信号の波形は任意である。例えば、参照信号をランプ波（のこぎり波）としてもよい。以下においては、参照信号としてランプ波（Ramp）を用いる場合を例に説明する。参照電圧発生部１０２は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線１２２を介してA/D変換部１０３に供給される。
A/D変換部１０３は、その参照信号を用いて、画素アレイ１０１から垂直信号線１２１を介して伝送される（各単位画素から読み出された）アナログ信号等をA/D変換し、そのデジタルデータを、信号線１２３−１乃至信号線１２３−Ｎのいずれかを介して水平転送部１０４に出力する。以下において、信号線１２３−１乃至信号線１２３−Ｎを互いに区別して説明する必要が無い場合、信号線１２３と称する。
水平転送部１０４は、A/D変換部１０３から信号線１２３を介して供給されるデジタルデータを、信号線１２４を介してイメージセンサ１００の外部等に転送する。
制御部１１１は、制御線１３１を介して制御信号を供給することにより参照電圧発生部１０２を制御する。また、制御部１１１は、制御線１３２を介して制御信号を供給することによりA/D変換部１０３を制御する。また、制御部１１１は、制御線１３３を介して制御信号を供給することにより水平転送部１０４を制御する。また、制御部１１１は、制御線１３４を介して制御信号を供給することにより垂直走査部１１２を制御する。このように、イメージセンサ１００の各部を制御することにより、制御部１１１は、イメージセンサ１００全体の動作（各部の動作）を制御する。
なお、図３においては、上述した制御線１３１乃至制御線１３４がそれぞれ１本の点線（点線矢印）により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。
垂直走査部１１２は、制御部１１１に制御されて、制御線１２５−１乃至制御線１２５−Ｍを介して制御信号を供給することにより、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。なお、以下において、制御線１２５−１乃至制御線１２５−Ｍを互いに区別して説明する必要が無い場合、制御線１２５と称する。
＜画素アレイ＞
画素アレイ１０１の主な構成例を図４に示す。上述したように、画素領域（画素アレイ１０１）には、複数の単位画素が面状に並べられて配置されている。図４の例の場合、Ｍ×Ｎ個の単位画素１４１（単位画素１４１−１１乃至単位画素１４１−ＭＮ）が、Ｍ行Ｎ列の行列状（アレイ状）に並べられて配置されている（Ｍ、Ｎは任意の自然数）。以下において、単位画素１４１−１１乃至単位画素１４１−ＭＮを互いに区別して説明する必要が無い場合、単位画素１４１と称する。単位画素１４１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。
図４に示されるように、単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）が形成されている。そして、各垂直信号線１２１は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号をA/D変換部１０３に伝送する。また、図４に示されるように、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線１２５（制御線１２５−１乃至制御線１２５−Ｍ）が形成されている。そして、各制御線１２５は、自身に対応する単位画素行の各単位画素に接続され、垂直走査部１１２から供給される制御信号を、その各単位画素に伝送する。
つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線１２１と、自身が属する単位画素行に割り当てられた制御線１２５とに接続されており、その制御線１２５を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２１を介してA/D変換部１０３に供給する。
なお、図４において各行の制御線１２５は１本の線として示されているが、この各行の制御線１２５が複数の制御線により構成されるようにしてもよい。
＜単位画素構成＞
図５は、単位画素１４１の回路構成の主な構成の例を示す図である。図５に示されるように、単位画素１４１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、およびセレクトトランジスタ１５５を有する。
フォトダイオード（PD）１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード（PD）１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続され、光電荷が光正孔として読み出される方式としてもよい。
転送トランジスタ１５２は、フォトダイオード（PD）１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、垂直走査部１１２から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。つまり、この転送制御線（TRG）は、図４の制御線１２５に含まれる。
転送制御線（TRG）の信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１５１からの光電荷の転送が行われない（フォトダイオード（PD）１５１において光電荷が蓄積される）。これに対して、転送制御線（TRG）の信号がオン状態のとき、フォトダイオード（PD）１５１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。
リセットトランジスタ１５３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１５３のゲート電極には、垂直走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。つまり、このリセット制御線（RST）は、図４の制御線１２５に含まれる。
リセット制御線（RST）の信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。
増幅トランジスタ１５４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。
例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を画素信号（光蓄積信号レベル）としてセレクトトランジスタ１５５に出力する。
セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２１（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、垂直走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。つまり、このセレクト制御線（SEL）は、図３の制御線１２５に含まれる。
セレクト制御線（SEL）の信号（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号として、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。
＜A/D変換部の構成＞
次に、図６を参照して、A/D変換部１０３（図３）の構成例について説明する。図６に示されるように、A/D変換部１０３は、カラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎを有する。以下において、カラムA/D変換部１６１−1乃至カラムA/D変換部１６１−Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部１６１と称する。カラムA/D変換部１６１は、画素アレイ１０１のカラム（単位画素列）毎に設けられている。
そして、図５に示されるように、各カラムA/D変換部１６１（カラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎ）には、自身に対応するカラムの垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）と、参照信号線１２２とが接続されている。カラムA/D変換部１６１は、シングルスロープA/D変換方式でA/D変換を行う。すなわち、各カラムA/D変換部１６１は、自身に対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される信号を、参照信号線１２２を介して参照電圧発生部１０２から供給される参照信号を利用して、A/D変換する。
また、図６に示されるように、各カラムA/D変換部１６１には、自身に対応するカラムの信号線１２３（信号線１２３−１乃至信号線１２３−Ｎ）が接続されている。各カラムA/D変換部１６１は、自身において得られたA/D変換結果を、自身に対応する信号線１２３を介して水平転送部１０４に供給する。
さらに、図６に示されるように、各カラムA/D変換部１６１には、制御線１３２（制御線１３２−１乃至制御線１３２−Ｎ）が接続されている。各カラムA/D変換部１６１は、自身に対応する制御線１３２を介して制御部１１１から供給される制御信号（すなわち、制御部１１１の制御）に基づいて駆動する。
＜カラムA/D変換部の構成＞
次に、図７を参照して、カラムA/D変換部１６１（図６）の構成例について説明する。図７に示されるように、カラムA/D変換部１６１は、比較部１７１、カウンタ１７２、キャパシタ１７３、およびキャパシタ１７４を有する。
２入力１出力の比較部１７１は、その入力端子HiZ_VSLが、キャパシタ１７４を介して、自身の対応するカラムの垂直信号線１２１に接続され、その入力端子HiZ_DACが、キャパシタ１７３を介して参照信号線１２２に接続され、その出力端子VCOが、カウンタ１７２に接続されている。
比較部１７１は、垂直信号線１２１およびキャパシタ１７４を介して入力端子HiZ_VSLに入力される入力信号（例えば単位画素１４１から読み出されたアナログ信号）と、参照信号線１２２およびキャパシタ１７３を介して入力端子HiZ_DACに入力される参照信号とを比較し（信号レベルの比較を行い）、その比較結果をカウンタ１７２に出力する。つまり、比較部１７１は、入力信号と参照信号とのいずれの信号レベルが大きいかを示す信号を出力端子VCOから出力し、カウンタ１７２に供給する。
例えば、この比較結果を示す信号は、１ビットのデジタルデータである。例えば、参照信号（入力端子HiZ_DACに入力される信号）の信号レベルが、入力信号（入力端子HiZ_VSLに入力される信号）の信号レベルより大きい場合、この比較結果を示す信号の値が「０」となり、逆の場合、値が「１」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。
カウンタ１７２は、入力端子が比較部１７１の出力端子VCOに接続され、出力端子が、自身に対応するカラムの信号線１２３に接続されている。カウンタ１７２には、比較部１７１から比較結果が供給される。カウンタ１７２は、カウント開始からその比較結果が反転（出力端子VCOの信号レベルが変化）するまでのクロック信号のクロック数をカウントする（つまり、比較結果が反転するまでの時間を計測する）。そして、カウンタ１７２は、比較結果が反転した時点でそれまでのカウント値を、比較部１７１の入力端子HiZ_VSLに入力される入力信号のA/D変換結果（つまり、単位画素１４１から読み出された信号のデジタルデータ）として、信号線１２３を介して水平転送部１０４に出力する。
キャパシタ１７３およびキャパシタ１７４は、容量が固定の（所定の容量を有する）キャパシタである。
なお、図７に示されるように、比較部１７１、キャパシタ１７３、およびキャパシタ１７４をまとめて比較部１８１としてもよい（キャパシタ１７３およびキャパシタ１７４を比較部の構成に含めるようにしてもよい）。
以上のように、制御部１１１は、比較部１８１（若しくは比較部１７１）を制御する。すなわち、制御部１１１が、比較部１８１の差動段の電流量を制御し、比較期間に対して、比較期間以外の期間の電流量を低減させる。なお、換言するに、制御部１１１は、カラムA/D変換部１６１（比較部１８１およびカウンタ１７２）、A/D変換部１０３、またはイメージセンサ１００を制御するとも言える。
＜比較部の構成＞
比較部１８１の主な構成例を図８に示す。図８に示されるように、比較部１８１は、図中左に示される差動段と、図中右に示される増幅段とを有する。比較部１８１は、その差動段として、トランジスタ２０１およびトランジスタ乃至トランジスタ２０４、入力端子２０５および入力端子２０６、スイッチ２０７およびスイッチ２０８、並びに、キャパシタ１７３およびキャパシタ１７４を有する。また、比較部１８１は、その差動段として、スイッチ２１１、電流源部２１２、スイッチ２１３、および電流源部２１４を有する。さらに、比較部１８１は、その増幅段として、トランジスタ２２１、電流源部２２２、スイッチ２２３、キャパシタ２２４、および出力端子２２５を有する。
トランジスタ２０１およびトランジスタ２０２は、PMOS（Positive Metal Oxide Semiconductor）トランジスタであり、差動増幅の負荷トランジスタである。トランジスタ２０１のソースは電源電圧（電源）に接続され、ゲートはトランジスタ２０２のゲートに接続され、ドレインはトランジスタ２０３のドレインに接続される。また、トランジスタ２０１のゲートとドレインは短絡されている。トランジスタ２０２のソースは電源電圧（電源）に接続され、ゲートはトランジスタ２０１のゲートに接続され、ドレインはトランジスタ２０４のドレインに接続されている。また、トランジスタ２０２のドレイン、は増幅段（トランジスタ２２１のゲート）にも接続されている。
トランジスタ２０３およびトランジスタ２０４は、NMOS（Negative Metal Oxide Semiconductor）トランジスタであり、それぞれ、入力端子から入力された信号を増幅する増幅トランジスタである。トランジスタ２０３のドレインはトランジスタ２０１のドレインとゲートに接続され、ゲートはキャパシタ１７３を介して入力端子２０５に接続され、ソースはスイッチ２１１およびスイッチ２１３に（トランジスタ２０４のソースにも）接続されている。トランジスタ２０４のドレインはトランジスタ２０２のドレインと、増幅段（トランジスタ２２１のゲート）とに接続され、ゲートはキャパシタ１７４を介して入力端子２０６に接続され、ソースはスイッチ２１１およびスイッチ２１３に（トランジスタ２０３のソースにも）接続されている。
入力端子２０５は、参照信号線１２２に接続されており、参照信号が入力される。入力端子２０６は、垂直信号線１２１に接続されており、単位画素１４１から読み出された信号（リセット信号や画素信号等）が入力される。
スイッチ２０７は、トランジスタ２０３のドレインとゲートとの間に設けられており、制御部１１１に制御されて（制御線１３２Ａを介して制御部１１１から供給される制御信号に従って）駆動する（オン・オフが切り替えられる）。このスイッチ２０７がオン状態になるとトランジスタ２０３のドレインとゲートとが短絡され、オートゼロが行われる。スイッチ２０８は、トランジスタ２０４のドレインとゲートとの間に設けられており、制御部１１１に制御されて（制御線１３２Ｂを介して制御部１１１から供給される制御信号に従って）駆動する（オン・オフが切り替えられる）。このスイッチ２０８がオン状態になるとトランジスタ２０４のドレインとゲートとが短絡され、オートゼロが行われる。
スイッチ２１１は、電流源部２１２に対して直列に接続されており、制御部１１１に制御されて（制御線１３２Ｄを介して制御部１１１から供給される制御信号に従って）駆動する（オン・オフが切り替えられる）。このスイッチ２１１がオン状態になると電流源部２１２のドレインとトランジスタ２０３およびトランジスタ２０４のソースとの間が接続され、オフ状態となるとそれらの間が切断される。
電流源部２１２は、トランジスタ等よりなる電流源である。電流源部２１２のドレインはスイッチ２１１に接続され、ソースは接地されている。この電流源部２１２は、スイッチ２１１がオン状態のとき、ゲートに供給される電位（ゲート電位）VGに応じた電流を差動段に供給する。
スイッチ２１３は、電流源部２１４に対して直列に接続されており、制御部１１１に制御されて（制御線１３２Ｅを介して制御部１１１から供給される制御信号に従って）駆動する（オン・オフが切り替えられる）。このスイッチ２１３がオン状態になると電流源部２１４のドレインとトランジスタ２０３およびトランジスタ２０４のソースとの間が接続され、オフ状態となるとそれらの間が切断される。
電流源部２１４は、トランジスタ等よりなる電流源である。電流源部２１４のドレインはスイッチ２１３に接続され、ソースは接地されている。この電流源部２１４は、スイッチ２１３がオン状態のとき、ゲートに供給される電位（ゲート電位）VGに応じた電流を差動段に供給する。
増幅段のトランジスタ２２１は、PMOSトランジスタであり、差動段の差動対出力電圧を増幅する。トランジスタ２２１のソースは電源電圧（電源）に接続され、ゲートはトランジスタ２０２のドレイン（差動対出力）に接続され、ドレインは電流源部２２２のドレインと出力端子２２５に接続される。
電流源部２２２は、NMOSトランジスタ等よりなる電流源である。電流源部２２２のドレインはトランジスタ２２１のドレイン、スイッチ２２３、および出力端子２２５に接続され、ゲートはスイッチ２２３およびキャパシタ２２４に接続され、ソースは接地されている。
電流源部２２２のドレインとゲートとの間には、スイッチ２２３が設けられている。このスイッチ２２３は、制御部１１１に制御されて（制御線１３２Ｃを介して制御部１１１から供給される制御信号に従って）駆動する（オン・オフが切り替えられる）。このスイッチ２２３がオン状態になるとトランジスタ２２１のドレイン、電流源部２２２のドレイン、および出力端子２２５と、電流源部２２２のゲートおよびキャパシタ２２４との間が接続され、オフ状態となるとそれらの間が切断される。
キャパシタ２２４は、その一方が電流源部２２２のゲートおよびスイッチ２２３に接続され、他方が接地されている。
図８に示されるように、スイッチ２１１および電流源部２１２と、スイッチ２１３および電流源部２１４とは、互いに並列に構成されている。
＜比較期間以外の期間の電流量低減＞
制御部１１１は、制御線１３２（制御線１３２Ａ乃至制御線１３２Ｅ）を介して制御信号を供給することにより、比較部１８１（スイッチ２０７、スイッチ２０８、スイッチ２１１、スイッチ２１３、およびスイッチ２２３）を制御する。例えば、カラムA/D変換部１６１が相関二重サンプリング（CDS（Correlated Double Sampling））によりA/D変換を行うとする。そのカラムA/D変換部１６１が単位画素１４１から読み出された信号をA/D変換する間（A/D変換期間）において、制御部１１１は、図９に示されるタイミングチャートのように、比較部１８１を制御する。
相関二重サンプリングでは、リセット期間において、単位画素１４１からリセット信号が読み出されてA/D変換され（参照信号と比較され）、信号読み出し期間において、単位画素１４１から画素信号が読み出されてA/D変換される（参照信号と比較される）。つまり、比較部１８１は、図９に示されるA/D変換期間の内、時刻t2乃至時刻t3の期間（Ｐ相コンパレート期間）において、単位画素１４１から読み出されたリセット信号と参照信号とで信号レベルを比較し、時刻t4乃至時刻t5の期間（Ｄ相コンパレート期間）において、単位画素１４１から読み出された画素信号と参照信号とを比較する。つまり、比較部１８１は、信号を比較する比較期間として、Ｐ相コンパレート期間とＤ相コンパレート期間を有する。
このようなA/D変換期間において、制御部１１１は、図２のスイッチ２１の場合と同様に、制御線１３２Ｄを介して供給する制御信号の値を「Ｈ（High）」に保つことにより、スイッチ２１１をオン状態に保つ。また、制御部１１１は、比較期間（Ｐ相コンパレート期間およびＤ相コンパレート期間）において、制御線１３２Ｅを介して供給する制御信号の値を「Ｈ」にしてスイッチ２１３をオン状態にし、その比較期間以外の期間において、制御線１３２Ｅを介して供給する制御信号の値を「Ｌ（Low）」にしてスイッチ２１３をオフ状態にする。これにより、比較期間においては、電流源部２１２および電流源部２１４が電流を供給し、比較期間以外の期間においては、電流源部２１２が電流を供給するようになる。
したがって、仮に電流源部２１２と電流源部２１４のトランジスタサイズを同一とすると、比較期間以外の期間の電流源部２１２および電流源部２１４が供給する電流量は、図９に示されるように、比較期間の電流量Ｉの２分の１（I/2）となる。つまり、制御部１１１は、十分な応答速度が必要な比較期間においては電流量を低減させずに、応答速度が遅くなることが許容される期間（比較期間以外の期間）において電流量を低減させるように制御する。
このような制御を行うことにより、電流源部２１２と電流源部２１４が供給する電流量のA/D変換期間の平均（I'ave）は、スイッチ２１１およびスイッチ２１３をオン状態に保つ場合の電流量Iよりも小さくなる（I'ave < I）。したがって、制御部１１１は、比較部１８１の応答速度を実質的に低減させずに、比較部１８１の消費電力量の増大を抑制することができる。
＜オートゼロ期間の電流量低減＞
また、制御部１１１が、比較部１８１がオートゼロを行うオートゼロ期間（時刻t1乃至時刻t2）の電流量を、比較期間に対して低減させることにより、比較部１８１の出力遅延を低減し、その応答速度を向上させることができる。図１０乃至図１４を参照して説明する。
オートゼロ期間（例えば図１０に示される時刻t01）における比較部１８１の状態を図１１に示す。図１１の状態において、スイッチ２０７、スイッチ２０８、およびスイッチ２２３はオン状態である（制御部１１１が制御線１３２Ａ乃至制御線１３２Ｃを介して供給する制御信号の値が「Ｌ」である）。
この状態において、制御部１１１は、制御線１３２Ｄを介して値「Ｈ」の制御信号を供給してスイッチ２１１をオン状態とし、制御線１３２Ｅを介して値「Ｌ」の制御信号を供給してスイッチ２１３をオフ状態とする。電流源部２１２に電流Iが流れるとすると、差動部には、それぞれI/2ずつ電流が流れる。
トランジスタ２０１乃至トランジスタ２０４のサイズが互いに同一の場合、電流がミラーされ、電流源部２２２には、電流I/2が流れる。この状態の差動対出力電圧（トランジスタ２２１のゲート電位）をV0とする。
これに対して、比較期間（例えば図１２に示される時刻t23）における比較部１８１の状態を図１３に示す。図１３の状態において、スイッチ２０７、スイッチ２０８、およびスイッチ２２３はオフ状態である（制御部１１１が制御線１３２Ａ乃至制御線１３２Ｃを介して供給する制御信号の値が「Ｈ」である）。
この状態において、制御部１１１は、制御線１３２Ｄを介して値「Ｈ」の制御信号を供給してスイッチ２１１をオン状態とし、制御線１３２Ｅを介して値「Ｈ」の制御信号を供給してスイッチ２１３をオン状態とする。電流源部２１２と電流源部２１４のそれぞれに電流Iが流れるとすると、当然、図１１の状態よりも差動部に流れる電流が増大する。したがって、この状態の差動対出力電圧V1は、V0より低減する（V1 < V0）。差動対出力電圧が低減されるとトランジスタ２２１のソース・ゲート間電圧Vgsが大きくなるため、その分、出力信号（出力端子２２５の電位）が反転動作しやすくなる。これにより、比較部１８１の出力遅延を低減させ、応答速度を向上させることができる。
図１４にA/D変換期間の信号の様子の例を示す。図中一番上のグラフは比較部１８１に入力される参照信号の例を示している。このグラフの点線２３１は、A/D変換期間中スイッチ２１１およびスイッチ２１３をオン状態に保つ場合の参照信号の例を示している。また、実線２３２は、オートゼロ期間においてスイッチ２１３をオフ状態にする場合の参照信号の例を示している。
図中中央のグラフは比較部１８１の出力信号の例を示している。このグラフの点線２３４は、A/D変換期間中スイッチ２１１およびスイッチ２１３をオン状態に保つ場合の出力信号の例を示している。また、実線２３５は、オートゼロ期間においてスイッチ２１３をオフ状態にする場合の出力信号の例を示している。
図中一番下のグラフは比較部１８１の出力信号をさらに波形整形したものの例を示している。このグラフの点線２３６は、点線２３４で示される出力信号の波形成形後の例を示している。また、実線２３７は、実線２３５で示される出力信号の波形成形後の例を示している。
図１４の中央のグラフに示されるように、出力信号は、オートゼロ期間においてスイッチ２１３をオフ状態にする場合（実線２３５）の方が、A/D変換期間中スイッチ２１１およびスイッチ２１３をオン状態に保つ場合（点線２３４）よりも高速に応答している。これは波形成形後（実線２３７、点線２３６）の場合も同様である。
このように、オートゼロ期間において比較期間よりも電流量を低減させることにより、比較部１８１の出力遅延を低減し、その応答速度を向上させることができる。
＜制御処理の流れ＞
以上のような制御を行う制御部１１１により実行される制御処理の流れの例を、図１５のフローチャートを参照して説明する。
制御処理が開始されると、制御部１１１は、ステップＳ１０１において、現在が比較期間（例えばＰ相コンパレート期間若しくはＤ相コンパレート期間）であるか否かを判定する。比較期間であると判定された場合、処理はステップＳ１０２に進む。
ステップＳ１０２において、制御部１１１は、制御信号を供給し、電流源部が供給する電流量を制御する電流源用スイッチ（図８の例の場合、スイッチ２１１およびスイッチ２１３）を全てオン状態にする。この処理が終了すると処理はステップＳ１０４に進む。
また、ステップＳ１０１において、現在が比較期間でないと判定された場合、処理はステップＳ１０３に進む。ステップＳ１０３において、制御部１１１は、制御信号を供給し、一部の電流源用スイッチ（図８の例の場合、スイッチ２１３）をオフ状態にする。この処理が終了すると処理はステップＳ１０４に進む。
ステップＳ１０４において、制御部１１１は、この制御処理を終了するか否かを判定する。比較部１８１による信号レベルの比較（つまり、A/D変換）が継続されており、制御処理を終了しないと判定された場合、処理はステップＳ１０１に戻り、それ以降の処理が繰り返される。
ステップＳ１０４において、比較部１８１による信号レベルの比較（つまり、A/D変換）が終了し、制御処理を終了すると判定された場合、制御処理が終了する。
以上のように制御処理を行うことにより、制御部１１１は、比較部１８１の消費電力の増大を抑制することができる。
＜比較部の他の構成例＞
以上においては、比較部１８１の差動段に、直列に接続される電流源部（電流源部２１２および電流源部２１４）とスイッチ（スイッチ２１１およびスイッチ２１３）が２組設けられ、それらが互いに並列に配置されるように説明したが、比較部１８１の構成は、制御部１１１がスイッチを制御することにより電流量を制御することができる限り任意であり、この例に限定されない。
例えば、各電流源部のトランジスタサイズは、任意であり、互いに同一でなくてもよい。つまり、各電流源部が供給する電流量は、任意であり、互いに同一でなくてもよい。また、互いに並列に配置されるスイッチと電流源部の組の数は複数であればよく、３組以上であってもよい。また、このスイッチ電流源部の数が１対１でなくてもよいし、互いに直列に接続されていなくてもよい。例えば１つのスイッチが複数の電流源部の電流の経路を切断することができるようにしてもよい。また、各組が互いに並列に接続されていなくてもよいし、スイッチと電流源部の組以外の構成が設けられるようにしてもよい。つまり、より複雑な構成とすることも可能である。
また、スイッチ２１１、電流源部２１２、スイッチ２１３、電流源部２１４以外の部分の構成についても任意であり、上述した例（図８等の構成）に限定されない。当然、比較部１８１だけでなく、カラムA/D変換部１６１、A/D変換部１０３、イメージセンサ１００等の各部の構成も任意である。
＜２．第２の実施の形態＞
＜比較部の他の構成＞
なお、電流源部の電流量の制御方法は、第１の実施の形態において上述したスイッチを用いた制御に限定されない。例えば、電流源部のゲート電位を下げることにより、比較期間以外の期間の電流量を比較期間よりも低減させるようにしてもよい。
図１６は、その場合の比較部１８１の主な構成例を示す図である。図１６の例の場合、比較部１８１は、図８の例のスイッチ２１１、電流源部２１２、スイッチ２１３、および電流源部２１４の代わりに、スイッチ２５１および電流源部２５２を有する。
スイッチ２５１は、電流源部２５２に対して直列に接続されており、制御部１１１に制御されて（制御線１３２Ｆを介して制御部１１１から供給される制御信号に従って）駆動する（オン・オフが切り替えられる）。このスイッチ２５１がオン状態になると電流源部２５２のドレインとトランジスタ２０３およびトランジスタ２０４のソースとの間が接続され、オフ状態となるとそれらの間が切断される。
電流源部２５２は、トランジスタ等よりなる電流源である。電流源部２５２のドレインはスイッチ２５１に接続され、ソースは接地されている。この電流源部２５２は、スイッチ２５１がオン状態のとき、ゲートに供給される電位（ゲート電位）VGに応じた電流を差動段に供給する。
つまり、図１６の例の場合、比較部１８１は、スイッチと電流源部を１組のみ有する。また、この場合、VG供給部２５３が設けられている。このVG供給部２５３は、比較部１８１内に設けられるようにしてもよいし、カラムA/D変換部１６１内に設けられるようにしてもよいし、A/D変換部１０３内に設けられるようにしてもよし、イメージセンサ１００内に設けられるようにしてもよいし、イメージセンサ１００の外部に設けられるようにしてもよい。
VG供給部２５３は、電流源部２５２にゲート電位VGを供給する。つまり、VG供給部２５３は、電流源部２５２の電流量を制御することができる。このVG供給部２５３が供給するゲート電位VGは、制御部１１１により制御される。つまり、VG供給部２５３は、制御線１３２Ｇを介して制御部１１１から供給される制御信号に従ってゲート電位VGを供給する。つまり、制御部１１１は、VG供給部２５３（ゲート電位VG）を制御することにより、電流源部２５２の電流量を制御する。
＜比較期間以外の期間の電流量低減＞
例えば、カラムA/D変換部１６１が相関二重サンプリング（CDS（Correlated Double Sampling））によりA/D変換を行うとする。制御部１１１は、そのカラムA/D変換部１６１が単位画素１４１から読み出された信号をA/D変換する間（A/D変換期間）において、図１７に示されるタイミングチャートのように、比較部１８１を制御する。
つまり、制御部１１１は、図２のスイッチ２１の場合と同様に、制御線１３２Ｆを介して供給する制御信号の値を「Ｈ（High）」に保つことにより、スイッチ２５１をオン状態に保つ。また、制御部１１１は、VG供給部２５３を制御して、比較期間（Ｐ相コンパレート期間およびＤ相コンパレート期間）において電流源部２５２のゲート電位VGを所定の高電位にし、その比較期間以外の期間において電流源部２５２のゲート電位VGを所定の低電位（比較期間よりも低電位）にする。
例えば、上述した低電位が、上述した高電位の２分の１とすると、図１７に示されるように、比較期間以外の期間の電流源部２５２が供給する電流量は、比較期間の電流量Ｉの２分の１（I/2）となる。つまり、制御部１１１は、十分な応答速度が必要な比較期間においては電流量を低減させずに、応答速度が遅くなることが許容される期間（比較期間以外の期間）において電流量を低減させるように制御する。
このような制御を行うことにより、電流源部２５２が供給する電流量のA/D変換期間の平均（I'ave）は、ゲート電位VGが常に高電位の場合の電流量Iよりも小さくなる（I'ave < I）。したがって、制御部１１１は、比較部１８１の応答速度を実質的に低減させずに、比較部１８１の消費電力量の増大を抑制することができる。
＜オートゼロ期間の電流量低減＞
また、この場合も第１の実施の形態の場合と同様に、制御部１１１が、比較部１８１がオートゼロを行うオートゼロ期間（時刻t1乃至時刻t2）の電流量を、比較期間に対して低減させることにより、比較部１８１の出力遅延を低減し、その応答速度を向上させることができる。
このように、電流源部２５２のゲート電位を制御して電流量を制御することにより、第１の実施の形態の場合と比べて、比較部１８１の構成を簡易化することができ、例えば、図１に示されるような構成の比較部１８１にも適用することができる。また、この場合、ゲート電位VGは任意に調整することができるので、制御部１１１は、電流源部２５２の電流量を任意に制御することができる。例えば、制御部１１１が、電流削減量を微調整することもできる。
＜制御処理の流れ＞
以上のような制御を行う制御部１１１により実行される制御処理の流れの例を、図１８のフローチャートを参照して説明する。
制御処理が開始されると、制御部１１１は、ステップＳ１２１において、現在が比較期間（例えばＰ相コンパレート期間若しくはＤ相コンパレート期間）であるか否かを判定する。比較期間であると判定された場合、処理はステップＳ１２２に進む。
ステップＳ１２２において、制御部１１１は、VG供給部２５３に制御信号を供給して電流源部２５２のゲート電位を高電位に設定する。この処理が終了すると処理はステップＳ１２４に進む。
また、ステップＳ１２１において、現在が比較期間でないと判定された場合、処理はステップＳ１２３に進む。ステップＳ１２３において、制御部１１１は、VG供給部２５３に制御信号を供給して電流源部２５２のゲート電位を低電位（ステップＳ１２４のゲート電位よりも低電位）に設定する。この処理が終了すると処理はステップＳ１２４に進む。
ステップＳ１２４において、制御部１１１は、この制御処理を終了するか否かを判定する。比較部１８１による信号レベルの比較（つまり、A/D変換）が継続されており、制御処理を終了しないと判定された場合、処理はステップＳ１２１に戻り、それ以降の処理が繰り返される。
ステップＳ１２４において、比較部１８１による信号レベルの比較（つまり、A/D変換）が終了し、制御処理を終了すると判定された場合、制御処理が終了する。
以上のように制御処理を行うことにより、制御部１１１は、比較部１８１の消費電力の増大を抑制することができる。
＜比較部の他の構成例＞
本実施の形態の場合も、比較部１８１の構成は、制御部１１１がゲート電位VGを制御することにより電流量を制御することができる限り任意であり、この例に限定されない。例えば、第１の実施の形態のように、電流源部とスイッチの組を複数設けるようにしてもよい。また、制御部１１１が、第１の実施の形態において説明した制御方法と本実施の形態において説明した制御方法の両方を行うようにしてもよい。
＜３．第３の実施の形態＞
＜比較部の他の構成＞
なお、制御部１１１が電流量を低減させる場合、その低減した電流量（または低減量）を制御することができるようにしてもよい。例えば、第１の実施の形態において上述したスイッチを用いた制御方法において、スイッチと電流源部の組が３以上並列に設けられるようにし、比較期間以外の期間においていずれのスイッチをオフにするかを制御部１１１が設定することができるようにしてもよい。
例えば、図１９の例のように、比較部１８１が、図８の例のスイッチ２１１、電流源部２１２、スイッチ２１３、および電流源部２１４の代わりに、スイッチ２７１、電流源部２７２、スイッチ２７３、電流源部２７４、スイッチ２７５、および電流源部２７６を有するとする。制御部１１１は、制御線１３２Ｈを介して制御信号を供給することによってスイッチ２７１のオン・オフを切り替えることができ、制御線１３２Ｊを介して制御信号を供給することによってスイッチ２７３のオン・オフを切り替えることができ、制御線１３２Ｋを介して制御信号を供給することによってスイッチ２７５のオン・オフを切り替えることができる。
この場合、制御部１１１は、例えば、図２０の例のように、スイッチ２７１およびスイッチ２７３をオン状態に保ち、比較期間以外の期間においてスイッチ２７５をオフ状態とすることにより、比較部１８１の応答速度を実質的に低減させずに、比較部１８１の消費電力量の増大を抑制することができる。これ以外にも、制御部１１１は、スイッチ２７１およびスイッチ２７５をオン状態に保ち、比較期間以外の期間においてスイッチ２７３をオフ状態とすることによっても、比較部１８１の応答速度を実質的に低減させずに、比較部１８１の消費電力量の増大を抑制することができる。また、制御部１１１は、スイッチ２７３およびスイッチ２７５をオン状態に保ち比較期間以外の期間においてスイッチ２７１をオフ状態とすることによっても、スイッチ２７１をオン状態に保ち比較期間以外の期間においてスイッチ２７３およびスイッチ２７５をオフ状態とすることによっても、スイッチ２７３をオン状態に保ち比較期間以外の期間においてスイッチ２７１およびスイッチ２７５をオフ状態とすることによっても、スイッチ２７５をオン状態に保ち比較期間以外の期間においてスイッチ２７１およびスイッチ２７３をオフ状態とすることによっても、比較部１８１の応答速度を実質的に低減させずに、比較部１８１の消費電力量の増大を抑制することができる。
したがって、制御部１１１が、このようにオフ状態にするスイッチを選択するようにする。例えば、電流源部２７２、電流源部２７４、および電流源部２７６のトランジスタサイズが互いに同一であっても、オフ状態にするスイッチの数によって電流の低減量が異なる。つまり、制御部１１１は、いずれのスイッチをオフ状態にするかを設定することにより、電流源部の電流の低減量を制御することができる。特に、電流源部２７２、電流源部２７４、および電流源部２７６のトランジスタサイズが互いに同一でない場合、いずれのスイッチをオフ状態にするかによって、電流源部の電流の低減量がより多様に変化する。つまり、この場合、制御部１１１は、いずれのスイッチをオフ状態にするかを設定することにより、電流源部の電流の低減量をより多様に制御することができる。
なお、制御部１１１が、どのような情報に基づいて制御するスイッチを選択するようにしてもよい。
＜制御処理の流れ＞
以上のような制御を行う制御部１１１により実行される制御処理の流れの例を、図２１のフローチャートを参照して説明する。
制御処理が開始されると、制御部１１１は、ステップＳ１４１において、比較期間と比較期間以外の期間において状態を切り替える電流源用スイッチ（図１９の例の場合、スイッチ２７１、スイッチ２７３、スイッチ２７５）をいずれにするかを設定する。
ステップＳ１４２において、制御部１１１、現在が比較期間（例えばＰ相コンパレート期間若しくはＤ相コンパレート期間）であるか否かを判定する。比較期間であると判定された場合、処理はステップＳ１４３に進む。
ステップＳ１４３において、制御部１１１は、制御信号を供給し、電流源部が供給する電流量を制御する電流源用スイッチを全てオン状態にする。この処理が終了すると処理はステップＳ１４５に進む。
また、ステップＳ１４２において、現在が比較期間でないと判定された場合、処理はステップＳ１４４に進む。ステップＳ１４４において、制御部１１１は、ステップＳ１４１において設定した一部の電流源用スイッチに対して制御信号を供給し、その電流源用スイッチをオフ状態にする。この処理が終了すると処理はステップＳ１４５に進む。
ステップＳ１４５において、制御部１１１は、この制御処理を終了するか否かを判定する。比較部１８１による信号レベルの比較（つまり、A/D変換）が継続されており、制御処理を終了しないと判定された場合、処理はステップＳ１４１に戻り、それ以降の処理が繰り返される。
ステップＳ１４５において、比較部１８１による信号レベルの比較（つまり、A/D変換）が終了し、制御処理を終了すると判定された場合、制御処理が終了する。
以上のように制御処理を行うことにより、制御部１１１は、比較部１８１の消費電力の増大を抑制することができる。
＜比較部の他の構成例＞
なお、第２の実施の形態のようにゲート電位VGを制御する場合も、制御部１１１が、比較期間以外の期間において設定するゲート電位VGの値を設定することができるようにしてもよい。
また、本実施の形態の場合も、第１の実施の形態や第２の実施の形態の場合と同様に、比較部１８１の構成は任意であり、上述した例に限定されない。
なお、以上においては、カラムA/D変換部１６１が相関二重サンプリングを行う場合について説明したが、本技術は、相関二重サンプリング以外のA/D変換を制御する場合にも適用することができる。また、以上においては、比較部１８１が画素から読み出された信号をA/D変換するのに用いられる場合について説明したが、本技術は、制御部１１１が制御する比較部１８１が任意の信号をA/D変換するのに用いられる場合に適用することができる。さらに、本技術は、制御部１１１が制御する比較部１８１が、A/D変換以外の信号処理に用いられる場合にも適用することができる。つまり、本技術は、撮像素子に適用することもできるが、撮像素子以外の任意の信号処理装置に適用することができる。
＜４．第４の実施の形態＞
＜イメージセンサの物理構成＞
なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ（チップ）やそのパッケージ（チップ）が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ（チップ）として実現する場合、そのパッケージ（チップ）において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。
図２２は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。
図２２のＡに示される例の場合、図３等を参照して説明したイメージセンサ１００の回路構成は、全て単一の半導体基板に形成される。図２２のＡの例の場合、画素・アナログ処理部４０１、デジタル処理部４０２、およびフレームメモリ４０３を囲むように出力部４０４−１乃至出力部４０４−４が配置されている。画素・アナログ処理部４０１は、画素アレイ１０１やA/D変換部１０３等のアナログ構成が形成される領域である。出力部４０４−１乃至出力部４０４−４は、例えば、I/Oセル等の構成が配置される領域である。
もちろん、図２２のＡの構成例は一例であり、各処理部の構成の配置は、この例に限らない。
図２２のＢに示される例の場合、図２等を参照して説明したイメージセンサ１００の回路構成は、互いに重畳される２枚の半導体基板（積層基板（画素基板４１１および回路基板４１２））に形成される。
画素基板４１１には、画素・アナログ処理部４０１、デジタル処理部４０２、並びに、出力部４０４−１および出力部４０４−２が形成される。出力部４０４−１および出力部４０４−２は、例えば、I/Oセル等の構成が配置される領域である。
また、回路基板４１２には、フレームメモリ４０３が形成されている。
上述したように画素基板４１１および回路基板４１２は、互いに重畳され、多層構造（積層構造）を形成する。画素基板４１１に形成される画素・アナログ処理部４０１と、回路基板４１２に形成されるフレームメモリ４０３とは、ビア領域（VIA）４１３−１とビア領域（VIA）４１４−１とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。同様に、画素基板４１１に形成されるデジタル処理部４０２と、回路基板４１２に形成されるフレームメモリ４０３とは、ビア領域（VIA）４１３−２とビア領域（VIA）４１４−２とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。
このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層チップ）の数（層数）は任意であり、例えば、図２２のＣに示されるように、３層以上であってもよい。
図２２のＣの例の場合、イメージセンサ１００は、半導体基板４２１、半導体基板４２２、および半導体基板４２３を有する。半導体基板４２１乃至半導体基板４２３は、互いに重畳され、多層構造（積層構造）を形成する。半導体基板４２１には、画素・アナログ処理部４０１が形成され、半導体基板４２２には、デジタル処理部４０２、出力部４０４−１、および出力部４０４−２が形成され、半導体基板４２３には、フレームメモリ４０３が形成されている。各半導体基板の各処理部は、ビア領域（VIA）４２４−１、ビア領域（VIA）４２５−１、およびビア領域（VIA）４２６−１に形成される貫通ビア（VIA）、並びに、ビア領域（VIA）４２４−２、ビア領域（VIA）４２５−２、およびビア領域（VIA）４２６−２に形成される貫通ビア（VIA）を介して互いに電気的に接続されている。
このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は任意であり、図２２の例に限定されない。
＜エリアA/D変換部＞
例えば、A/D変換部１０３の構成例は、図６の例に限定されない。例えば、図２３に示されるように、画素アレイ１０１において、所定数の単位画素１４１毎に画素ユニット４４０が形成され、A/D変換部１０３にはその画素ユニット４４０毎にA/D変換部（エリアA/D変換部）が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニット４４０に属する各単位画素から読み出される信号をA/D変換するようにしてもよい。
画素ユニット４４０は、画素アレイ１０１からなる画素領域を複数に分割する部分領域に含まれる単位画素群である。図２３においては、画素ユニット４４０を１つのみ示しているが、実際には、画素ユニット４４０は、画素アレイ１０１全体に形成される。つまり、各単位画素１４１は、いずれかの画素ユニット４４０に属する。
この画素ユニット４４０のサイズ（画素ユニット４４０に含まれる単位画素１４１の数）や形状は任意である。なお、画素アレイ１０１に形成される各画素ユニット４４０のサイズ（単位画素１４１の数）や形状が互いに同一でなくてもよい。
例えば、図２３の場合、画素ユニット４４０は、4x4（４行４列）の単位画素１４１により構成されているが、1x8、2x2、2x4、4x2、4x8、8x4、8x8、8x1、16x16等の単位画素１４１により構成されるようにしてもよい。また、いずれかの画素ユニット４４０が4x4の単位画素１４１により構成され、他の画素ユニット４４０が例えば1x8や16x16等、4x4以外の単位画素１４１により構成されるようにしてもよい。
また、図２３においては、各単位画素１４１が互いに同じ大きさの正方形として示されているが、各単位画素１４１のサイズや形状は任意であり、正方形で無くてもよいし、互いに同一のサイズおよび形状でなくてもよい。
このような画素ユニット４４０毎にA/D変換部（エリアA/D変換部）が設けられる場合、例えば、図２４に示される例のように、画素ユニット４４０とエリアA/D変換部４４１とが互いに同一の半導体基板に形成されるようにしてもよい。図２４の例の場合、画素ユニット４４０−１乃至画素ユニット４４０−３と、それぞれに対応するエリアA/D変換部４４１−１乃至エリアA/D変換部４４１−３が、同一の半導体基板上に形成されている。もちろん、画素ユニット４４０とエリアA/D変換部４４１の数は任意である。
また、この場合も、イメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば図２５に示されるように、イメージセンサ１００が互いに重畳される２枚の半導体基板（積層チップ（画素基板４５１および回路基板４５２））を有するようにしてもよい。
図２５の例の場合、画素基板４５１に、画素領域（すなわち、画素アレイ１０１）のＮ個の画素ユニット４４０（画素ユニット４４０−１乃至画素ユニット４４０−Ｎ）が形成されている。また、回路基板４５２の、各画素ユニット４４０に重畳する位置には、その画素ユニット４４０に対応するエリアA/D変換部４４１が形成されている。例えば、回路基板４５２の、画素基板４５１における画素ユニット４４０−Ｋの位置と同じ位置（画素ユニット４４０−Ｋに重畳する位置）には、その画素ユニット４４０−Ｋの単位画素から読み出された信号をA/D変換するエリアA/D変換部４４１−Ｋが形成されている。
もちろん、この場合も、イメージセンサ１００の半導体基板の数（層数）は任意であり、３層以上であってもよい。
＜５．第５の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図２６は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２６に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図２６に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力したりするようにしてもよい。
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させることができる。
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、消費電力の増大を抑制することができる。したがって撮像装置６００も、消費電力の増大を抑制することができる。
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図２６に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。
その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
なお、本技術は以下のような構成も取ることができる。
（１） 複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、前記比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、前記比較期間以外の期間の前記電流量を低減させる制御部
を備える信号処理装置。
（２） 前記比較部が、前記差動段に、互いに並列に接続される、電流を供給する電流源部と前記電流源部の電流の経路を切断することができるスイッチとの組を複数有し、
前記制御部は、前記複数の組の内の一部について、前記スイッチをオフにして前記電流源部が供給する電流の経路を切断することにより、前記比較期間以外の期間の前記電流量を低減させる
（１）に記載の信号処理装置。
（３） 前記制御部は、オフにする前記スイッチを設定し、前記比較期間以外の期間において、設定した前記スイッチをオフにする
（２）に記載の信号処理装置。
（４） 前記比較部が、前記差動段に、電流を供給する電流源部を有し、
前記制御部は、前記電流源部のゲート電位を下げることにより、前記比較期間以外の期間の前記電流量を低減させる
（１）乃至（３）のいずれかに記載の信号処理装置。
（５） 前記制御部は、前記比較期間に対して、前記比較部のオートゼロ期間の前記電流量を低減させる
（１）乃至（４）のいずれかに記載の信号処理装置。
（６） 前記比較部をさらに備える
（１）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記比較部による前記複数の信号の信号レベルの比較の結果が変化するまでをカウントするカウンタをさらに備える
（６）に記載の信号処理装置。
（８） 前記複数の信号は、所定の参照信号と、単位画素から読み出された信号とを含む
（７）に記載の信号処理装置。
（９） 前記比較部は、
相関二重サンプリングのリセット期間において、前記参照信号と前記単位画素から読み出されたリセット信号とを比較し、
前記相関二重サンプリングの信号読み出し期間において、前記参照信号と前記単位画素から読み出された画素信号とを比較し、
前記制御部は、前記リセット期間の前記比較期間および前記信号読み出し期間の前記比較期間に対して、前記比較期間以外の期間の前記電流量を低減させる
（８）に記載の信号処理装置。
（１０） 複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、前記比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、前記比較期間以外の期間の前記電流量を低減させる
制御方法。
（１１） 複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号レベルの比較の結果が変化するまでをカウントするカウンタと、
前記比較部の差動段の電流量を制御し、前記比較部が前記単位画素から読み出された信号と前記参照信号とで信号レベルを比較する期間である比較期間に対して、前記比較期間以外の期間の前記電流量を低減させる制御部と
を備える撮像素子。
（１２） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号レベルの比較の結果が変化するまでをカウントするカウンタと、
前記比較部の差動段の電流量を制御し、前記比較部が前記単位画素から読み出された信号と前記参照信号とで信号レベルを比較する期間である比較期間に対して、前記比較期間以外の期間の前記電流量を低減させる制御部と
を備える電子機器。
１００ イメージセンサ， １０１ 画素アレイ， １０２ 参照電圧発生部， １０３ A/D変換部， １０４ 水平転送部， １１１ 制御部， １１２ 垂直走査部， １２１ 垂直信号線， １２２ 参照信号線， １２３および１２４ 信号線， １２５ 制御線， １３１乃至１３４ 制御線， １４１ 単位画素， １６１ カラムA/D変換部， １７１ 比較部、 １７２ カウンタ， １７３および１７４ キャパシタ， １８１ 比較部， ２０１乃至２０４ トランジスタ， ２０５および２０６ 入力端子， ２０７および２０８ スイッチ， ２１１ スイッチ， ２１２ 電流源部， ２１３ スイッチ， ２１４ 電流源部， ２２１および２２２ トランジスタ， ２２３ スイッチ， ２２４ キャパシタ， ２２５ 出力端子， ２５１ スイッチ， ２５２ 電流源， ２５３ VG供給部， ２７１ スイッチ， ２７２ 電流源部， ２７３ スイッチ， ２７４ 電流源部， ２７５ スイッチ， ２７６ 電流源部， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (11)

  1. 複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、前記比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御部
    を備える信号処理装置。
  2. 前記比較部が、前記差動段に、互いに並列に接続される、電流を供給する電流源部と前記電流源部の電流の経路を切断することができるスイッチとの組を複数有し、
    前記制御部は、前記複数の組の内の一部について、前記スイッチをオフにして前記電流源部が供給する電流の経路を切断することにより、前記オートゼロ期間の前記電流量を低減させる
    請求項１に記載の信号処理装置。
  3. 前記制御部は、オフにする前記スイッチを設定し、前記オートゼロ期間において、設定した前記スイッチをオフにする
    請求項２に記載の信号処理装置。
  4. 前記比較部が、前記差動段に、電流を供給する電流源部を有し、
    前記制御部は、前記電流源部のゲート電位を下げることにより、前記オートゼロ期間の前記電流量を低減させる
    請求項１に記載の信号処理装置。
  5. 前記比較部をさらに備える
    請求項１に記載の信号処理装置。
  6. 前記比較部による前記複数の信号の信号レベルの比較の結果が変化するまでをカウントするカウンタをさらに備える
    請求項５に記載の信号処理装置。
  7. 前記複数の信号は、所定の参照信号と、単位画素から読み出された信号とを含む
    請求項６に記載の信号処理装置。
  8. 前記比較部は、
    相関二重サンプリングのリセット期間において、前記参照信号と前記単位画素から読み出されたリセット信号とを比較し、
    前記相関二重サンプリングの信号読み出し期間において、前記参照信号と前記単位画素から読み出された画素信号とを比較し、
    前記制御部は、前記リセット期間の前記比較期間および前記信号読み出し期間の前記比較期間に対して、前記オートゼロ期間の前記電流量を低減させる
    請求項７に記載の信号処理装置。
  9. 複数の信号の信号レベルを比較する比較部の差動段の電流量を制御し、前記比較部が前記複数の信号の信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる
    制御方法。
  10. 複数の単位画素が行列状に配置される画素アレイと、
    前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
    前記比較部による前記信号レベルの比較の結果が変化するまでをカウントするカウンタと、
    前記比較部の差動段の電流量を制御し、前記比較部が前記単位画素から読み出された信号と前記参照信号とで信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御部と
    を備える撮像素子。
  11. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
    前記比較部による前記信号レベルの比較の結果が変化するまでをカウントするカウンタと、
    前記比較部の差動段の電流量を制御し、前記比較部が前記単位画素から読み出された信号と前記参照信号とで信号レベルを比較する期間である比較期間に対して、前記比較部の入力信号を増幅させるトランジスタのドレインとゲートとを短絡させるオートゼロ期間の前記電流量を低減させる制御部と
    を備える電子機器。
JP2016558979A 2014-11-14 2015-10-30 信号処理装置、制御方法、撮像素子、並びに、電子機器 Active JP6691668B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014231257 2014-11-14
JP2014231257 2014-11-14
PCT/JP2015/080665 WO2016076139A1 (ja) 2014-11-14 2015-10-30 信号処理装置、制御方法、撮像素子、並びに、電子機器

Publications (2)

Publication Number Publication Date
JPWO2016076139A1 JPWO2016076139A1 (ja) 2017-08-31
JP6691668B2 true JP6691668B2 (ja) 2020-05-13

Family

ID=55954231

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016558979A Active JP6691668B2 (ja) 2014-11-14 2015-10-30 信号処理装置、制御方法、撮像素子、並びに、電子機器

Country Status (4)

Country Link
US (2) US10491845B2 (ja)
JP (1) JP6691668B2 (ja)
CN (1) CN107078745B (ja)
WO (1) WO2016076139A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109478891B (zh) * 2016-07-28 2023-07-21 索尼半导体解决方案公司 Ad转换装置、ad转换方法、图像传感器和电子设备
KR102384867B1 (ko) * 2017-10-16 2022-04-08 삼성전자주식회사 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서
JP2019146071A (ja) 2018-02-22 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置、撮像システム、および撮像方法
JP2020053782A (ja) 2018-09-26 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
CN109547030B (zh) * 2018-11-29 2021-08-31 福州大学 一种基于脉宽调制的随机解调采样方法
JP2020088785A (ja) * 2018-11-30 2020-06-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
KR102677076B1 (ko) * 2019-02-28 2024-06-21 에스케이하이닉스 주식회사 저 밴딩 노이즈를 위한 비교 장치 및 그에 따른 씨모스 이미지 센서
KR20220023601A (ko) 2020-08-21 2022-03-02 삼성전자주식회사 Cds 회로 및 이의 동작 방법, cds 회로를 포함하는 이미지 센서
EP4233176A1 (en) * 2020-10-20 2023-08-30 Sony Semiconductor Solutions Corporation Comparator, analog-to-digital converter, solid-state imaging device, camera system, and electronic apparatus
WO2024180928A1 (ja) * 2023-02-28 2024-09-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4749955A (en) * 1986-12-29 1988-06-07 Delco Electronics Corporation Low voltage comparator circuit
JPH0786945A (ja) * 1993-09-14 1995-03-31 Fuji Electric Co Ltd アナログデジタル変換回路
JPH11509937A (ja) * 1995-07-28 1999-08-31 リットン システムズ カナダ リミテッド アクティブマトリックス液晶ディスプレイ用集積化アナログソースドライバ
JP3992830B2 (ja) * 1997-09-02 2007-10-17 富士通株式会社 Ａ／ｄ変換器
JPH11355387A (ja) * 1998-06-09 1999-12-24 Hitachi Ltd 半導体集積回路
JP2004194066A (ja) * 2002-12-12 2004-07-08 Fujitsu Ltd 増幅回路、比較回路、及びａｄ変換回路
JP5275551B2 (ja) * 2006-06-02 2013-08-28 富士フイルム株式会社 電流制御型駆動回路および表示装置
JP4803735B2 (ja) * 2006-09-14 2011-10-26 ルネサスエレクトロニクス株式会社 Ａ／ｄ変換器およびそれを使用した受信装置
JP2008136042A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置、撮像装置
JP4900200B2 (ja) * 2007-11-15 2012-03-21 ソニー株式会社 固体撮像素子、およびカメラシステム
JP5123655B2 (ja) 2007-12-26 2013-01-23 パナソニック株式会社 固体撮像装置
JP4661876B2 (ja) * 2008-01-18 2011-03-30 ソニー株式会社 固体撮像素子、およびカメラシステム
US7764215B2 (en) * 2008-12-31 2010-07-27 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Multi-stage comparator with offset canceling capacitor across secondary differential inputs for high-speed low-gain compare and high-gain auto-zeroing
JP5636694B2 (ja) * 2009-04-03 2014-12-10 ソニー株式会社 電子機器、ａｄ変換装置、ａｄ変換方法
JP5402373B2 (ja) * 2009-08-07 2014-01-29 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2012165168A (ja) * 2011-02-07 2012-08-30 Sony Corp 半導体装置、物理情報取得装置、及び、信号読出し方法
JP5868065B2 (ja) * 2011-08-05 2016-02-24 キヤノン株式会社 撮像装置
JP2013051527A (ja) * 2011-08-30 2013-03-14 Panasonic Corp 固体撮像装置及び撮像装置
JP5954997B2 (ja) * 2012-01-18 2016-07-20 キヤノン株式会社 固体撮像装置及びその駆動方法
JP6016378B2 (ja) * 2012-02-29 2016-10-26 キヤノン株式会社 光電変換装置、および光電変換装置を用いた撮像システム
JP6108856B2 (ja) * 2012-03-09 2017-04-05 キヤノン株式会社 表示装置及びそれを用いた電子機器及び表示装置の駆動方法
JP6180318B2 (ja) * 2013-12-27 2017-08-16 ソニーセミコンダクタソリューションズ株式会社 コンパレータ回路
WO2015111371A1 (ja) * 2014-01-22 2015-07-30 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
KR102245973B1 (ko) * 2014-02-17 2021-04-29 삼성전자주식회사 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서

Also Published As

Publication number Publication date
US11262389B2 (en) 2022-03-01
US20180288345A1 (en) 2018-10-04
CN107078745A (zh) 2017-08-18
WO2016076139A1 (ja) 2016-05-19
US20180067152A1 (en) 2018-03-08
US10491845B2 (en) 2019-11-26
JPWO2016076139A1 (ja) 2017-08-31
CN107078745B (zh) 2020-11-17

Similar Documents

Publication Publication Date Title
JP6691668B2 (ja) 信号処理装置、制御方法、撮像素子、並びに、電子機器
US10389958B2 (en) Signal processing device, controlling method, image sensing device, and electronic device
EP3111479B1 (en) Imaging element and imaging apparatus
JP6493411B2 (ja) 撮像装置
WO2015163170A1 (ja) 撮像素子、制御方法、並びに、撮像装置
JP7002893B2 (ja) 撮像素子および電子機器
WO2015166900A1 (ja) 固体撮像装置および撮像装置
US9118858B2 (en) Image pickup apparatus, image pickup system and driving method of image pickup apparatus
WO2015186509A1 (ja) 信号処理装置、制御方法、撮像素子、並びに、電子機器
US11252358B2 (en) Signal processing apparatus, control method, image pickup element, and electronic device
JP2016058763A (ja) 信号処理装置、制御方法、撮像素子、並びに、電子機器
WO2015141491A1 (ja) 撮像素子、制御方法、並びに、撮像装置
WO2016027729A1 (ja) 信号処理装置、撮像素子、並びに、電子機器
JP2023000029A (ja) 撮像素子、及び、撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200325

R151 Written notification of patent or utility model registration

Ref document number: 6691668

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151