KR102384867B1 - 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서 - Google Patents

증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서 Download PDF

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Abstract

증폭기, 이를 포함하는 아날로그-디지털 변환기 및 이미지 센서가 개시된다. 본 개시의 기술적 사상에 따른, 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로에 있어서, 상기 픽셀 어레이로부터 출력되는 픽셀 신호를, 램프 신호와 비교하여 제1 출력 신호를 생성하는 제1 증폭기; 및 상기 제1 출력 신호를 기초로 비교 신호를 생성하는 제2 증폭기를 포함하고, 상기 제1 증폭기는, 제1 동작 구간 및 제2 동작 구간에, 제1 바이어스 전류를 생성하는 제1 전류 소스; 및 상기 제1 동작 구간에, 제2 바이어스 전류를 생성하는 제2 전류 소스를 포함할 수 있다.

Description

증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서 {Amplification, analog-digital converter and image sensor comprising thereof}
본 개시의 기술적 사상은 이미지 센서에 관한 것으로서, 보다 상세하게는 이미지 센서용 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐(capture)하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다. CMOS 이미지 센서에서는 픽셀의 리셋 잡음을 제거하기 위하여, 상관 이중 샘플링(CDS: Correlated Double Sampling) 기술은 사용한다. 이미지의 품질 향상을 위하여, CDS 기술을 이용한 아날로그-디지털 변환 회로의 높은 성능이 요구된다.
본 개시의 기술적 사상이 해결하려는 과제는, 노이즈를 줄이고 입력 범위를 증가시킴으로써, 이미지 신호의 품질을 향상할 수 있는 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른, 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로에 있어서, 상기 픽셀 어레이로부터 출력되는 픽셀 신호를, 램프 신호와 비교하여 제1 출력 신호를 생성하는 제1 증폭기; 및 상기 제1 출력 신호를 기초로 비교 신호를 생성하는 제2 증폭기를 포함하고, 상기 제1 증폭기는, 제1 동작 구간 및 제2 동작 구간에, 제1 바이어스 전류를 생성하는 제1 전류 소스; 및 상기 제1 동작 구간에, 제2 바이어스 전류를 생성하는 제2 전류 소스를 포함할 수 있다.
본 개시의 기술적 사상에 따른 증폭기는, 제1 동작 구간 및 제2 동작 구간에 제1 전원 전압을 기초로 제1 바이어스 전류를 생성하는 제1 전류 소스; 상기 제1 동작 구간에, 제2 전원 전압을 기초로 제2 바이어스 전류를 생성하고 상기 제2 동작 구간에 턴-오프되는 제2 전류 소스; 픽셀 신호 및 램프 신호를 수신하는 입력단(stage); 및 상기 픽셀 신호 및 상기 램프 신호 간의 레벨 차이에 기초하여 생성되는 비교 신호를 출력하는 출력단을 포함할 수 있다.
본 개시의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 픽셀 어레이; 및 상기 픽셀 어레이로부터 출력되는 픽셀 신호를 램프 신호와 비교하고, 오토 제로 구간에, 제1 바이어스 전류를 기초로 동작하고, 비교 동작 구간에, 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 기초로 동작하는 비교 회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서는 동작 모드에 따라 바이어스 전류를 조절함으로써 입력 레인지를 증가시킬 수 있다.
또한, 본 개시의 기술적 사상에 따른 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서는 픽셀 신호 처리시 발생하는 노이즈를 감소시켜 이미지의 화질을 향상시킬 수 있다.
또한, 본 개시의 기술적 사상에 따른 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서는 동적 전류를 감소시킴으로써, 전력 변동을 방지할 수 있다.
도 1은 본 개시의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 ADC를 나타내는 블록도이다.
도 3은 도 2의 ADC의 타이밍도이다.
도 4는 본 개시의 실시예에 따른 제1 비교기를 나타내는 회로도이다.
도 5는 본 개시의 실시예에 따른 제1 증폭기의 회로도이다.
도 6은 제1 증폭기의 입력 레인지를 설명하는 도면이다.
도 7a 및 도 7b는 본 개시의 실시예에 따른 제1 증폭기의 구현예들을 나타내는 회로도이다.
도 8은 본 개시의 실시예에 따른 제2 비교 회로를 나타내는 회로도이다.
도 9a 및 도 9b는 본 개시의 실시예에 따른 비교 회로의 동작을 설명하는 도면이다.
도 10은 본 개시의 실시예에 따른 제1 증폭기 및 제2 증폭기의 출력을 설명하는 도면이다.
도 11은 본 개시의 실시예에 따른 제1 증폭기의 회로도이다.
도 12a 및 도 12b는 본 개시의 실시예에 따른 제1 증폭기의 구현예들을 나타내는 회로도이다.
도 13은 본 개시의 실시예에 따른 제2 증폭기를 나타내는 회로도이다.
도 14a 내지 도 14f는 도13의 제2 증폭기의 동작을 단계별로 설명하는 도면이다.
도 15는 도13의 제2 증폭기의 파형도이다.
도 16은 본 개시의 실시예에 따른 제2 증폭기의 정적 전류를 나타내는 그래프이다.
도 17은 본 개시의 실시예에 따른 제1 증폭기의 회로도이다.
도 18a는 도 17의 제1 증폭기의 동작을 설명하는 도면이다.
도 18b는 제한 회로의 동작에 따른 제1 증폭기의 출력을 나타내는 그래프이다.
도 19는 도 17의 제1 증폭기에서, 출력 노드 전압 변동 보상을 설명하는 도면이다.
도 20은 본 개시의 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될 수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)), 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation) 장치 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.
이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(Row Driver, 120), 아날로그-디지털 컨버터(Analog Digital Converter; 이하 ADC, 130), 램프 신호 발생기(Ramp Generator, 160), 타이밍 생성기(Timing Generator, 170), 및 버퍼(Buffer, 180)를 포함할 수 있다.
픽셀 어레이(110)는 각각이 복수의 행(row) 라인들 및 복수의 컬럼(column) 라인(COL)들과 접속되며 매트릭스 형태로 배치된 복수의 픽셀(111)들을 포함한다. 복수의 픽셀(111)들 각각은 광 감지 소자를 포함한다. 예컨대, 광 감지 소자는 포토(photo) 다이오드, 포토 트랜지스터, 포트 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다. 복수의 픽셀(111)들 각각은 적어도 하나의 광 감지 소자를 포함할 수 있으며, 실시예에 있어서, 복수의 픽셀(111)들 각각은 복수의 광 감지 소자를 포함할 수 있다. 복수의 광 감지 소자는 서로 적층될 수 있다.
복수의 픽셀(111)들은 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호인 픽셀 신호로 변환할 수 있다. 복수의 픽셀(111)들 각각은 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예컨대, 복수의 픽셀(111)들은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) (green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 복수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터가 배치될 수 있다.
타이밍 생성기(170)는 로우 드라이버(120), ADC(130), 및 램프 신호 발생기(160) 각각에 제어 신호 또는 클럭 신호를 출력하여 로우 드라이버(120), ADC(130), 및 램프 신호 발생기(160)의 동작 또는 타이밍을 제어할 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 로우 드라이버(120)는 타이밍 생성기(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 픽셀 신호를 출력한다. 픽셀 신호는 리셋 신호와 영상 신호를 포함할 수 있다.
ADC(130)는 픽셀 어레이(110)로부터 입력되는 아날로그 픽셀 신호를 디지털 신호로 변환한다. ADC(130)는 비교 블록(140) 및 카운터 블록(150)을 포함할 수 있다.
비교 블록(140)은 픽셀 어레이(110)를 구성하는 컬럼 라인(COL)들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호를 램프 신호(RAMP)와 비교한다. 비교 블록(140)은 각각의 칼럼에 대응하여 구비되는 복수의 비교 회로(141)들을 포함하며, 각 비교 회로(141)들은 픽셀 어레이(110) 및 램프 신호 발생기(160)와 연결된다.
비교 회로(141)는 픽셀 신호와 램프 신호 발생기(160)로부터 발생된 램프 신호(RAMP)를 입력받아 서로 비교하고, 비교 결과 신호를 출력단으로 출력할 수 있다.
비교 회로(141)는 상관 이중 샘플링 기법이 적용되는 비교 결과 신호를 생성할 수 있으며, 상관 이중 샘플링 회로로 지칭될 수 있다. 복수의 픽셀(111)들로부터 출력되는 픽셀 신호들은 각 픽셀마다 가지는 픽셀 고유의 특성(예컨대, FPN(Fixed Pattern Noise) 등)에 의한 편차 및/또는 픽셀(111)로부터 픽셀 신호를 출력하기 위한 로직의 특성 차이에 기인한 편차를 가질 수 있다. 이러한 픽셀 신호들간의 편차를 보상하기 위하여, 픽셀 신호들 각각에 대하여 리셋 성분(또는 리셋 신호) 및 이미지 성분(또는 이미지 신호)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링이라고 한다. 비교 회로(141)는 상관 이중 샘플링 기법이 적용되는 비교 결과 신호를 출력할 수 있다.
비교 회로(141)는 픽셀 신호와 램프 신호를 비교하는 제1 증폭기 및 제1 증폭기의 출력을 증폭하여 출력하는 제2 증폭기를 구비할 수 있다. 실시예에 있어서, 제1 증폭기는 오토 제로 단계에서 비교 동작 단계보다 적은 양의 바이어스 전류를 기초로 동작할 수 있다. 이에 따라서, 노이즈가 감소되면서 입력 레인지가 증가될 수 있다. 실시예에 있어서, 제2 증폭기는, 바이어스 전류를 생성하는 전류 소스들을 동작 단계별로 적응적으로 제어하며, 디시젼 전후에 최소한의 바이어스 전류를 생성할 수 있다. 이에 따라서, 제2 증폭기의 동작에 따른 전원 변동을 방지할 수 있다. 실시예에 있어서, 제1 증폭기는 출력단자와 공통 노드를 연결하는 제한 회로를 구비할 수 있으며, 제한 회로는 공통 노드의 전압 레벨이, 제1 증폭기가 정상적으로 동작할 수 있는 최저값 이하로 낮아지는 것을 방지하고, 출력 노드에 발생하는 전압 변동을 보상할 수 있다.
램프 신호 발생기(160)는 램프 신호를 생성할 수 있다. 램프 신호 발생기(160)는 타이밍 생성기(170)로부터 제공되는 램프 제어 신호(CTRP)에 기초해 동작할 수 있다. 램프 제어 신호(CTRP)는 램프 인에이블 신호, 모드 신호 등을 포함할 수 있다. 램프 신호 발생기(160)는 램프 인에이블 신호가 활성화되면, 모드 신호에 기초하여 설정되는 기울기를 가지는 램프 신호를 생성할 수 있다.
카운터 블록(150)은 복수의 카운터(151)들을 포함할 수 있다. 복수의 카운터(151)들 각각은 비교 회로(141)들의 출력단에 연결되어 각 비교 회로(141)의 출력에 기초하여 카운트할 수 있다. 카운터 제어 신호(CTCS)는 카운터 클럭 신호, 복수의 카운터(151)들의 리셋(reset) 동작을 제어하는 카운터 리셋 신호, 및 복수의 카운터(151)들 각각의 내부 비트를 반전시키는 반전 신호 등을 포함할 수 있다. 카운터 블록(150)은 카운터 클럭 신호에 따라 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다.
카운터(151)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)등을 포함할 수 있다. 이때, 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
버퍼(180)는 ADC(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 버퍼(180)는 컬럼 메모리 블록(181) 및 센스 앰프(182)를 포함하고, 컬럼 메모리 블록(181)은 복수의 메모리(183)들을 포함할 수 있다. 복수의 메모리(183)들 각각은 복수의 카운터(151) 각각으로부터 출력되는 디지털 신호를 임시 저장한 후 센스 앰프(182)로 출력하며, 센스 앰프(182)는 복수의 메모리(183)들로부터 출력되는 디지털 신호들을 센싱하고 증폭할 수 있다. 센스 앰프(182)는 증폭된 디지털 신호들을 이미지 데이터(IDTA)로서 출력할 수 있다.
도 2는 본 개시의 실시예에 따른 ADC를 나타내는 블록도이다. 도 3은 도 2의 ADC의 타이밍도이다. 설명의 편의를 위하여 예시적인 실시예에 따른 픽셀(111a)을 함께 설명하기로 한다.
도 2 및 도 3을 참조하면, 픽셀(111a)은 포토 다이오드(PD), 트랜스퍼 트랜지스터(TX), 플로팅 디퓨젼 노드(FD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 포토 다이오드(PD)는 다른 광전 변환 소자로 대체될 수 있다.
포토 다이오드(PD)는 입사되는 광의 세기에 따라 가변되는 광전하를 생성한다. 전송 트랜지스터(TX)는 로우 드라이버(도 1의 120)로부터 출력되는 전송 제어 신호(TG)에 따라 광전하를 플로팅 디퓨젼 노드(FD)로 전송할 수 있다. 플로팅 디퓨젼 노드(FD)에 축적된 광전하에 따른 전위에 따라 드라이브 트랜지스터(DX)는 선택 트랜지스터(SX)로 광전하를 증폭하여 전송할 수 있다. 선택 트랜지스터(SX)의 드레인이 상기 드라이브 트랜지스터(DX)의 소스에 연결되고, 로우 드라이버(120)로부터 출력되는 선택 신호(SEL)에 따라 픽셀(115)에 연결된 칼럼 라인(COL)으로 픽셀 신호(PXS)를 출력할 수 있다. 리셋 트랜지스터(RX)는 로우 드라이버(120)로부터 제공되는 리셋 제어 신호(RS)에 따라 플로팅 디퓨젼 노드(FD)를 전원 전압(VDD) 레벨로 리셋할 수 있다.
ADC(130)는 비교 회로(141) 및 카운터(151)를 포함한다. 설명의 편의를 위하여, 하나의 칼럼 라인(COL)에 연결되는 하나의 비교 회로(141) 및 카운터(151)를 도시하였으나 도 1을 참조하여 설명한 바와 같이, ADC(130)는 복수의 칼럼 라인(COL)들에 연결되는 복수의 비교 회로(141) 및 복수의 카운터(151)를 포함할 수 있다.
비교 회로(141)는 제1 비교기(210) 및 제2 비교기(220), 커패시터들(C1, C2)을 포함할 수 있다. 제1 비교기(210)는 커패시터들(C1, C2)을 통해 수신되는 픽셀 신호(PXS) 및 램프 신호(RAMP)를 비교하고, 비교 결과를 출력할 수 있다. 제1 비교기(210)는 차동 증폭기를 포함할 수 있으며, 제1 비교기(210)의 제1 입력 (IN1P)에는 램프 신호(RAMP)가 수신되고, 제1 비교기(210)의 제2 입력(IN1N)에는 픽셀 신호(PXS)가 수신될 수 있다.
제2 비교기(220)는 제1 비교기(210)의 출력, 즉 제1 출력(OUT1)을 증폭하거나 또는 인버팅할 수 있다. 제2 비교기(220)는 차동 증폭기, 또는 인버터 등을 포함할 수 있다. 제2 비교기(220)의 출력, 즉 제2 출력(OUT2)은 비교 결과 신호로서 카운터(151)로 제공된다. 비교 회로(141)는 비교 동작이 수행되기 이전의 오토 제로(Auto-Zero) 구간에 오토 제로 신호(AZS)에 응답하여, 초기화될 수 있다.
카운터(151)는 카운팅 클락 신호(CNT_CLK) 및 반전 신호(CONV)를 기초로 비교 결과 신호, 즉 제2 출력(OUT2)을 카운팅하여, 디지털 신호(DS)를 출력할 수 있다. 디지털 신호(DS)는 픽셀 신호(PXS)에서 리셋 성분이 제거된 이미지 성분, 즉 이미지 신호에 대응하는 디지털 값을 가질 수 있다.
도 3을 참조하면, to 시점부터 t1 시점까지는 오토 제로 구간으로 정의되고, t1 시점부터 t10 시점까지 비교 동작 구간으로 정의될 수 있다. to 시점부터 t1 시점까지 오토 제로 신호(AZS)가 활성화될 수 있으며, 오토 제로 신호(AZS)에 응답하여, 비교 회로(141)가 초기화될 수 있다. 예컨대, 제1 비교기(210) 및 제2 비교기(220)의 입력 노드들 및/또는 출력 노드들이 레벨이 동일해질 수 있다. 리셋 신호를 디지털 변환을 위하여, t2 시점에 램프 신호(RAMP) 에 오프셋이 가해진 후, t3 시점부터 램프 신호(RAMP)가 감소할 수 있다. 카운터(151)는 t3 시점부터 제2 비교기(220)의 출력, 제2 출력(OUT2)의 극성이 변하는 t4 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운트할 수 있다.
리셋 신호의 디지털 변환이 끝나면 t5 시점에 이미지 신호를 디지털 신호로 변환하기 위하여, t5 시점에 램프 신호(RAMP)에 다시 오프셋이 가해진 후, t6 시점에 반전 신호(CONV)에 응답하여, 카운터(151)의 비트가 반전될 수 있다. t7 시점에서, 전송 제어신호(TG)가 온(on) 되고 그 동안 광 감지기(PD)에 의해서 축적된 전하에 의해 제1 비교기(210)의 제2 입력(IN1N)이 도시된 바와 같이 변할 수 있다.
영상 신호의 디지털 변환을 위하여 t8 시점에서 램프 신호(RAMP)가 감소할 수 있다. 카운터(151)는 t8 시점으로부터 제2 출력(OUT2), 즉 제2 비교기(220)의 출력의 극성이 변하는 t9 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운트할 수 있다. 본 개시에서는 카운터(151)가 비트-반전(bit-conversion)과 업-카운팅(up-counting)을 통해 영상 신호를 디지털 신호로 변환하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 카운터(151)는 다양한 방식으로 구현될 수 있다. 영상 신호의 디지털 변환이 끝나면, 다음 픽셀(111a)에 대한 상관 이중 샘플링을 위해, ADC(130)가 초기화될 수 있다. 도 3을 참조하여, ADC(130)의 동작 타이밍을 설명하였다. 그러나, 이는 예시적이며, ADC(130)의 구현 방법, 예컨대, 제1 비교기(210) 및 제2 비교기(220)의 구조 등에 따라 신호들의 타이밍이 변형될 수 있다.
도 4는 본 개시의 실시예에 따른 제1 비교기를 나타내는 회로도이다.
도 4를 참조하면, 제1 비교기(210)는 제1 증폭기(10) 및 스위치들(SW1, SW2)을 포함할 수 있다. 스위치들(SW1, SW2)은 오토 제로 신호(AZS)에 응답하여, 제1 증폭기(10)의 입출력을 연결할 수 있다. 예컨대, 제1 스위치(SW1)는 턴-온 되어, 제1 증폭기(10)의 제2 입력(IN1N)과 제1 출력 노드(ON1P)를 연결하고, 제2 스위치(SW2)는 턴-온 되어, 제1 증폭기(10)의 제1 입력(IN1P)과 제2 출력 노드(ON1N)를 연결할 수 있다. 오토 제로 구간(예컨대 도 3의 t0 시점부터 t1 시점)에 스위치들(SW1, SW2)이 턴-온 됨에 따라, 제1 증폭기(10)의 오프셋이 제거(cancelation)될 수 있다.
제1 증폭기(10)는 차동 증폭기로서, OTA(Operational Transconductance Amplifier), 연산 증폭기 등으로 구현될 수 있다. 제1 증폭기(10)는 제1 전류 소스(13)(current source) 및 제2 전류 소스(14)를 구비할 수 있다. 제1 전류 소스(13) 및 제2 전류 소스(14)는 제1 바이어스 회로 및 제2 바이어스 회로로 지칭될 수 있다.
제1 전류 소스(13)는 제1 증폭기(10)의 비교 동작을 위한 바이어스 전류, 즉 제1 바이어스 전류(Ib11)를 생성한다. 제2 전류 소스(14)는 비교 동작 구간 이전, 예컨대 오토 제로 구간에 제2 바이어스 전류(Ib12)를 생성할 수 있다. 제2 전류 소스(14)는 활성화된 오토 제로 신호(AZS)(또는 오토 제로 신호의 동기 신호)에 응답하여 제2 바이어스 전류(Ib12)를 생성할 수 있다. 제2 바이어스 전류(Ib12)는 제1 바이어스 전류(Ib11)보다 적을 수 있다.
오토 제로 구간에, 제1 전류 소스(13)와 제2 전류 소스(14)는 상보적으로 동작할 수 있다. 예컨대, 도시된 바와 같이, 제1 전류 소스(13)는 제1 전원 전압, 예컨대 접지 전압(VSS)에 연결되어 제1 바이어스 전류(Ib11)를 싱킹하고, 제2 전류 소스(14)는 제1 전원 전압보다 높은 제2 전원 전압, 예컨대 전원 전압(VDD)에 연결되어, 제2 바이어스 전류(Ib12)를 소싱할 수 있다. 이에 따라서, 오토 제로 구간에, 제1 증폭기(10)는 제1 바이어스 전류(Ib12)보다 적은 전류, 즉 제1 바이어스 전류(Ib11)에서 제2 바이어스 전류(Ib12)가 감소된 전류를 기초로 동작할 수 있다. 이후, 비교 동작 구간(예컨대 도 3의 t1 시점부터 t10 시점)에는, 제2 전류 소스(14)가 턴-오프 되므로, 제1 증폭기(10)는 제1 바이어스 전류(Ib11)에 기초하여 동작할 수 있다.
한편, 도 4에 도시된 바와 반대로, 제1 전류 소스(13)가 제2 전원 전압, 예컨대 전원 전압(VDD)에 연결되어 제1 바이어스 전류(Ib11)을 소싱하고, 제2 전류 소스(14)가 제1 전원 전압, 예컨대 접지 전압(VSS)에 연결되어 제2 바이어스 전류(Ib12)를 싱킹할 수도 있다.
도 5는 본 개시의 실시예에 따른 제1 증폭기의 회로도이고, 도 6은 제1 증폭기의 입력 레인지를 설명하는 도면이다.
도 5를 참조하면, 제1 증폭기(10)는 입력단(11)(input stage), 출력단(12), 제1 전류 소스(13) 및 제2 전류 소스(14)를 포함할 수 있다.
도 4를 참조하여 전술한 바와 같이, 제1 전류 소스(13)는 제1 바이어스 전류(Ib11)를 생성하며, 제2 전류 소스(14)는 비교 동작 구간 이전, 즉 오토 제로 구간에 제2 바이어스 전류(Ib12)를 생성할 수 있다.
제1 전류 소스(13)는 트랜지스터 MN13을 포함할 수 있다. 트랜지스터 MN13은 NMOS 트랜지스터, 즉 N-type MOSFET(Metal Oxide Semiconductor Field Effect transistor)일 수 있다. 트랜지스터 MN13은 접지 전압(VSS)에 연결될 수 있으며, 제1 바이어스 전압(VB1)을 기초로 제1 바이어스 전류(Ib11)를 생성할 수 있다.
제2 전류 소스(14)에 대해서는 도 7a 및 7b를 참조하여 상세하게 설명하기로 한다.
입력단(11)은 차동 입력, 예컨대, 제1 입력(IN1P) 및 제2 입력(IN1N)을 수신하고, 제1 입력(IN1P) 및 제2 입력(IN1N)의 레벨 차이에 따른 차동 전류를 생성한다. 예컨대, 램프 신호(도 4의 RAMP)가 제1 입력(IN1P)으로 제공되고, 픽셀 신호(PXS)가 제2 입력(IN1N)으로 수신될 수 있다. 입력단(11)은 트랜지스터 MN11 및 트랜지스터 MN12를 포함할 수 있으며, 제1 입력(IN1P) 및 제2 입력(IN1N)이 동일하면, 트랜지스터 MN11 및 트랜지스터 MN12에 동일한 전류가 흐르고, 제1 입력(IN1P) 및 제2 입력(IN1N)이 상이하면, 트랜지스터 MN11 및 트랜지스터 MN12에 서로 다른 전류가 흐를 수 있다. 트랜지스터 MN11 및 트랜지스터 MN12는 NMOS 트랜지스터일 수 있다.
트랜지스터 MN11 및 트랜지스터 MN12에 흐르는 전류량의 합은 바이어스 전류와 같으며, 예컨대, 오토 제로 구간에 트랜지스터 MN11 및 트랜지스터 MN12에 흐르는 전류량의 합은 제1 바이어스 전류(Ib11)에서 제2 바이어스 전류(Ib12)가 감소된 전류량일 수 있으며, 오토 제로 구간 이후, 즉 비교 동작 구간에 NMOS 트랜지스터 MN11 및 NMOS 트랜지스터 MN12에 흐르는 전류량의 합은 제1 바이어스 전류(Ib11)의 전류량과 같을 수 있다.
출력단(12)은 트랜지스터 MP11 및 트랜지스터 MP12를 포함할 수 있으며, 트랜지스터 MP11 및 트랜지스터 MP12의 전류 미러링에 따라 출력 노드들(ON1N, ON1P)의 전압 레벨이 결정될 수 있다, 트랜지스터 MP11 및 트랜지스터 MP12는 PMOS 트랜지스터, 즉 P-type MOSFET일 수 있다. 입력단(11)의 트랜지스터 MN11 및 트랜지스터 MN12 각각에 흐르는 전류량에 기초하여 출력 노드들(ON1N, ON1P)의 전압 레벨이 결정될 수 있다. 제1 입력(IN1P)의 레벨이 제2 입력(IN1N)의 레벨보다 높으면, 트랜지스터 MN11에 상대적으로 많은 양의 전류가 흐르고, 이에 따라서, 제1 출력 노드(ON1P)의 레벨이 낮아지고, 제2 출력 노드(ON1N)의 레벨이 높아질 수 있다. 출력단(12)은 제1 입력(IN1P)과 제2 입력(IN1N)의 레벨 차이에 기초하여 생성되는 전류를 출력할 수 있다.
도 4를 참조하여 전술한 바와 같이, 오토 제로 구간에 스위치들(SW1, SW2)이 턴-온되어 제2 입력(IN1N)과 제1 출력 노드(ON1P)가 연결되고, 제1 입력(IN1P)과 제2 출력 노드(ON1N)가 연결될 수 있다. 이에 따라, 제1 입력(IN1P), 제2 입력(IN1N), 제1 출력 노드(ON1P)와 제2 출력 노드(ON1N)의 레벨이 동일해질 수 있다. 오토 제로 구간에 설정되는 제1 입력(IN1P), 제2 입력(IN1N), 제1 출력 노드(ON1P)와 제2 출력 노드(ON1P)의 레벨은 오토 제로 전압이라고 지칭될 수 있다.
도 6을 참조하면, 제1 증폭기(10)의 입력 레인지는 오토 제로 전압(Vaz)과 포화 전압(Vsat)의 레벨에 의하여 결정될 수 있다. 이때, 포화 전압(Vsat)은 커먼 노드(COMM)의 전압이며, 커먼 노드(COMM)에 연결된 트랜지스터 MN13의 특성에 의하여 결정된다. 램프 신호(RAMP)를 수신하는 제1 입력(IN1P)의 최저 레벨은 포화 전압(Vsat)의 레벨일 수 있다.
한편, 노이즈 개선을 위하여, 증폭기(10)의 동작을 위한 바이어스 전류, 즉 제1 바이어스 전류(Ib11)가 증가될 수 있다. 그러나, 제1 바이어스 전류(Ib11)가 증가할 경우, 오토 제로 구간에 입력단(11) 및 출력단(12)에 흐르는 전류가 증가하므로, 오토 제로 전압(Vaz)이 낮아질 수 있다.
그러나, 본 개시의 실시예에 따른 제1 증폭기(10)에서는 오토 제로 구간에, 제1 전류 소스(13)와 제2 전류 소스(14)가 상보적으로 동작하고 이에 따라서, 제1 바이어스 전류(Ib11)보다 적은 전류가 입력단(11) 및 출력단(12)을 통해 흐를 수 있다. 이후, 비교 동작 구간에는 제1 전류 소스(13)에서 생성되는 제1 바이어스 전류(Ib11)가 입력단(11) 및 출력단(12)을 통해 흐를 수 있다. 따라서, 증폭기(10)의 비교 동작을 위한 바이어스 전류, 즉 제1 바이어스 전류(Ib11)가 증가되더라도, 오토 제로 전압(Vaz)은 높게 설정될 수 있다. 예컨대, 제2 바이어스 전류(Ib12)의 전류량이 높게 설정될 수록, 오토 제로 전압(Vaz)이 높아질 수 있다. 그러나, 오토 제로 전압(Vaz)은 제1 증폭기(10)의 다른 물리적 특성에 기초하여 가변될 수 있으므로, 제2 바이어스 전류(Ib12)와 오토 제로 전압(Vaz)을 비례 관계라고 한정하는 것은 아니다.
계속하여, 도 6을 참조하면, 전술한 본 개시의 실시예에 따른 제1 증폭기(10)의 동작에 따라, 오토 제로 구간의 바이어스 전류가 동작 구간의 바이어스 전류보다 적은 경우의 오토 제로 전압(Vaz)은 오토 제로 구간 및 동작 구간의 바이어스 전류가 동일한 경우의 오토 제로 전압(Vaz')보다 높다. 따라서, 본 개시의 실시예에 따른 제1 증폭기(10)는 노이즈를 감소 시키면서도, 입력 레인지를 넓힐 수 있다.
도 7a 및 도 7b는 본 개시의 실시예에 따른 제1 증폭기의 구현예들을 나타내는 회로도이다. 구체적으로 도 7a 및 도 7b는 도 5의 제2 전류 소스(14)의 구현예를 나타낸다.
도 7a를 참조하면, 제2 전류 소스(14a)는 트랜지스터 MP13 및 MP14를 포함할 수 있다. 트랜지스터 MP13은 바이어스 트랜지스터이고, 트랜지스터 MP13의 소스에는 전원 전압(VDD)이 인가될 수 있다. 트랜지스터 MP13는 제2 바이어스 전압(VB2)을 기초로 제2 바이어스 전류(Ib12)를 생성할 수 있다.
트랜지스터 MP14는 스위칭 트랜지스터일 수 있으며, 오토 제로 신호(도 5의 AZS)의 동기 신호, 즉 오토 제로 바 신호(AZSB)에 응답하여 턴-온 또는 턴-오프될 수 있다. 오토 제로 구간에 오토 제로 신호(AZS)가 하이 레벨로 활성화되면, 오토 제로 바 신호(AZSB)는 로우 레벨로 활성화될 수 있다. 이에 따라서, 오토 제로 구간에 트랜지스터 MP14가 턴-온되고, 트랜지스터 MP13이 제2 바이어스 전압(VB2)에 기초하여 제2 바이어스 전류(Ib12)를 생성할 수 있다.
트랜지스터 MP13에서 생성된 제2 바이어스 전류(Ib12)는 트랜지스터 MN13을 통해서 싱킹된다. 즉, 제1 전류 소스(13)에서 생성되는 전류, 즉 트랜지스터 MN13을 통해 싱킹되는 제1 바이어스 전류(Ib11)의 일부를 제2 전류 소스(14a)가 제공할 수 있다. 따라서, 오토 제로 구간에 입력단(11) 및 출력단(12)을 통해 흐르는 바이어스 전류량은 비교 동작 구간에 입력단(11) 및 출력단(12)을 통해 흐르는 제1 바이어스 전류(Ib11)보다 적다.
도 7b를 참조하면, 제2 전류 소스(14b)는 트랜지스터 MP13 및 MP14를 포함할 수 있다. 트랜지스터 MP13의 소스에는 전원 전압(VDD)이 인가되고, 게이트는 제2 출력 노드(ON1N)에 연결될 수 있다. 따라서, 제2 바이어스 전류(Ib12)는 트랜지스터 MP13과 트랜지스터 MP11의 사이즈 비(ratio)에 의하여 결정될 수 있다. 예컨대, 트랜지스터 MP11의 사이즈(예컨대 너비(width))와 트랜지스터 MP12의 사이즈가 동일하고, 트랜지스터 MP13의 사이즈가 트랜지스터 MP11의 사이즈의 N배(N은 자연수)일 경우, 제2 바이어스 전류(Ib12)의 전류량은 Ib11*(N/(2+N))로 나타낼 수 있다.
이와 같이, 도 7b의 제1 증폭기(10b)는 외부로부터 제1 바이어스 전압(Vb1) 외에 별도의 바이어스 전압을 수신하지 않고, 트랜지스터들 MP11, MP12 및 MP13의 사이즈 비에 의하여 전류량이 결정되는 제2 바이어스 전류(Ib12)를 생성할 수 있다.
도 8은 본 개시의 실시예에 따른 제2 비교 회로를 나타내는 회로도이다.
도 8을 참조하면, 제1 비교 회로(220)는 제2 증폭기(20)로 구현될 수 있다. 제2 증폭기(20)는 입력단(21), 전류 소스(22), 스위칭 회로(23) 및 커패시터(C3)를 포함할 수 있으며, CS(current source) 타입 인버터 구조를 가질 수 있다. 제2 증폭기(20)는 다른 구성들을 더 포함할 수 있다.
입력단(21)은 전원 전압(VDD)이 인가되고, 출력 노드(ON2)에 연결되는 트랜지스터 MP21을 포함할 수 있다. 제1 증폭기(도 5의 10)(또는 도 4의 제1 비교기(210))의 제1 출력(OUT1)이 입력(IN2)으로서 수신될 수 있다.
전류 소스(22)는 출력 노드(ON2)에 연결되는 트랜지스터 MN21을 포함할 수 있다. 트랜지스터 MN21은 바이어스 노드(N1)의 전압, 즉 커패시터(C3)의 일 단의 전압을 기초로 제3 바이어스 전류(Ib21)를 생성할 수 있다.
스위칭 회로(23)는 출력 노드(ON2)와 바이어스 노드(N1) 사이에 연결되는 트랜지스터 MN23을 포함할 수 있다. 트랜지스터 MN23은 오토 제로 신호(AZS)에 응답하여 동작하며, 오토 제로 구간에, 활성화된 오토 제로 신호(AZS)에 응답하여 턴-온될 수 있다. 이에 따라, 오토 제로 구간에, 바이어스 노드(N1)의 전압 레벨이 출력 노드(ON2)의 전압 레벨, 예컨대 오토 제로 전압(Vaz)과 같아질 수 있다. 동작 구간에, 트랜지스터 MN23은 턴-오프되고, 오토 제로 구간에 설정된 바이어스 노드(N1)의 전압이 커패시터(C3)에 의하여 유지되며, 이에 따라서, 전류 소스(22)가 동작할 수 있다.
비교 동작 구간에, 제2 증폭기(20)는 인버터로서 동작할 수 있다. 입력(IN2)의 전압 레벨이 증가하면 출력 노드(ON2)의 전압 레벨이 감소할 수 있다.
도 9a 및 도 9b는 본 개시의 실시예에 따른 비교 회로의 동작을 설명하는 도면이다. 도 9a는 비교 회로의 오토 제로 단계(또는 오토 제로 모드)를 나타내며 나타내며, 도 9b는 비교 회로의 비교 동작 단계(또는 비교 동작 모드)를 나타낸다.
도 9a 및 9b를 참조하면, 도 5를 참조하여 전술한 본 개시의 실시예에 따른 제1 증폭기(10)가 제1 비교기(도 1 및 도 4의 210)로서 동작하고, 도 8을 참조하여 전술한 제2 증폭기(20)가 제2 비교기(도 2의 220)로서 동작할 수 있다.
오토 제로 구간에, 제1 증폭기(10)의 입출력이 연결되며, 제2 증폭기(10)의 바이어스 노드(N1)와 출력 노드(ON2)가 연결된다. 제1 증폭기(10)의 제1 전류 소스(13)가 제1 바이어스 전류(Ib11)를 생성하고, 제2 전류 소스(14)가 제2 바이어스 전류(Ib12)를 생성한다. 제1 전류 소스(13)는 제1 바이어스 전류(Ib11)를 싱킹하고, 제2 전류 소스(14)가 제2 바이어스 전류(Ib12)를 소싱할 수 있다. 제2 바이어스 전류(Ib12)가 제1 바이어스 전류(Ib11)의 a배(a는 1보다 작은 자연수)일 경우, 트랜지스터들 MP11 및 MN11을 통해서 흐르는 제1 전류(I1)의 전류량은 제1 바이어스 전류(Ib11)의 (1/2)*(1-a)배일 수 있다. 즉, 제1 전류(I1)는 Ib11*(1/2)*(1-a)로 나타낼 수 있다.
한편, 트랜지스터 MP12 및 MN12를 통해서 흐로는 전류 역시 제1 전류(I1)와 같을 수 있다. 또한, 제1 증폭기(10)의 트랜지스터 MP11 과 제2 증폭기(20)의 트랜지스터 MP21의 사이즈가 같을 경우, 전류 미러링에 의하여 제2 증폭기(20)의 트랜지스터 MP21 및 MN21을 통해서 흐르는 제3 바이어스 전류(Ib21) 또한 제1 전류(I1)와 같을 수 있다. 즉, 제3 바이어스 전류(Ib21)는 Ib11*(1/2)*(1-a)로 나타낼 수 있다. 오토 제로 구간에 바이어스 노드(N1)의 전압 레벨이 설정될 수 있다.
도 9b를 참조하면, 동작 구간에 제1 증폭기(10)의 제2 전류 소스(14)는 동작을 중단한다. 이에 따라서, 제1 증폭기(10)는 제1 바이어스 전류(Ib11)를 기초로 동작한다. 전류 미러링에 의하여, 제2 증폭기(20)의 트랜지스터 MP21에 흐르는 제2 전류(I21)는 제1 바이어스 전류(Ib11)의 1/2배일 수 있다. 즉, 제2 전류(I21)는 Ib11*(1/2)로 나타낼 수 있다.
한편, 바이어스 노드(N1)의 전압 레벨은 오토 제로 구간과 동일하게 유지될 수 있으며, 따라서, 트랜지스터 MN21을 통해서 흐르는 제3 바이어스 전류(Ib21) 또한 유지될 수 있다. 그리고, 제2 전류(I21)와 제3 바이어스 전류(Ib21)의 차이에 해당하는 로드 전류(ILoad)가 외부로, 즉 로드 커패시터(CL)로 출력될 수 있다. 이에 따라서, 제2 증폭기(20)의 전류 구동 능력이 향상될 수 있으며, 제2 증폭기(20)의 출력, 즉 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 변할 때의 응답 속도가 향상될 수 있다. 다시 말해서, 입력(IN2)이 하이 레벨에서 로우 레벨로 변함에 따라, 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 변할 때, 입력(IN2)의 변화에 대한 제2 출력(OUT2)의 변화 속도가 향상될 수 있다.
도 10은 본 개시의 실시예에 따른 제1 증폭기 및 제2 증폭기의 출력을 설명하는 도면이다.
도 10을 참조하면, 픽셀 신호(PXS)로부터 리셋 신호 검출시, 제1 증폭기(10)의 제2 입력(IN1N)은 오토 제로 전압(Vaz)일 수 있고, 제1 입력(IN1P)에는 램프 신호(RAMP)가 제공될 수 있다. 이상적으로는, 제1 증폭기(10)의 제1 입력(IN1P) 및 제2 입력(IN1N)이 동일해지는 t1 시점에 제1 증폭기(10)의 출력, 즉 제1 출력(OUT1)이 하이 레벨에서 로우 레벨로 천이되고, 제2 증폭기(20)의 출력, 즉 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 천이될 수 있다.
그러나, 제1 증폭기(10)의 지연 성분으로 인하여, 제1 출력(OUT1)은 t1 시점에서 제1 지연량(Delay1) 만큼 지연된, t2 시점에 천이될 수 있다. 또한, 제2 출력(OUT2)은 제2 증폭기(20)의 지연 성분으로 인하여, 제1 출력(OUT1)이 천이되는 t2 시점에서 제2 지연량(Delay2) 만큼 지연된 t3 시점에 천이될 수 있다. 본 개시의 실시예에 따른 비교 회로에 따르면, 도 9a 및 9b를 참조하여 전술한 바와 같이, 오토 제로 단계와 비교 동작 단계에서의 제1 증폭기(10)의 바이어스 전류의 차이로 인하여 비교 동작 단계에서의 제2 증폭기(20)의 전류 구동 능력이 증가되므로, 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 변할 때, 제2 증폭기(20)의 응답 속도가 빨라질 수 있다. 따라서, 본 개시의 실시예에 따른 비교 회로에서 제2 출력(OUT2)의 천이 시점은, 오토 제로 단계와 비 동작 단계에서의 제1 증폭기(10)의 바이어스 전류 차이가 없는 경우의 제2 출력(OUT2')의 천이 시점(예컨대 t4)보다 빠를 수 있다.
도 11은 본 개시의 실시예에 따른 제1 증폭기의 회로도이다.
도 11을 참조하면, 제1 증폭기(30)는 입력단(31), 제1 전류 소스(33) 및 제2 전류 소스(34)를 포함할 수 있다. 도 11의 제2 증폭기(30)의 구성 및 동작은 도 5의 제2 증폭기(10)의 구성 및 동작과 유사하다. 다만, 도 5의 제2 증폭기(10)는 제1 전류 소스(13) 및 입력단(11)이 N-type MOSFET으로 구현되고, 제2 전류 소스(14) 및 출력단(12)이 P-type MOSFET으로 구현되나. 도 11의 제2 증폭기(30)는 입력단(31) 및 제1 전류 소스(33)가 P-type MOSFET으로 구현되고, 제2 전류 소스(34) 및 출력단(32)이 N-type MOSFET으로 구현될 수 있다.
램프 신호(RAMP)가 제1 입력(IN1P)으로 제공되고, 픽셀 신호(PXS)가 제2 입력(IN1N)으로 제공될 수 있다. 램프 신호(RAMP), 즉 제1 입력(IN1P)이 제2 입력(IN1N)보다 낮아지면, 제1 증폭기의 출력, 즉 제1 출력(OUT1)이 로우 레벨로 천이될 수 있다.
한편, 제1 전류 소스(33)는 트랜지스터 MP17을 포함할 수 있다. 트랜지스터 MP17은 전원 전압(VDD)에 연결될 수 있으며, 제3 바이어스 전압(VB3)을 기초로 제1 바이어스 전류(Ib11)를 생성할 수 있다. 제2 전류 소스(34)는 오토 제로 신호(AZS)(또는 오토 제로 신호의 동기 신호)에 응답하여 동작할 수 있으며, 오토 제로 구간에 제2 바이어스 전류(Ib12)를 생성할 수 있다.
도 12a 및 도 12b는 본 개시의 실시예에 따른 제1 증폭기의 구현예들을 나타내는 회로도이다. 구체적으로 도 12a 및 도 12b는 도 11의 제2 전류 소스(34)의 구현예를 나타낸다.
도 12a를 참조하면, 제2 전류 소스(34a)는 트랜지스터 MN16 및 MN17을 포함할 수 있다. 트랜지스터 MN16 및 MN17은 N-type MOSFET일 수 있다. 트랜지스터 MN16은 바이어스 트랜지스터이고, 트랜지스터 MN16의 소스에는 접지 전압(VSS)이 인가될 수 있다. 트랜지스터 MN16은 제4 바이어스 전압(VB4)을 기초로 제2 바이어스 전류(Ib12)를 생성할 수 있다.
트랜지스터 MN17은 스위칭 트랜지스터일 수 있으며, 오토 제로 신호(AZS)에 응답하여 턴-온 또는 턴-오프될 수 있다. 오토 제로 구간에 오토 제로 신호(AZS)가 하이 레벨로 활성화되면, 트랜지스터 MN17이 턴-온되고, 트랜지스터 MN16이 제4 바이어스 전압(VB4)에 기초하여 제2 바이어스 전류(Ib12)를 생성할 수 있다.
트랜지스터 MN16에서 제공되는 제2 바이어스 전류(Ib12)는 트랜지스터 MP17로부터 소싱된다. 즉, 제1 전류 소스(33)에서 생성되는 전류, 즉 트랜지스터 MP17을 통해 소싱되는 제1 바이어스 전류(Ib11)의 일부를 제2 전류 소스(34a)가 싱킹할 수 있다. 따라서, 오토 제로 구간에 입력단(31) 및 출력단(32)을 통해 흐르는 바이어스 전류량은 비교 동작 구간에 입력단(31) 및 출력단(32)을 통해 흐르는 제1 바이어스 전류(Ib11)보다 감소된다.
도 12b를 참조하면, 제2 전류 소스(34b)는 트랜지스터 MN16 및 MN17을 포함할 수 있다. 트랜지스터 MN16의 소스에는 접지 전압(VSS)이 인가될 수 있고, 게이트는 제2 출력 노드(ON1N)에 연결될 수 있다. 따라서, 제2 바이어스 전류(Ib12)는 트랜지스터 MN14와 트랜지스터 MN16의 사이즈 비에 의하여 결정될 수 있다.
도 13은 본 개시의 실시예에 따른 제2 증폭기를 나타내는 회로도이다.
도 13을 참조하면, 제2 증폭기(40)는 입력단(41), 제1 전류 소스(42), 제2 전류 소스(43), 제어 로직(44), 및 스위칭 회로(45)를 포함할 수 있다.
입력단(41)은 전원 전압(VDD)이 인가되고, 출력 노드(ON2)에 연결되는 트랜지스터 MP21을 포함할 수 있다. 제1 증폭기(도 5의 10)(또는 도 4의 제1 비교기(210))의 제1 출력(OUT1)이 입력(IN2)으로서 수신될 수 있다.
제1 전류 소스(42)는 출력 노드(ON2)에 연결되는 트랜지스터 MN21 및 트랜지스터 MN21에 연결되고 접지 전압(VSS)이 인가되는 트랜지스터 MN22를 포함할 수 있다. 트랜지스터 MN21은 바이어스 노드(N1)의 바이어스 전압(Vn1)을 기초로 제3 바이어스 전류(Ib21)를 생성할 수 있다.
제2 전류 소스(43)는 출력 노드(ON2)에 연결되는 트랜지스터 MN24 및 트랜지스터 MN24에 연결되고, 접지 전압(VSS)이 인가되는 트랜지스터 MN25를 포함할 수 있다. 트랜지스터 MN24가 바이어스 제어 신호(CONT)에 응답하여 턴-온 되면, 트랜지스터 MN25는 바이어스 전압(Vn1)을 기초로 제4 바이어스 전류(Ib22)를 생성할 수 있다. 실시예에 있어서, 제4 바이어스 전류(Ib22)는 제3 바이어스 전류(Ib21)보다 클 수 있다. 실시예에 있어서, 트랜스터 MN24 및 트랜지스터 MN25의 연결 관계는 달라질 수 있다. 예컨대, 트랜지스터 MN24가 출력 노드(ON2)에 연결되고, 트랜지스터 MN25의 소스에 접지 전압(VSS)이 인가될 수도 있다.
제어 로직(44)은 복수의 논리 게이트를 포함할 수 있다. 예컨대, 제어 로직(44)은 제1 노어 게이트(NOR1), 제2 노어 게이트(NOR2) 및 인버터(INV)를 포함할 수 있다. 그러나, 이는 실시예일 뿐이며, 제어 로직(44)의 구성은 후술될 도 14a 내지 도 14f의 논리 결과를 내는 범위 내에서 다양하게 변경될 수 있다.
스위칭 회로(45)는 출력 노드(ON2)와 바이어스 노드(N1) 사이에 연결되는 트랜지스터 MN23을 포함할 수 있다. 트랜지스터 MN23은 오토 제로 신호(AZS)에 응답하여 동작하며, 오토 제로 구간에, 활성화된 오토 제로 신호(AZS)에 응답하여 턴-온될 수 있다. 이에 따라, 오토 제로 구간에, 바이어스 노드(N1)의 전압 레벨이 출력 노드(ON2)의 전압 레벨과 같아질 수 있다. 동작 구간에, 트랜지스터 MN23은 턴-오프되고, 오토 제로 구간에 설정된 바이어스 노드(N1)의 전압, 즉 바이어스 전압(Vn1)이 커패시터(C3)에 의하여 유지되며, 바이어스 전압(Vn1)을 기초로 제1 전류 소스(42) 및 제2 전류 소스(43)가 각각 제3 바이어스 전류(Ib21) 및 제4 바이어스 전류(Ib22)를 생성할 수 있다.
제2 증폭기(40)는 입력단(41)과 제1 및 제2 전류 소스(42, 43)가 인버터를 형성하는 CS 타입 인버터 구조를 가진다. 이러한 CS 타입 인버터 구조를 가지는 제2 증폭기(40)는 구조가 단순하고, 소비 전력이 적으며, 응답 속도가 빠르다. 그러나, 입력단(41) 과 제1 및 제2 전류 소스(42, 43)가 턴-온 되는 경우, 다시 말해서, 입력(IN2)이 로우 레벨, 예컨대, 오토 제로 전압(Vaz) 레벨 이하일 때, 쇼트-회로 전류로 인하여 전력 변동(power fluctuation)이 발생할 수 있다. 예컨대, 제2 증폭기(40)에서 다량의 전류가 흐름으로 인하여, 전원 전압(VDD) 또는 접지 전압(VSS)의 레벨이 변동할 수 있으며, 이에 기인하여 화질 열화가 발생할 수 있다.
그러나, 본 실시예에 따른 제2 증폭기(40)는 쇼트-회로 전류의 발생을 차단할 수 있으며, 입력(IN2)이 로우 레벨, 예컨대, 오토 제로 전압(Vaz) 이하가 된 때, 다시 말해서, 제2 증폭기(40)의 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 변하는 단계(이하, 상기 단계를 로우-하이 디시젼 단계라고 함) 이후에 바이어스 전류가 흐르지 않도록 하여 쇼트-회로 전류가 발생하는 것을 차단할 수 있다. 이하, 도 14a 내지 도 15를 참조하여, 본 개시의 실시예에 따른 제2 증폭기(40)의 동작에 대하여 상세하게 설명하기로 한다.
도 14a 내지 도 14f는 제2 증폭기의 동작을 단계 별로 설명하는 도면이고, 도 15는 제2 증폭기의 파형도이다.
도 15 및 도 14a를 참조하면, 제1 구간(T1)에서, 오토 제로 단계가 수행된다. 스위칭 회로(도 14의 45)의 트랜지스터 MN23이 활성화된 오토 제로 신호(AZS)에 응답하여 턴-온 됨으로써, 바이어스 노드(N1)와 출력 노드(ON2)가 연결될 수 있다. 입력(IN2) 및 출력 노드(ON2)가 오토 제로 전압(Vaz) 레벨일 수 있다. 따라서, 제1 전류 소스(42)가 제3 바이어스 전류(Ib21)를 생성할 수 있다. 또한, 바이어스 제어 신호가 활성화되어(예컨대 하이 레벨), 제2 전류 소스(43)가 제4 바이어스 전류(Ib22)를 생성할 수 있다. 따라서, 오토 제로 단계에서, 제2 증폭기(40)를 통해 제3 바이어스 전류(Ib21) 및 제4 바이어스 전류(Ib22)가 흐를 수 있다. 한편, 제4 바이어스 전류(Ib22)의 전류량이 제2 바이어스 전류(Ib21)의 전류량보다 많을 수 있다.
도 15 및 도 14b를 참조하면, 제2 구간(T2)에서, 램프 신호(RAMP)에 오프셋이 가해진다. 제2 구간(T2)은 램프 오프셋 단계로 지칭될 수 있다. 이때, 입력(IN2) 레벨이 오토 제로 전압(Vaz)보다 높아지며, 예컨대 전원 전압(VDD) 레벨에 근접할 수 있다. 이에 따라, 입력단(41)은 턴-오프 된다. 커패시터(C3)에 의하여 바이어스 노드(N1)의 전압이 유지된다.
한편, 제어 로직(44)의 출력은 하이 레벨일 수 있다. 제1 노어(NOR1) 및 제2 노어(NOR2) 각각의 입력으로 하이 레벨의 비교 인에이블 바 신호(CENB)가 제공됨에 따라, 출력 노드(ON2)의 레벨에 관계없이 제어 로직(44)은 하이 레벨의 신호를 출력할 수 있다. 이에 따라, 제1 전류 소스(42) 및 제2 전류 소스(43)가 동작할 수 있다. 따라서, 램프 오프셋 단계에서, 제2 증폭기(40)를 통해 제3 바이어스 전류(Ib21) 및 제4 바이어스 전류(Ib22)가 흐를 수 있다.
도 15 및 도 14c를 참조하면, 제3 구간(T3)에서, 램프 신호(RAMP)의 레벨이 감소된다. 제3 구간(T3)은 램프 다운(Ramp Down) 단계로 지칭될 수 있다. 입력(IN2) 레벨이 오토 제로 전압(Vaz) 레벨보다 높으므로, 입력단(31)이 턴-오프 상태를 유지한다.
램프 다운 단계에서, 바이어스 제어 신호(CONT)가 비활성화되어(예컨대 로우 레벨), 제2 전류 소스(43)가 턴-오프될 수 있다. 또한, 비교 인에이블 바 신호(CENB)가 로우 레벨일 수 있다. 다만, 출력 노드(ON2)가 로우 레벨이므로, 제어 로직(44)의 출력은 하이 레벨을 유지할 수 있다. 이에 따라서, 제1 전류 소스(42)가 동작할 수 있다. 램프 다운 단계에서, 제2 증폭기(40)를 통해 제3 바이어스 전류(Ib21)가 흐를 수 있다.
도 15 및 도 14d를 참조하면, 제3 구간(T3)과 제4 구간(T4) 사이에서, 입력(IN2) 레벨이 오토 제로 전압(Vaz) 레벨과 같아지며, 제2 출력(OUT2)은 로우 레벨에서 하이 레벨로 천이될 수 있다. 이와 같이, 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 천이하는 단계는 로우-하이 디시젼 단계로 지칭될 수 있다.
입력(IN2) 레벨이 오토 제로 전압(Vaz)과 같아지므로, 제2 전류 소스(43)가 턴-온 될 수 있다. 전원 전압(VDD)과 입력(IN2)의 전압 차이를 기초로 제2 전류(I21)가 흐를 수 있으며, 제2 출력(OUT2) 또한 오토 제로 전압(Vaz) 레벨이 될 수 있다. 다시 말해서, 제2 출력(OUT2)이 로우 레벨에서 하이 레벨로 천이될 수 있다.
한편, 로우-하이 디시젼 단계에서, 바이어스 제어 신호(CONT)가 비활성화되어, 제2 전류 소스(43)가 턴-오프될 수 있다. 또한, 비교 인에이블 바 신호(CENB)가 로우 레벨일 수 있다. 출력 노드(ON2)가 로우 레벨에서 하이 레벨로 천이됨에 따라, 제어 로직(44)의 출력은 하이 레벨에서 로우 레벨로 천이될 수 있다. 제어 로직(44)의 출력이 하이 레벨일 때, 제1 전류 소스(42)가 제3 바이어스 전류(Ib21)를 생성할 수 있다. 입력단(41)에서 출력되는 제2 전류(I21) 중 제3 바이어스 전류(Ib21)를 제외한 나머지는 동적 전류(Iac)로서 외부로 출력될 수 있다. 이후, 제어 로직(44)의 출력이 로우 레벨로 천이되면, 제1 전류 소스(42)가 턴-오프될 수 있다. 이에 따라서, 제2 증폭기(40)에서는 바이어스 전류, 즉 정적 전류가 흐르지 않게 된다.
도 15 및 도 14e를 참조하면, 제4 구간(T4)에서, 입력(IN2) 레벨이 오토 제로 전압(Vaz) 레벨보다 낮아지며, 제2 출력(OUT2)은 하이 레벨 상태를 유지할 수 있다. 제4 구간(T4)은 디시젼 후 단계로 지칭될 수 있다. 전술한 바와 같이, 제1 전류 소스(42) 및 제2 전류 소스(43)가 턴-오프 상태이므로, 제2 증폭기(40)에서, 바이어스 전류, 즉 정적 전류가 흐르지 않을 수 있다.
도 15 및 도 14e를 참조하면, 제4 구간(T4)과 제5 구간(T5) 사이에서, 램프 신호(RAMP) 레벨이 증가하며, 제2 출력(OUT2)은 하이 레벨에서 로우 레벨로 천이될 수 있다. 이와 같이, 제2 출력(OUT2)이 하이 레벨에서 로우 레벨로 천이하는 단계는 하이-로우 동작 단계로 지칭될 수 있다. 입력(IN2)이 오토 제로 전압(Vaz) 레벨보다 높아지므로, 입력단(41)이 턴-오프될 수 있다.
한편, 바이어스 제어 신호(CONT)가 활성화되어, 제2 전류 소스(43)가 제4 바이어스 전류(Ib22)를 생성할 수 있다. 또한, 제어 로직(44)의 제1 노어(NOR1) 및 제2 노어(NOR2) 각각의 입력으로 하이 레벨의 비교 인에이블 바 신호(CENB)가 제공됨에 따라, 제어 로직(44)이 하이 레벨의 신호를 출력할 수 있다. 제1 전류 소스(42)가 동작하게 되며, 제3 바이어스 전류(Ib21)를 생성할 수 있다. 따라서, 하이-로우 동작 단계에서, 제2 증폭기(40)를 통해 제3 바이어스 전류(Ib21) 및 제4 바이어스 전류(Ib22)가 흐를 수 있다. 이후, 전술한, 램프 오프셋 단계, 램프 다운 단계, 로우-하이 디시젼 단계, 디시젼 후 단계 및 하이-로우 동작 단계가 반복된다.
도 16은 본 개시의 실시예에 따른 제2 증폭기의 정적 전류를 나타내는 그래프이다.
도 14a 내지 도 14f를 참조하여 전술한 바와 같이, 본 개시의 실시예에 따른 제2 증폭기(40)는 상대적으로 적은 양의 바이어스 전류, 즉 제3 바이어스 전류(Ib21)를 생성하는 제1 전류 소스(42) 및 상대적으로 많은 양의 바이어스 전류, 즉 제4 바이어스 전류(Ib22)를 생성하는 제2 전류 소스(43)를 구비하고, 제2 증폭기(40)의 동작 단계별로 제1 전류 소스(42) 및 제2 전류 소스(43)의 온/오프를 제어한다. 이에 따라, 제2 증폭기(40)는 램프 오프셋 단계 또는 하이-로우 동작 단계와 같이 많은 양의 바이어스 전류가 요구되는 단계에서는 많은 양의 바이어스 전류(Ib)를 제공하되, 로우-하이 디시젼 이전 구간에는 적은 양의 바이어스 전류를 제공하고, 로우-하이 디시젼 이후 구간에는 바이어스 전류의 생성을 차단할 수 있다. 따라서, 도 15에 도시된 바와 같이, 로우-하이 디시젼 전후에 제2 증폭기(40)를 통해 흐르는 전류를 최소화할 수 있다.
전술한 바와 같이, 입력(IN2)이 오토 제로 전압(Vaz) 이하일 때, 즉, 로우-하이 디시젼 이후에 쇼트-회로 전류로 인하여 전력 변동(power fluctuation)이 발생할 수 있다. 그러나, 본 개시의 실시예에 따른 제2 증폭기(40)는 로우-하이 디시젼 이후에 제1 전류 소스(42) 및 제2 전류 소스(43)를 턴-오프 시킴으로써, 쇼트-회로 전류가 발생하는 것을 방지할 수 있다. 제2 증폭기(40)의 전력 변동이 크지 않으므로, 이미지 센서(도 1의 100)가 집적되는 반도체 칩의 레이아웃 상에서, 제2 증폭기(40)가 다른 회로들과 전력 라인을 공유할 수 있다. 이에 따라, 반도체 칩의 전원 전압 패드의 통합이 가능하며, 전력 라인의 임피던스가 감소될 수 있으므로, 영상 데이터의 화질이 개선될 수 있고, 나아가 반도체 칩의 제조 비용이 감소될 수 있다.
도 17은 본 개시의 실시예에 따른 제1 증폭기의 회로도이다. 도 18a는 도 17의 제1 증폭기의 동작을 설명하는 도면이고, 도 18b는 제한 회로의 동작에 따른 제1 증폭기의 출력을 나타내는 그래프이다.
도 17을 참조하면, 제1 증폭기(50)는 입력단(51), 출력단(52), 전류 소스(53) 및 제한 회로(54)를 포함할 수 있다. 입력단(51), 출력단(52), 전류 소스(53)의 구성 및 동작은 도 5의 제1 증폭기(10)의 입력단(11), 출력단(12) 및 전류 소스(53)와 동일하다. 따라서 중복되는 설명은 생략하기로 한다.
제한 회로(54)는 트랜지스터 MP33을 포함할 수 있으며, MP33의 소스는 제2 출력 노드(ON1N)에 연결되고, 게이트는 제1 출력 노드(ON1P)에 연결되며, 드레인은 커먼 노드(COMM)에 연결될 수 있다.
제한 회로(54)는 제1 출력(OUT1)의 스윙폭을 제한할 수 있다. 또한, 제1 출력(OUT1)이 하이 레벨에서 로우 레벨로 천이될 때, 제1 출력 노드(ON1P)의 로드 커패시터의 디스차지에 의해 발생하는 제2 출력 노드(ON1N)의 전압 변동을 보상할 수 있다.
도 18a에 도시된 바와 같이, 제1 출력(OUT1)이 하이 레벨에서 로우 레벨로 천이되면, 제한 회로(54)는 트랜지스터 MP31의 드레인과 커먼 노드(COMM) 사이에 전류 패스를 형성함으로써, 트랜지스터 MP31을 통해 흐르는 전류를 바이패스시킬 수 있다. 따라서, 트랜지스터 MN31이 턴-오프되고 커먼 노드(COMM) 레벨이 트랜지스터 MN33의 포화 전압 이하로 낮아지는 것이 방지될 수 있다.
도 18b를 참조하면, t1 시점에서 제1 출력 노드(ON1P)의 레벨이 하이에서 로우로 천이된 후, 제1 출력 노드(ON1P)의 레벨은 커먼 노드(COMM) 레벨과 같아진다. 커먼 노드(COMM)의 레벨은 램프 신호가 입력되는 제1 입력 노드(IN1P)의 레벨에 의해 결정될 수 있다.
제한 회로(54)가 없는 경우, 도 18b의 (a)에 도시된 바와 같이, 램프 신호(RAMP) 신호가 낮아짐에 따라, 커먼 노드(COMM) 및 제1 출력 노드(ON1P)의 레벨이 낮아지게 된다. 커먼 노드(COMM)의 레벨이 트랜지스터 MN33의 포화 전압 이하로 낮아지면 바이어스 전류가 변화하게 되면서 노이즈가 발생할 수 있다.
그러나, 전술한 바와 같이, 제한 회로(54)가 트랜지스터 MP31을 통해 흐르는 전류를 바이패스시켜, 램프 신호(RAMP)가 인가되는 트랜지스터 MN31을 턴-오프시킴으로써, 도 18b의 (b)에 도시된 바와 같이, 커먼 노드(COMM) 레벨이 최저치 이하, 즉 랜지스터 MN33의 포화 전압 이하로 낮아지는 것을 방지할 수 있다.
도 19는 도 17의 제1 증폭기에서, 출력 노드 전압 변동 보상을 설명하는 도면이다.
도 19를 참조하면, 제1 출력(OUT1)이 하이 레벨에서 로우 레벨로 천이될 때, 제1 출력 노드(ON1P)의 로드 커패시터의 디스차지에 의해 제2 출력 노드(ON1N)에 전압 변동이 발생할 수 있다. 제2 출력 노드(ON1N)는 기생 커패시터 Cgd를 통해 램프 신호 발생기(160)에 연결되며, 제2 출력 노드(ON1N)의 전압 변동에 따라 킥백 노이즈 전류(ΔI)가 램프 신호 발생기(160)로 유입될 수 있다. 도 1을 함께 참조하면, 램프 신호 발생기(160)로부터 출력되는 램프 신호(RAMP)는 복수의 비교 회로(141)에 제공되므로, 램프 신호 발생기(160)는 복수의 비교 회로(141) 각각에 구비되는 복수의 제1 증폭기(50)에 연결된다. 따라서, 복수의 제1 증폭기(50)로부터 유입되는 킥백 노이즈 전류(ΔI)들에 의하여, 램프 신호(RAMP)에 변동이 발생할 수 있으며, 이는 화질 열화를 유발할 수 있다.
그러나, 본 개시의 실시예에 따른 제1 증폭기(50)의 제한 회로(54)는 직접 커먼 노드(COMM)에 연결되어, 제2 출력 노드(ON1N)에 전압 변동이 발생할 때, 커먼 노드(COMM)의 레벨을 빠르게 증가시킬 수 있다. 커먼 노드(COMM)에서 제2 출력 노드(ON1N)의 전압 변동의 반대 방향으로 전압 변동이 발생될 수 있다. 다시 말해서, 커먼 노드(COMM)에서 제2 출력 노드(ON1N)의 전압 피크(peak)와 반대 방향의 전압 피크가 발생할 수 있다. 이에 따라, 킥백 노이즈 전류(ΔI)가 감소될 수 있다. 이와 같이, 제한 회로(54)는 커먼 노드(COMM)에 직접 연결됨으로써, 제2 출력 노드(ON1N)의 전압 변동을 보상할 수 있다.
도 20은 본 개시의 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 20을 참조하면, 본 개시의 실시예에 따른 이미지 처리 시스템(Image Process system, 3000)은 이미지 센서(Image sensor, 100), 이미지 프로세서(200), 디스플레이 유닛(Display Unit, 400) 및 렌즈(320)를 포함할 수 있다.
이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), ADC(130), 램프 신호 발생기(160) 및 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블록(control Register Block, 190) 및 버퍼(Buffer, 180)를 포함할 수 있다.
이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 이미지 프로세서(200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이미지 프로세서(200)는 카메라 컨트롤러(201), 이미지 신호 프로세서(202) 및 PC I/F(203)를 포함할 수 있다. 카메라 컨트롤러(201)는 제어 레지스터 블록(190)을 제어할 수 있다. 실시예에 있어서, 카메라 컨트롤러(201)는 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블록(190)을 제어할 수 있다. 그러나, 이에 제한되는 것은 아니며, 카메라 컨트롤러(201)와 컨트롤 레지스터 블록(190) 사이에는 다양한 인터페이스가 적용될 수 있다.
이미지 신호 프로세서(202)는 버퍼(180)의 출력 신호인 이미지 데이터를 입력 받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 디스플레이 유닛(400)으로 출력할 수 있다. 또는 이미지 신호 프로세서(202)는 PC IF(203)를 통해 외부 호스트로부터 제어 신호를 수신하고, 가공/처리된 이미지를 외부 호스트에 제공할 수 있다. 도 20에서, 이미지 신호 프로세서(202)가 이미지 프로세서(200) 내부에 위치하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 이미지 신호 프로세서(202)는 이미지 센서(100) 내부에 위치할 수도 있다.
한편, 이미지 센서(100)로서, 도 1을 참조하여 설명한 이미지 센서(100)가 적용될 수 있다. 제어 레지스터 블록(190)은 램프 신호 발생기(160), 타이밍 제너레이터(170), 및 버퍼(180) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블록(190)은 카메라 컨트롤러(201)의 제어를 받아 동작할 수 있다.
ADC(130)에 구비되는 상관 이중 샘플링 회로는 픽셀 신호와 램프 신호를 비교하는 제1 증폭기 및 제1 증폭기의 출력을 증폭하여 출력하는 제2 증폭기를 구비할 수 있다. 실시예에 있어서, 제1 증폭기는 오토 제로 단계에서 비교 동작 단계보다 적은 양의 바이어스 전류를 기초로 동작할 수 있다. 이에 따라서, 노이즈가 감소되면서 입력 레인지가 증가될 수 있다. 실시예에 있어서, 제2 증폭기는, 바이어스 전류를 생성하는 전류 소스들을 동작 단계별로 적응적으로 제어하며, 디시젼 전후에 최소한의 바이어스 전류를 생성할 수 있다. 이에 따라서, 전원 변동을 방지할 수 있다. 실시예에 있어서, 제1 증폭기는 출력단자와 공통 노드를 연결하는 제한 회로를 구비할 수 있으며, 제한 회로는 공통 노드의 전압 레벨이 제1 증폭기가 정상적으로 동작할 수 있는 최저값 이하로 낮아지는 것을 방지하고, 출력 노드에 발생하는 전압 변동을 보상할 수 있다.
픽셀 어레이(110), 로우 드라이버(Row Driver, 120), ADC(130), 램프 신호 발생기(Ramp Generator, 160), 타이밍 생성기(Timing Generator, 170), 및 버퍼(Buffer, 180)에 대하여, 도 1을 참조하여 상세하게 설명한 바 중복되는 설명은 생략하기로 한다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
130: 아날로그-디지털 변환 회로 141: 비교 회로
210: 제1 비교기 220: 제2 비교기
10, 10a, 10b: 30, 50: 제1 증폭기 20, 40: 제2 증폭기

Claims (20)

  1. 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로에 있어서,
    상기 픽셀 어레이로부터 출력되는 픽셀 신호를, 램프 신호와 비교하여 제1 출력 신호를 생성하는 제1 증폭기; 및
    상기 제1 출력 신호를 기초로 비교 신호를 생성하는 제2 증폭기를 포함하고,
    상기 제1 증폭기는,
    상기 램프 신호를 수신하는 제1 입력, 및 상기 픽셀 신호를 수신하는 제2 입력을 포함하는 입력단;
    제1 출력 노드 및 제2 출력 노드를 포함하고, 상기 제1 입력과 상기 제2 입력의 전압 차이를 기초로 출력 신호를 생성하는 출력단;
    제1 동작 구간 및 제2 동작 구간에, 제1 바이어스 전류를 생성하는 제1 전류 소스; 및
    상기 제1 동작 구간에, 제2 바이어스 전류를 생성하는 제2 전류 소스를 포함하고,
    상기 제1 동작 구간에, 상기 제1 입력과 상기 제2 출력 노드가 연결되고, 상기 제2 입력과 상기 제1 출력 노드가 연결되는 것을 특징으로 하는, 아날로그-디지털 변환 회로.
  2. 제1 항에 있어서,
    상기 제1 전류 소스는 상기 제1 바이어스 전류를 싱킹하고,
    상기 제2 전류 소스는 상기 제2 바이어스 전류를 소싱하는 것을 특징으로 하는 아날로그-디지털 변환 회로.
  3. 제1 항에 있어서,
    상기 제2 바이어스 전류의 양은 상기 제1 바이어스 전류의 양보다 적은 것을 특징으로 하는 아날로그-디지털 변환 회로.
  4. 제1 항에 있어서,
    상기 제1 동작 구간에, 상기 입력단에 흐르는 정적 전류는 상기 제1 바이어스 전류보다 적고, 상기 제2 동작 구간에 상기 입력단에 흐르는 정적 전류는 상기 제1 바이어스 전류와 동일한 것을 특징으로 하는 아날로그-디지털 변환 회로.
  5. 삭제
  6. 제4 항에 있어서, 상기 출력단은,
    상기 제1 출력 노드에 드레인이 연결되고, 상기 제2 출력 노드에 게이트가 연결되는 제1 트랜지스터; 및
    상기 제2 출력 노드에 드레인 및 게이트가 연결되는 제2 트랜지스터를 포함하며,
    상기 제2 전류 소스는,
    상기 제2 출력 노드에 게이트가 연결되는 바이어스 트랜지스터; 및
    상기 바이어스 트랜지스터와 상기 제1 전류 소스 사이에 연결되는 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 회로.
  7. 제1 항에 있어서, 상기 제1 증폭기는,
    상기 제2 동작 구간에 상기 픽셀 신호를 상기 램프 신호와 비교하는 동작을 수행하고, 상기 제2 동작 구간에 상기 제2 전류 소스는 턴-오프되는 것을 특징으로 하는 아날로그-디지털 변환 회로.
  8. 제1 항에 있어서,
    상기 제1 전류 소스 및 상기 제2 전류 소스는 공통 노드에 연결되고, 상기 제1 전류 소스에는 제1 전원 전압이 인가되고, 상기 제2 전류 소스에는 제2 전원 전압이 인가되며, 상기 제2 전원 전압의 레벨은 상기 제1 전원 전압의 레벨보다 높은 것을 특징으로 하는 아날로그-디지털 변환 회로.
  9. 제1 항에 있어서,
    상기 제1 전류 소스 및 상기 제2 전류 소스는 공통 노드에 연결되고, 상기 제1 전류 소스에는 제1 전원 전압이 인가되고, 상기 제2 전류 소스에는 제2 전원 전압이 인가되며, 상기 제2 전원 전압의 레벨은 상기 제1 전원 전압의 레벨보다 낮은 것을 특징으로 하는 아날로그-디지털 변환 회로
  10. 제1 항에 있어서,
    상기 제2 증폭기의 바이어스 전류는 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류의 차이를 기초로 설정되는 것을 특징으로 하는 아날로그-디지털 변환 회로.
  11. 제1 동작 구간 및 제2 동작 구간에 제1 전원 전압을 기초로 제1 바이어스 전류를 생성하는 제1 전류 소스;
    상기 제1 동작 구간에, 제2 전원 전압을 기초로 제2 바이어스 전류를 생성하고 상기 제2 동작 구간에 턴-오프되는 제2 전류 소스;
    램프 신호를 수신하는 제1 입력, 및 픽셀 신호를 수신하는 제2 입력을 포함하는 입력단;
    제1 출력 노드 및 제2 출력 노드를 포함하고, 상기 픽셀 신호 및 상기 램프 신호 간의 레벨 차이에 기초하여 생성되는 비교 신호를 출력하는 출력단;
    상기 제1 동작 구간에, 상기 제1 입력과 상기 제2 출력 노드가 연결되고, 상기 제2 입력과 상기 제1 출력 노드가 연결되는 것을 특징으로 하는 증폭기.
  12. 제11 항에 있어서, 상기 제1 전원 전압의 레벨은 상기 제2 전원 전압의 레벨보다 낮은 것을 특징으로 하는 증폭기,
  13. 제11 항에 있어서,
    상기 제2 바이어스 전류의 전류량은 상기 제1 바이어스 전류의 전류량보다 적은 것을 특징으로 하는 증폭기.
  14. 제11 항에 있어서,
    상기 제1 전류 소스는 상기 제1 바이어스 전류를 싱킹하고,
    상기 제2 전류 소스는 상기 제2 바이어스 전류를 소싱하는 것을 특징으로 하는 증폭기.
  15. 제11 항에 있어서,
    상기 제1 동작 구간에, 상기 입력단은 상기 제1 바이어스 전류와 상기 제2 바이어스 전류의 차이에 해당하는 바이어스 전류를 기초로 동작하고,
    상기 제2 동작 구간에, 상기 입력단은 상기 제1 바이어스 전류를 기초로 동작하는 것을 특징으로 하는 증폭기.
  16. 이미지 센서에 있어서,
    복수의 픽셀들을 포함하는 픽셀 어레이; 및
    상기 픽셀 어레이로부터 출력되는 픽셀 신호를 램프 신호와 비교하고, 오토 제로 구간에, 제1 바이어스 전류를 기초로 동작하고, 비교 동작 구간에, 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 기초로 동작하는 비교 회로를 포함하고,
    상기 비교 회로는,
    상기 오토 제로 구간에, 상기 제1 바이어스 전류를 기초로 동작하고, 상기 비교 동작 구간에, 상기 제2 바이어스 전류를 기초로 동작하는 제1 증폭기; 및
    상기 오토 제로 구간 및 상기 비교 동작 구간에 상기 제1 바이어스 전류에 비례하는 제3 바이어스 전류를 기초로 동작하는 제2 증폭기를 포함하는 이미지 센서.
  17. 삭제
  18. 제16 항에 있어서, 상기 제1 증폭기는,
    상기 오토 제로 구간 및 상기 비교 동작 구간에 상기 제2 바이어스 전류를 생성하는 제1 전류 소스; 및
    상기 오토 제로 구간에, 제4 바이어스 전류를 생성하는 제2 전류 소스를 포함하고,
    상기 제2 바이어스 전류와 상기 제1 바이어스 전류의 차이는 상기 제4 바이어스 전류와 동일한 것을 특징으로 하는 이미지 센서.
  19. 제18 항에 있어서,
    상기 제2 전류 소스는 상기 비교 동작 구간에 턴-오프되는 것을 특징으로 하는 이미지 센서.
  20. 제16 항에 있어서,
    상기 비교 회로의 출력 신호를 카운트하는 카운터를 더 포함하고,
    상기 비교 회로 및 상기 카운터는 상관 이중 샘플링 동작을 수행하는 것을 특징으로 하는 이미지 센서.
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