JP2022101408A - 固体撮像装置、ａｄ変換回路および電流補償回路 - Google Patents

固体撮像装置、ａｄ変換回路および電流補償回路 Download PDF

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Abstract

【課題】固体撮像素子の列ＡＤ変換器に用いる増幅器のバイアス電圧の変動によるノイズを低減する。【解決手段】固体撮像装置において、ＡＤ変換回路は、信号を受ける一方の入力端子と所定の傾きで変化する参照信号を受ける他方の入力端子とを持つ差動型の第一増幅器２１と、第一増幅器の一つの出力が入力される片線接地型の第二増幅器２２と、を有する比較器を備える。第二増幅器２２は。第一増幅器２１のオートゼロ動作時における電圧を増幅した電圧に基づいて第二増幅器２２のオートゼロ電圧を決めると共に、オートゼロ電圧をバイアス電圧とする自己バイアス回路を有する。比較器は、一列方向に複数個配置され、他方の入力端子に入力されるアナログ電圧に基づいたデジタル値を並行動作して出力するよう構成される。【選択図】図９

Description

本開示は固体撮像装置に関し、例えば、固体撮像装置のＡＤ変換回路に適用可能である。
固体撮像装置は、複数の画素が行列状に配列された画素アレイを有する。画素アレイの各列には垂直信号線が設けられている。ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサは固体撮像装置の一例である。ＣＭＯＳイメージセンサの場合、各画素は、少なくとも１つの光電変換素子と、光電変換素子に蓄積された電荷に応じた電気信号（輝度信号）を垂直信号線に出力する増幅トランジスタとを含む。
ＣＭＯＳイメージセンサでは、さらに、画素アレイの列にそれぞれ対応してカラム回路が設けられる。各カラム回路には、対応する画素の電気信号をデジタル信号に変換するアナログ／デジタル変換器（以下、ＡＤ変換回路という。）が設けられる。
ＡＤ変換回路に使用される比較器は、画素から垂直信号線を介して出力された輝度信号電圧と参照電圧とを比較判定する。一般的に、比較器は複数段の増幅器で構成され、例えば二段増幅器構成の場合、初段の増幅器で低速信号比較動作を行い、動作帯域を狭くし、二段目の増幅器でゲインアップする構成となっている。また、増幅器には電流源トランジスタが設けられ、各電流源トランジスタの制御電極には、共通のバイアス回路からバイアス電圧が与えられている。
特開２０２０－１２０３１０号公報
しかし、多数のＡＤ変換回路が並列動作するときに、例えば、各ＡＤ変換回路の二段目の増幅器にバイアス電圧を供給する共通バイアス線にノイズが乗ってバイアス電圧が変動する場合がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、ＡＤ変換回路は、信号を受ける一方の入力端子と所定の傾きで変化する参照信号を受ける他方の入力端子とを持つ差動型の第一増幅器と、第一増幅器の一つの出力が入力される片線接地型の第二増幅器と、を有する比較器を備える。第二増幅器は第一増幅器のオートゼロ動作時における電圧を増幅した電圧に基づいて第二増幅器のオートゼロ電圧を決めると共に、オートゼロ電圧をバイアス電圧とする自己バイアス回路を有する。比較器は一列方向に複数個配置され、他方の入力端子に入力されるアナログ電圧に基づいたデジタル値を並行動作して出力するよう構成される。
本開示によれば、バイアス電圧の変動を低減できる。
図１は実施形態における固体撮像装置を例示した構成図である。 図２は実施形態における固体撮像装置の画素を例示した構成図である。 図３は図１に示す比較器を例示した構成図である。 図４は図１に示す参照電圧生成回路の構成の一例を示す回路図である。 図５は図１に示すバイアス生成回路の構成の一例を示す回路図である。 図６は図３に示すＡＤ変換回路を例示した構成図である。 図７は第一増幅器および第二増幅器のＡＺスイッチがオンしている状態を示す図である。 図８は第一増幅器のＡＺスイッチがオフし第二増幅器のＡＺスイッチがオンしている状態を示す図である。 図９は第一増幅器および第二増幅器のＡＺスイッチがオフしている状態を示す図である。 図１０はオートゼロ動作後における第一増幅器と第二増幅器の状態を示す図である。 図１１は第二増幅器の電流を示す図である。 図１２は電流補償回路の構成および動作を説明するための図である。 図１３は第二増幅器と電流補償回路の電流を示す図である。 図１４は図１に示す比較器の動作を例示したタイミング図である。 図１５は比較器を例示した構成図である。 図１６は積分型ＡＤ変換回路の動作原理を説明する図である。 図１７は図１５に示す比較器における課題を説明する図である。
以下、実施形態について、図面を用いて説明する。ただし、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。
実施形態における固体撮像装置をより明確にするため、まず、本開示者が見出した固体撮像装置における課題について図１５から図１７を用いて説明する。図１５は比較器を例示した構成図である。図１６は積分型ＡＤ変換回路の動作原理を説明する図である。図１７は図１５に示す比較器における課題を説明する図である。
上述したように、固体撮像装置は比較器を有するＡＤ変換回路を備える。図１５に示すように、積分型ＡＤ変換回路を構成する比較器５０は、画素から出力される輝度信号（ＬＳ）と、参照電圧としてのランプ信号（ＲＡＭＰ）と、を比較する。比較器５０は、第一増幅器５１と第二増幅器５２と二値化回路５４とを備える。図１５においては、第一増幅器５１を完全差動増幅器で構成し、第二増幅器５２を差動増幅器で構成する例を示している。
第一増幅器５１の入力端子５１ａは、容量素子Ｃ１Ｍを介して画素から出力される輝度信号（ＬＳ）が入力される端子５１ｅに接続されている。また、第一増幅器５１の入力端子５１ｂは、容量素子Ｃ１Ｐを介してランプ信号（ＲＡＭＰ）が入力される端子５１ｆに接続されている。
第一増幅器５１の出力端子５１ｃと第二増幅器５２の入力端子５２ａとの間は容量素子Ｃ２Ｐを介して接続されている。また、第一増幅器５１の出力端子５１ｄと第二増幅器５２の入力端子５２ｂとの間は容量素子Ｃ２Ｍを介して接続されている。
第一増幅器５１および第二増幅器５２はまず比較の判定基準電圧を決める必要があり、これを決める操作のことを以下、初期化動作またはオートゼロ動作と呼ぶ。よって、第一増幅器５１の入出力端子間及び第二増幅器５２の入出力端子間に入れられたスイッチＡＺ１，ＡＺ２を閉じるオートゼロ動作により、外部の信号ＤＣレベルに依存せず、各増幅器に最適な動作点で動作させる。容量素子Ｃ１Ｐ，Ｃ１Ｍ，Ｃ２Ｐ，Ｃ２Ｍはオートゼロレベルのサンプリング容量である。容量素子Ｃ１Ｍにより輝度信号（ＬＳ）に応じた電圧が生成される。容量素子Ｃ１Ｐによりランプ信号（ＲＡＭＰ）に応じた電圧が生成される。容量素子Ｃ２Ｐにより出力端子５１ｃの出力電圧に応じた電圧が生成される。容量素子Ｃ２Ｍにより出力端子５１ｄの出力電圧に応じた電圧が生成される。
第二増幅器５２の出力端子５２ｃは二値化回路５４に接続されている。二値化回路５４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭＰ５１、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＮ５１と、ＮＭＯＳトランジスタＭＮ５３を含む。ＰＭＯＳトランジスタのゲートには制御信号（ＲＳＴＢ）が入力されている。また、ＮＭＯＳトランジスタＭＮ５１のゲートには第二増幅器５２の出力が入力されている。また、ＮＭＯＳトランジスタＭＮ５１のゲートには制御信号（ＥＮ）が入力されている。二値化回路５４はインバータ回路を含む。なお、本開示の図面においては、ＰＭＯＳトランジスタはゲートに〇を付して、ＮＭＯＳトランジスタと区別している。
第一増幅器５１において、二つの入力端子５１ａ，５１ｂがゲートに接続される二つのＮＭＯＳトランジスタによりＮＭＯＳトランジスタＣＳ１を電流源とする差動の比較部が構成されている。ＮＭＯＳトランジスタＣＳ１のソースは接地電位（ＡＧＮＤ１）が供給される配線に接続されている。
第二増幅器５２において、二つの入力端子５２ａ，５２ｂがゲートに接続される二つのＰＭＯＳトランジスタによりＰＭＯＳトランジスタＣＳ２を電流源とする差動の比較部が構成されている。ＰＭＯＳトランジスタＣＳ２のソースは電源電位（ＡＶＤＤ２）が供給される配線に接続されている。ＰＭＯＳトランジスタＣＳ３および差動の比較部の出力ノードＮ２がゲートに接続されるＮＭＯＳトランジスタは、当該ＮＭＯＳトランジスタのゲート電極を入力とするソース接地増幅回路である。ＰＭＯＳトランジスタＣＳ３は、定電流源として動作する負荷トランジスタである。ＰＭＯＳトランジスタＣＳ３のソースは電源電位（ＡＶＤＤ２）が供給される配線に接続されている。
一段目の第一増幅器５１でＡ１倍に増幅し、二段目の第二増幅器５２でＡ２倍に増幅する。このため、第二増幅器５２の定電流源トランジスタとしてのＰＭＯＳトランジスタＣＳ２には大きな電流が流れ、第二増幅器５２の出力ノードＮ２の出力電圧（ＶＯＵＴ２Ｐ）は変化が急峻になる。その結果、ＰＭＯＳトランジスタＣＳ２にバイアス電圧（ＢＩＡＳＰ）を供給する共通バイアス線ＣＢＬにノイズが乗る。
なお、第一増幅器５１の定電流源トランジスタとしてのＮＭＯＳトランジスタＣＳ１の電流（ｉ１１）は、第二増幅器５２のＰＭＯＳトランジスタＣＳ２の電流（ｉ１２）よりも小さい。また、電流（ｉ１１）は、定電流源トランジスタとしてのＰＭＯＳトランジスタＣＳ３の電流（ｉ１３）よりも大きい。電流の大小は一例であってこれに限定されるものではない。
図１５に示す積分型ＡＤ変換回路では、図１６に示すように、ランプ信号（ＲＡＭＰ）の電圧が画素からの輝度信号（ＬＳ）の電圧と交差するタイミングで比較器５０の出力が反転して動作する。暗画素の輝度信号（ＬＳ）の電圧（ＶＤＲ）は明画素の輝度信号（ＬＳ）の電圧（ＶＢＲ）よりも高く、暗画素の方が動作時刻は早い。すなわち、明るさによって動作時刻が異なる。よって、明画素側の比較器５０の第二増幅器５２は、共通バイアス線ＣＢＬを介して暗画素側の比較器５０の動作の影響を受けてしまう。
例えば、図１７の矢印ＰＸ１に示すように、画素アレイＰＡの行方向の大部分が暗く、中央の一部が明るい被写体を撮像したような場合、暗画素（黒色画素）に対する多数の比較器に同様の値を有する画素信号が入力されることとなる。このため、多数のＡＤ変換回路ＡＤＣの比較器の出力が一斉反転することになる。これにより、明画素（灰色画素）に対応する比較器に共通バイアス線ＣＢＬを介して影響を与え、明画素（灰色画素）に縞模様が出る。
他方、図１７の矢印ＰＸ２に示すように、行方向の大部分が明るく、中央の一部が暗い被写体を撮像したような場合、明画素（白色画素）に対する多数の比較器に同様の値を有する画素信号が入力されることとなる。このため、多数の比較器の出力が一斉反転することになる。しかし、この一斉反転は暗画素（灰色画素）に対応する比較器の反転動作よりも後に行われる。そのため、暗画素（灰色画素）に対応する比較器に影響を与えない。
このように多数の比較器の出力が一斉反転すると、電流変動などによりノイズが生じ、共通バイアス線ＣＢＬに影響を及ぼすことがある。また、ＡＤ変換期間中の電流変動が誤差に繋がる。そして、このような問題は、一斉反転する列数が増加するほど悪化するため、多画素化になるほど、影響が増加することになる。なお、第二増幅器５２が差動型増幅器である例を説明したが、共通バイアス線を用いる片線接地増幅器であっても同様の課題がある。
このように、複数のＡＤ変換回路が並列動作する固体撮像素子において、ＡＤ変換回路を構成する比較器の第二増幅器に共通バイアス線を用いる場合に、共通バイアス線にノイズが乗ることが課題として見出された。このようなノイズは、バイアス電圧を変動させ、固体撮像装置の性能を向上させることができない。
また、固体撮像装置に搭載されるＡＤ変換回路の数は一般に数千であり、ＡＤ変換回路の電力低減が要求されている。そこで、消費電力を低減する固体撮像装置も提案する。
実施形態における固体撮像装置について図１を用いて説明する。図１は実施形態における固体撮像装置を例示した構成図である。
固体撮像装置１は、画素アレイ（ＰＡ）１７、制御回路（ＣＴＬ）１０、行選択回路（ＲＳＬ）１１、参照電圧生成回路（ＲＶＧ）１２およびバイアス回路（ＢＩＳ）１３を備えている。また、固体撮像装置１は、カウンタ回路（ＣＮＴ）１４、水平転送回路（ＨＴＲ）１５、信号処理回路（ＳＩＰ）１６および複数のＡＤ変換回路１８を備えている。固体撮像装置１は、例えば、ＣＭＯＳイメージセンサである。
行選択回路１１は、制御回路１０によって制御され、複数の画素１９が複数行及び複数列にマトリックス状に配置された画素アレイ１７において、一行ずつ順次選択し、選択した行の制御線１１１を有効化する。
画素アレイ１７は、複数の画素１９を含んでいる。画素アレイ１７において、複数の画素１９は、複数行及び複数列から構成されるマトリックス状に配置されている。各画素１９は、対応する複数の制御線１１１を有効化レベルにされたことに応じて有効化される。そして、有効化された各画素１９は、入射光量に応じた電圧の輝度信号電圧を対応する輝度信号線１９７に出力する。画素１９の動作は、制御回路１０により制御されている。
画素アレイ１７においては、映像や画面イメージを画素行毎に光電変換し、輝度信号（ＬＳ）をＡＤ変換回路１８に出力する。ＡＤ変換回路１８は、各垂直信号線１９７に対応して複数設けられている。例えば、数千個設けられている。イメージセンサ内にコラム状に配置されており、垂直信号線１９７に出力された輝度信号電圧をＡＤ変換する。
ＡＤ変換回路１８は積分型のＡＤ変換回路であり、垂直信号線１９７毎に複数列配列されている。ＡＤ変換回路１８は比較器２０とラッチ４０とを含む。比較器２０は、参照電圧生成回路１２により生成されるランプ信号（ＲＡＭＰ）と、行線毎に画素から垂直信号線１９７を経由し得られる輝度信号（ＬＳ）と、を比較する。ラッチ４０は比較器２０の比較時間をカウントするカウンタ回路１４のカウント結果を保持する。各ラッチ４０の出力は、水平転送回路１５を介して信号処理回路１６に転送される。比較器２０の具体的な構成および機能ついては後で詳述する。
ＡＤ変換回路１８においては、垂直信号線１９７に読み出された輝度信号（ＬＳ）は列毎（カラム毎）に配置された比較器２０である傾きを持った線形に変化するスロープ波形であるランプ信号（ＲＡＭＰ）と比較される。このとき、カウンタ回路１４が動作しており、ランプ波形のあるランプ信号（ＲＡＭＰ）の電位とカウンタ値が一対一の対応を取りながら変化することで輝度信号（ＬＳ）の電位をデジタル信号に変換する。ランプ信号（ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で数えることでデジタル値に変換するものである。そして輝度信号（ＬＳ）とランプ信号（ＲＡＭＰ）が交わったとき、比較器２０の出力が反転し、その時のカウンタ回路１４のカウント値をラッチ４０に保持し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送回路１５により、ラッチ４０に保持されたデータが、信号処理回路１６に入力され、所定の信号処理により２次元画像が生成される。
図１に示す画素アレイ１７を構成する画素１９について図２を用いて説明する。図２は実施形態における固体撮像装置の画素を例示した構成図である。
画素１９は、光電変換素子フォトダイオード１９１と、例えば、４つのＮＭＯＳのトランジスタを含んでいる。４つのトランジスタは、例えば、リセットトランジスタ１９２、転送トランジスタ１９３、行選択トランジスタ１９４、増幅トランジスタ１９５である。
リセットトランジスタ１９２は、リセット制御信号（ＲＳＴ）に従って、フローティングディフュージョン１９６を所定の電圧レベルにリセットする。転送トランジスタ１９３は、転送制御信号（ＴＸ）にしたがって、フォトダイオード１９１によって生成された電気信号を伝達する。行選択トランジスタ１９４は、行選択信号（ＳＥＬ）に従って、増幅トランジスタ１９５より伝達されたアナログ信号である輝度信号（ＬＳ）を垂直信号線１９７に出力する。増幅トランジスタ１９５は、フローティングディフュージョン１９６の電位を増幅する。ここで、リセット制御信号（ＲＳＴ）、転送制御信号（ＴＸ）および行選択信号（ＳＥＬ）は複数の制御線１１１を介して行選択回路１１から供給される。
フォトダイオード１９１は、入射光の光量に応じた量の電子に光電変換する。転送トランジスタ１９３は、転送制御信号（ＴＸ）がハイレベル（以下、Ｈレベルと略す。）のとき、オン状態となり、フォトダイオード１９１で光電変換された電子をフローティングディフュージョン１９６に転送する。
行選択信号（ＳＥＬ）がＨレベルになると、増幅トランジスタ１９５と垂直信号線１９７とが接続される。増幅トランジスタ１９５のゲート電極にはフローティングディフュージョン１９６が接続されており、画素電流源とソースフォロワ回路を構成する。これにより、フローティングディフュージョン１９６の電位に応じた電圧を垂直信号線１９７に出力する。
より具体的には、画素１９をＨレベルにして転送トランジス１９３がオンすることによりフォトダイオード１９１の電荷をフローティングディフュージョン１９６に転送してフォトダイオード１９１を初期化する。次に、画素１９をローレベル（以下、Ｌレベルと略す。）にして転送トランジスタ１９３をオフにして、所定の期間光電変換を行い、電荷を蓄積する。
読み出し時においては、リセット制御信号（ＲＳＴ）をＨレベルとすることにより、リセットトランジスタ１９２が導通し、フローティングディフュージョン１９６がリセットされる。続いて、行選択信号（ＳＥＬ）がＨレベルとなることにより、行選択トランジスタ１９４が垂直信号線１９７と接続され、ソースフォロワ回路が構成される。リセット制御信号（ＲＳＴ）がＬレベルになり、リセットトランジスタ１９２がオフすると、垂直信号線１９７には、フォトダイオード１９１からの電荷が転送される前の暗状態の電圧値（「Ｄａｒｋ電圧」とも称する。）が出力される。
次に、転送制御信号（ＴＸ）がＨレベルになり、転送トランジスタ１９３が導通し、フォトダイオード１９１により光電変換されて蓄積された電荷が、フローティングディフュージョン１９６に転送される。転送された電荷に応じてフローティングディフュージョン１９６が変化し、垂直信号線１９７には、画素の光量に応じた電圧値（「Ｓｉｇｎａｌ電圧」とも称する。）が出力される。
Ｄａｒｋ電圧とＳｉｇｎａｌ電圧の差分を画像信号とすることにより、いわゆる相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）動作を行って、画素１９のＤＣ成分のばらつきやリセットノイズの影響を相殺することができる。
画素１９の読み出しが完了すると、行選択信号（ＳＥＬ）がＬレベルとなり、行選択トランジスタ１９４がオフ状態になる。これらの読み出し動作は１行の画素１９について、並列に行われる。このため、リセットトランジスタ１９２、転送トランジスタ１９３、行選択トランジスタ１９４の各リセット制御信号（ＲＳＴ）、転送制御信号（ＴＸ）、行選択信号（ＳＥＬ）が行単位で共有されている。
比較器２０の概略について図３を用いて説明する。図３は図１に示す比較器を例示した構成図である。
比較器２０は、第一増幅器２１と第二増幅器２２と二値化回路２４とを備える。比較器２０は、画素１９から垂直信号線１９７に出力された輝度信号（ＬＳ）の電圧と、参照電圧信号線１２１に供給されたランプ信号（ＲＡＭＰ）の電圧と、を比較する。ランプ信号（ＲＡＭＰ）の方が小さいとき、その出力線２４１における出力信号（ＯＵＴ）は、Ｈレベルを出力するように動作する。
第一増幅器２１の入力端子２１aと第一増幅器２１の出力端子２１ｃとの間はスイッチＡＺ１１を介して接続されている。ここで、入力端子２１ａは負入力端子または反転入力端子ともいう。出力端子２１ｃは正出力端子ともいう。また、第一増幅器２１の入力端子２１ｂと第一増幅器２１の出力端子２１ｄとの間はスイッチＡＺ１２を介して接続されている。ここで、入力端子２１ｂは正入力端子または非反転入力端子ともいう。出力端子２１ｄは負出力端子ともいう。よって、第一増幅器２１の入出力端子間に入れられたスイッチＡＺ１１，ＡＺ１２を閉じるオートゼロ動作により、外部の信号ＤＣレベルに依存せず、第一増幅器２１に最適な動作点で動作させることが可能である。
第一増幅器２１の入力端子２１ａは、容量素子Ｃ１１を介して画素１９からの輝度信号線１９７に接続されている。これにより、垂直信号線１９７の入力電圧に応じた電圧が生成される。以下、この電圧を輝度信号電圧と称する。第一増幅器２１の入力端子２１ｂは、容量素子Ｃ１２を介して、参照電圧信号線１２１に接続されている。
第一増幅器２１の出力端子２１ｃは、容量素子を介さないで第二増幅器２２の入力端子２２ａに接続されている。第二増幅器２２の出力端子２２ｂは、二値化回路２４に入力される。
参照電圧生成回路１２およびバイアス回路１３について図４及び図５を用いて説明する。図４は、図１に示す参照電圧生成回路の構成の一例を示す回路図である。図５は、図１に示すバイアス生成回路の構成の一例を示す回路図である。
図４に示すように、参照電圧生成回路１２は、演算増幅器１２２および電流ＤＡＣ（Digital to Analog Converter）１２３を含む。演算増幅器１２２の正入力端子１２２ａは出力端子１２２ｃと短絡され、正入力端子１２２には、制御回路１０によって制御される電流ＤＡＣ１２３が接続される。出力端子１２２ｃは参照電圧信号線１２１に接続され、参照電圧生成回路１２は、図１６に示すようなランプ信号（ＲＡＭＰ）を出力する。参照電圧生成回路１２は、ランプ信号（ＲＡＭＰ）を所定の初期電圧から所定の傾きで電圧を低くしていく。
図５に示すように、バイアス回路１３は、定電流源１３３およびＰＭＯＳトランジスタ１３２を含む。定電流源１３３はＰＭＯＳトランジスタ１３２のソースおよびゲートが接続され、バイアス信号線１３１にバイアス電圧（ＶＢＩＡＳ）を出力する。
図１に示すカウンタ回路１４は、制御回路１０によって制御され、カウンタ信号線１４１を介して各ＡＤ変換回路１８のラッチ４０に接続される。
ＡＤ変換回路１８の比較器２０の構成、機能について図６を用いて説明する。図６は図３に示すＡＤ変換回路を例示した構成図である。なお、本実施形態において、第一導電型はｐチャネルまたはｎチャネルであり、第二導電型はｎチャネルまたはｐチャネルである。
第一増幅器２１はＰＭＯＳトランジスタＭＰ１１～ＭＰ１４およびＮＭＯＳトランジスタＭＮ１１～ＭＮ１３を有する。第一増幅器２１は差動入力電圧を増幅する差動型の増幅器として機能する。
ＰＭＯＳトランジスタＭＰ１１のソースおよびＰＭＯＳトランジスタＭＰ１２のソースは電源電位（ＡＶＤＤ）が供給される電源線３１に接続されている。ＰＭＯＳトランジスタＭＰ１１のドレインがＮＭＯＳトランジスタＭＮ１１のドレインに接続され、その接続点によりノードＮ１１が形成されている。また、ＰＭＯＳトランジスタＭＰ１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタＭＰ１２のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１２のドレインがＮＭＯＳトランジスタＭＮ１２のドレインに接続され、その接続点により第一増幅器２１の出力ノードＮ１２（出力端子２１ｃ）が形成されている。
ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＭＮ１３のドレインに接続されている。ＮＭＯＳトランジスタＭＮ１３のソースは基準電位または接地電位（ＡＧＮＤ）が供給される接地線３２に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートが容量素子Ｃ１２の第一電極に接続され、その接続点によりノードＮ１３（入力端子２１ｂ）が形成されている。そして、容量素子Ｃ１２の第２電極はランプ信号（ＲＡＭＰ）が供給される参照電圧信号線１２１に接続されている。ＮＭＯＳトランジスタＭＮ１２のゲートが容量素子Ｃ１１の第一電極に接続され、その接続点によりノードＮ１４（入力端子２１ａ）が形成されている。そして、容量素子Ｃ１１の第二電極は輝度信号（ＬＳ）が供給される垂直信号線１９７に接続されている。
また、ＮＭＯＳトランジスタＭＮ１３のゲートがバイアス信号線１３１および容量素子Ｃ１３の第一電極に接続されている。そして、容量素子Ｃ１３の第二電極は接地線３２に接続されている。
ＰＭＯＳトランジスタＭＰ１３のソースがノードＮ１１に接続され、ドレインがノードＮ１３に接続されている。ＰＭＯＳトランジスタＭＰ１４のソースがノードＮ１２に接続され、ドレインがノードＮ１４に接続されている。そして、ＰＭＯＳトランジスタＭＰ１３，ＭＰ１４のゲートは第一ＡＺ信号（ＡＺ１Ｂ）が供給される信号線に共通に接続されている。第一ＡＺ信号（ＡＺ１Ｂ）はＬレベルでアクティブの信号であり、制御回路１０から供給される。
このような構成を有する第一増幅器２１において、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２によりカレントミラー回路が構成されている。また、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２によりＮＭＯＳトランジスタＭＮ１３を電流源とする差動の比較部が構成されている。また、ＰＭＯＳトランジスタＭＰ１３，ＭＰ１４は、図３に示すスイッチＡＺ１１，ＡＺ１２に対応し、オートゼロスイッチ（ＡＺスイッチ）として機能する。容量素子Ｃ１１，Ｃ１２がＡＺレベルのサンプリング容量として機能する。そして、第一増幅器２１の出力信号（ＶＯＵＴ１）は出力ノードＮ１２から出力端子２１ｃを介して第二増幅器２２に出力される。
第二増幅器２２は、ＰＭＯＳトランジスタＭＰ２１、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２，およびＡＺレベルのサンプリング容量としての容量素子Ｃ２１を有する。第二増幅器２２は一つの入力電圧を増幅する片線接地型の増幅器として機能する。そして、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２および容量素子Ｃ２１により自己バイアス回路２２１が構成される。
ＰＭＯＳトランジスタＭＰ２１のソースが電源線３１に接続され、ゲートが入力端子２２ａを介して第一増幅器２１の出力端子２１ｃに接続されている。ＰＭＯＳトランジスタＭＰ２１のドレインがＮＭＯＳトランジスタＭＮ２１のドレインに接続され、その接続点によりノードＮ２１が形成されている。
ＮＭＯＳトランジスタＭＮ２１のソースが接地線３２に接続され、ゲートが容量素子Ｃ２１の第一電極に接続され、その接続点によりノードＮ２２が形成されている。容量素子Ｃ２１の第二電極は接地線３２に接続されている。
ＮＭＯＳトランジスタＭＮ２２のドレインがノードＮ２１に接続され、ソースがノードＮ２２に接続されている。そして、ＮＭＯＳトランジスタＭＮ２２のゲートは第二ＡＺ信号（ＡＺ２Ｔ）が供給される信号線に共通に接続されている。第二ＡＺ信号（ＡＺ２Ｔ）はハイレベルでアクティブの信号であり、制御回路１０から供給される。
このような構成を有する第二増幅器２２において、ＰＭＯＳトランジスタＭＰ２１はゲートを入力とする増幅回路が構成されている。また、ＮＭＯＳトランジスタＭＮ２１は定電流源として機能する。また、ＮＭＯＳトランジスタＭＮ２２がＡＺスイッチとして機能し、容量素子Ｃ２１がＡＺレベルのサンプリング容量として機能する。
第一増幅器２１のオートゼロ動作について説明する。オートゼロ動作を行うときには垂直信号線１９７にはリセットレベル（Ｄａｒｋ電圧）を入力し、参照電圧信号線１２１には参照電圧生成回路１２の初期電圧を入力する。
スイッチＡＺ１１を構成するＰＭＯＳトランジスタＭＰ１４およびスイッチＡＺ１２を構成するＰＭＯＳトランジスタＭＰ１３のゲートには共通にオートゼロ動作を行うための第一ＡＺ信号（ＡＺ１Ｂ）が供給される。第一ＡＺ信号（ＡＺ１Ｂ）の立ち下がりタイミングでＰＭＯＳトランジスタＭＰ１３，ＭＰ１４がオンし、第一増幅器２１がオートゼロ状態となる。ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２のゲート電圧が等しくなるところで動作点が決まり、回路が平衡する。
続いて第一ＡＺ信号（ＡＺ１Ｂ）の立ち上がりタイミングでとＰＭＯＳトランジスタＭＰ１３，ＭＰ１４がオフし、ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２のゲートは共にフローティングになる。このとき垂直信号線１９７の電圧とＮＭＯＳトランジスタＭＮ１２のゲート電圧との差は容量素子Ｃ１１に保持され、参照電圧信号線１２１の電圧とＮＭＯＳトランジスタＭＮ１１のゲート電圧との差は容量素子Ｃ１２に保持される。
第二増幅器２２のオートゼロ動作および自己バイアス回路について図７から図９を用いて説明する。図７は第一増幅器および第二増幅器のＡＺスイッチがオンしている状態を示す図である。図８は第一増幅器のＡＺスイッチがオフし第二増幅器のＡＺスイッチがオンしている状態を示す図である。図９は第一増幅器および第二増幅器のＡＺスイッチがオフしている状態を示す図である。
図７に示すように、第一増幅器２１のＡＺスイッチとしてのスイッチＡＺ１１および第二増幅器２２のＡＺスイッチとしてのＮＭＯＳトランジスタＭＮ２２がオンしている。第一増幅器２１のノイズ電圧をＶｎ１、第二増幅器２２のノイズ電圧をＶｎ２とすると、それぞれのノイズ電圧は図７に示す式（１）（２）で表される。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃ１は容量素子Ｃ１１の容量値、Ｃ２は容量素子Ｃ２１の容量値である。
図８に示すように、時刻ｔ１で、スイッチＡＺ１１をオフし、ＮＭＯＳトランジスタＭＮ２２はオンのままにすると、第一増幅器２１のＶｎ１は容量素子Ｃ１１に蓄積される。第一増幅器２１の出力電圧（Ｖ１）は、図８に示す式（３）で表される。ここで、Ａ１は第一増幅器２１のゲインである。第二増幅器２２の動作点電圧をＶＡＺとすると、ＶＡＺは第一増幅器２１のノイズを含んで最適化される。
図９に示すように、時刻ｔ２（＞ｔ１）で、スイッチＡＺ１１をオフのまま、ＮＭＯＳトランジスタＭＮ２２をオフにすると、容量素子Ｃ２１に下記の電圧が蓄積されて保持される。容量素子Ｃ２１の電圧をＶｂｉａｓとすると、図９に示す式（４）で表される。
よって、ＮＭＯＳトランジスタＭＮ２１のゲートには所定電圧としてのＶｂｉａｓが供給され、第一増幅器２１の出力信号（ＯＵＴ１）がＬレベルの場合、ＮＭＯＳトランジスタＭＮ２１に定電流（ｉ２）が流れる。ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２および容量素子Ｃ２１により自己バイアス回路２２１が構成され、容量素子Ｃ２１はバイアス電圧（Ｖｂｉａｓ）を供給する。
オートゼロ動作によって決定された出力電流値は第二増幅器２２の出力反転後まで容量素子Ｃ２１によって保持されるため、第二増幅器２２の反転ポイントや加工ばらつきに対する耐性が悪化することはない。
次に、電流補償回路について図１０から図１３を用いて説明する。図１０はオートゼロ動作後における第一増幅器と第二増幅器の状態を示す図である。図１１は第二増幅器の電流を示す図である。図１２は電流補償回路の構成および動作を説明するための図である。図１３は第二増幅器と電流補償回路の電流を示す図である。
図１０に示すように、ＡＤ変換の初期状態においては参照電圧信号線１２１におけるランプ信号（ＲＡＭＰ）の電圧は垂直信号線１９７における輝度信号（ＬＳ）の電圧よりも高い。よって、第一増幅器２１の出力信号（ＯＵＴ１）はＨレベルであり、第二増幅器２２の入力電圧は、Ｈレベルにある。したがって、ＰＭＯＳトランジスタＭＰ２１はオフ状態であるので、第二増幅器２２の出力信号（ＯＵＴ２）は、Ｌレベルとなっている。このとき、ＮＭＯＳトランジスタＭＮ２１のドレイン－ソース間には電流は流れない。
参照電圧信号線１２１におけるランプ信号（ＲＡＭＰ）の電圧が、垂直信号線１９７における輝度信号（ＬＳ）の電圧よりも小さくなると、第一増幅器２１の出力信号（ＯＵＴ１）は反転してＬレベルになる。このとき、ＰＭＯＳトランジスタＭＰ２１は、オン状態になり、ＰＭＯＳトランジスタＭＰ２１のドレイン電流は、ＮＭＯＳトランジスタＭＮ２１を流れて電流が安定する。第二増幅器２２は電流を定電流（ｉ２）にリミットすることはできるが、常時流し続けることはできない。これにより、第一増幅器２１の出力反転前後で第二増幅器２２の電流変化が生じる。したがって、アナログ電源の状態が異なるいわゆる電源段差（ラッシュ電流）が発生し、ＡＤ変換の誤差の原因となる。
そこで、第二増幅器２２は電流補償回路２３を付加することが好ましい。電流補償回路２３は、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２を有する。
図１２に示すように、電流補償回路２３において、ＮＭＯＳトランジスタＭＮ３１のソースが電源線３１に接続され、ゲートが第一増幅器２１の出力端子２１ｃに接続されている。ＮＭＯＳトランジスタＭＮ３１のドレインがＰＭＯＳトランジスタＭＰ３１のソースに接続され、ゲートは第二増幅器２２のノードＮ２１に接続されている。電流スイッチとしてのＰＭＯＳトランジスタＭＰ３１のドレインがＮＭＯＳトランジスタＭＮ３２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３２のソースが接地線３２に接続され、ゲートが第二増幅器のノードＮ２２に接続されている。
ＰＭＯＳトランジスタＭＰ３１が電流経路をオン、オフする電流スイッチとして機能する。ＰＭＯＳトランジスタＭＰ３１のゲートレベルは、第二増幅器２２の出力信号（ＯＵＴ２）によって制御されている。第二増幅器２２の出力信号（ＯＵＴ２）がＬレベルのとき、ＰＭＯＳトランジスタＭＰ３１はオンとなり、電流補償回路２３に定電流（ｉ３）が流れる。第二増幅器２２の出力信号（ＯＵＴ２）がＰＭＯＳトランジスタＭＰ３１の閾値電圧を超えた時点でＰＭＯＳトランジスタＭＰ３１はオフとなり、電流補償回路２３に流れる定電流（ｉ３）をカットする。
第一増幅器２１の出力信号（ＯＵＴ１）がＨレベルの場合、ＰＭＯＳトランジスタＭＰ２１はオフであり、ＮＭＯＳトランジスタＭＮ３１はオンである。このとき、第二増幅器２２には電流が流れず、第二増幅器２２の出力信号（ＯＵＴ２）はＬレベルである。よって、ＰＭＯＳトランジスタＭＰ３１はオンして電流補償回路２３に電流が流れる。
他方、第一増幅器２１の出力信号（ＯＵＴ１）がＬレベルの場合、ＰＭＯＳトランジスタＭＰ２１はオンであり、ＮＭＯＳトランジスタＭＮ３１はオフである。このとき、第二増幅器２２には電流が流れ、第二増幅器２２の出力信号（ＯＵＴ２）はＨレベルでありる。よって、ＰＭＯＳトランジスタＭＰ３１はオフして電流補償回路２３に電流が流れるない。
したがって、図１３に示すように、第二増幅器２２に電流が流れるときは電流補償回路２３には電流が流れず、第二増幅器２２に電流が流れないときは電流補償回路２３には電流が流れる。これにより、第二増幅器２２および電流補償回路２３の何れか一方に電流が流れ、第二増幅器２２および電流補償回路２３の電流は一定になり、電源段差が発生しなくなる。
図６に示すように、二値化回路２４は、ＰＭＯＳトランジスタＭＰ４１，ＭＰ４２およびＮＭＯＳトランジスタＭＮ４１，ＭＮ４２，ＭＮ４３を有する。そして、ＰＭＯＳトランジスタＭＰ４２およびＮＭＯＳトランジスタＭＮ４２によりインバータ回路が構成される。
ＰＭＯＳトランジスタＭＰ４１のソースが電源線３１に接続され、ゲートはリセット信号（ＲＳＴＢ）が供給される信号線１０３に接続されている。ＰＭＯＳトランジスタＭＰ４１のドレインがＮＭＯＳトランジスタＭＮ４３のドレインに接続され、その接続点によりノードＮ４１が形成されている。
ＮＭＯＳトランジスタＭＮ４３のソースがＮＭＯＳトランジスタＭＮ４１のドレインに接続され、ゲートはイネーブル信号（ＥＮ）が供給される信号線１０４に接続されている。ＮＭＯＳトランジスタＭＮ４１のソースが接地線３２に接続され、ゲートが第二増幅器２２の出力端子２２ｂに接続されている。
ＰＭＯＳトランジスタＭＰ４２のソースは電源電位（ＬＶＤＤ）が供給される電源線３３に接続され、ゲートはノードＮ４１に接続されている。ＰＭＯＳトランジスタＭＰ４２のドレインがＮＭＯＳトランジスタＭＮ４２のドレインに接続され、その接続点により出力ノードＮ４２が形成されている。ＮＭＯＳトランジスタＭＮ４２のソースが接地線３２に接続され、ゲートがノードＮ４１に接続されている。
リセット信号（ＲＳＴＢ）がＬレベルのとき、ＰＭＯＳトランジスタＭＰ４１は、オン状態になる。これにより、ノードＮ４１は、Ｈレベルになる。リセット信号（ＲＳＴＢ）がＨレベルになるとノードＮ４１は配線容量などの寄生容量素子に電圧が保持されてＨレベルを維持する。
ＡＤ変換においては、イネーブル信号（ＥＮ）がＨレベルのとき２値化回路２４が有効化される。二値化回路２４の入力電圧である第二増幅器２２の出力信号（ＯＵＴ２）の電圧がＮＭＯＳトランジスタＭＮ４１のしきい電圧を超えると、ＮＭＯＳトランジスタＭＮ４１がオンし、ノードＮ４１がＬレベルに引き下げられる。したがって、二値化回路２４の出力信号（ＯＵＴ）がＨレベルに変化してこれにより出力が確定する。なお、出力信号（ＯＵＴ）は、ＬＶＤＤの振幅でＨレベル／Ｌレベルを出力する。
なお、第一増幅器２１の定電流源トランジスタとしてのＮＭＯＳトランジスタＭＮ１３の電流（ｉ１）は、図６に示す第一増幅器５１の定電流源トランジスタとしてのＮＭＯＳトランジスタＣＳ１の電流（ｉ１１）よりも小さい。例えば、第一増幅器５１の消費電流の５μＡに対して第一増幅器２１の消費電流は２．８μＡである。また、第二増幅器２２の定電流源トランジスタとしてのＮＭＯＳトランジスタＭＮ２１の電流（ｉ２）は図６に示す第二増幅器５２の定電流源トランジスタとしてのＰＭＯＳトランジスタＣＳ２の電流（ｉ１２）よりも非常に小さい。例えば、第二増幅器５２の消費電流の２５μＡに対して第二増幅器２２の消費電流は０．７μＡである。また、電流補償回路２３のＮＭＯＳトランジスタＭＮ３２の電流（ｉ３）はＮＭＯＳトランジスタＭＮ２１の電流（ｉ２）と同程度あり、ＮＭＯＳトランジスタＭＮ１３の電流（ｉ１）よりも小さい。
次に、ＡＤ変換回路１８の動作を説明する。図１４は図１に示すＡＤ変換回路の動作を例示したタイミング図である。
まず、図１４に示す各信号の詳細について説明する。図１４に示す動作の期間が１回のＡＤ変換に必要な期間である。このような動作の期間を、動作状況により期間Ｉ～期間ＶＩの６つのフェーズに分けることができる。期間Ｉは、リセット期間（ＲＳＴ）である。期間ＩＩは、Ｄａｒｋ電圧のための設定期間である。期間ＩＩＩは、Ｄａｒｋ電圧のＡＤ変換期間である。期間ＩＶは、転送制御信号（ＴＸ）により制御する期間である。期間Ｖは、Ｓｉｇｎａｌ電圧のための設定期間である。期間ＶＩは、Ｓｉｇｎａｌ電圧のＡＤ変換期間である。
ランプ信号（ＲＡＭＰ）はＤａｒｋ電圧のＡＤ変換期間（期間ＩＩＩ）およびＳｉｇｎａｌ電圧のＡＤ変換期間（期間ＶＩ）でスイープされ、それ以外の期間は所定の電圧（初期電圧）を保持する。輝度信号（ＬＳ）は期間ＩＩおよび期間ＩＩＩにおいて、Ｄａｒｋ電圧が出力され、期間Ｖおよび期間ＶＩにおいて、Ｓｉｇｎａｌ電圧が出力される。
リセット制御信号（ＲＳＴ）および転送制御信号（ＴＸ）は画素１９を制御する信号で、期間Ｉにおいて、リセット制御信号（ＲＳＴ）をアクティブ（Ｈレベル）にすることで、画素１９のリセットを行う。また、期間ＩＶにおいて、転送制御信号（ＴＸ）をアクティブにすることでＳｉｇｎａｌ電圧の読み出しを行う。
第一ＡＺ信号（ＡＺ１Ｂ）、第二ＡＺ信号（ＡＺ２Ｔ）は期間ＩＩにおいて、比較器２０の第一増幅器２１及び第二増幅器２２のオートゼロ動作を行う。第一ＡＺ信号（ＡＺ１Ｂ）および第二Ｚ信号（ＡＺ２Ｔ）をアクティブとすることで、第一増幅器２１および第二増幅器２２を初期化する。ここで、第一ＡＺ信号（ＡＺ１Ｂ）のアクティブはＬレベルであり、第二ＡＺ信号（ＡＺ２Ｔ）のアクティブはＨレベルである。第二ＡＺ信号（ＡＺ２Ｔ）のアクティブの期間は第二ＡＺ信号（ＡＺ１Ｂ）のアクティブの期間よりも長い。
リセット信号（ＲＳＴＢ）、イネーブル信号（ＥＮ）は比較器２０内の二値化回路２４を制御する信号である。リセット信号（ＲＳＴＢ）がＬレベルでリセット動作を行う。イネーブル信号（ＥＮ）がＨレベルで有効化する。期間Ｉ、ＩＩ、ＩＶ、Ｖでは、リセット、非イネーブル状態とし、Ｄａｒｋ電圧のＡＤ変換期間（期間ＩＩＩ）、Ｓｉｇｎａｌ電圧のＡＤ変換期間（期間ＶＩ）で、非リセット、イネーブル状態とする。
期間Ｉは、画素１９のリセット期間である。ＡＤ変換回路１８側は、特に動作の必要はない。
期間ＩＩは、比較器２０のオートゼロ動作期間である。期間ＩＩの前半において、第一増幅器２１の入出力端子間に入れられたスイッチＡＺ１１，ＡＺ１２を閉じる。すなわち、第一増幅器２１の入力端子２１ａと、出力端子２１ｃとがオン状態で接続され、第一増幅器２１の入力端子２１ｂと、出力端子２１ｄとがオン状態で接続される。また、第二増幅器２２のノードＮ２１と、ノードＮ２２とがオン状態で接続される。
期間ＩＩの後半において、第一増幅器２１の入出力端子間に入れられたスイッチＡＺ１１，ＡＺ１２を開く。すなわち、第一増幅器２１の入力端子２１ａと、出力端子２１ｃとがオフ状態で接続され、第一増幅器２１の入力端子２１ｂと、出力端子２１ｄとがオフ状態で接続される。また、第二増幅器２２のノードＮ２１と、ノードＮ２２とがオン状態で接続される。
同時に、比較器２０に接続された垂直信号線１９７には、画素１９からの輝度信号（ＬＳ）としてＤａｒｋ電圧を印加する。比較器２０の参照電圧信号線１２１側には、ランプ信号（ＲＡＭＰ）として初期電圧を印加する。
以下より詳細に説明する。比較器２０において、期間ＩＩの前半において、第一ＡＺ信号（ＡＺ１Ｂ）がＬレベル、第二ＡＺ信号（ＡＺ２Ｔ）はＨレベルで供給される。これにより、第一増幅器２１のＡＺスイッチとしてのＰＭＯＳトランジスタＭＰ１３、ＭＰ１４がオンする。同様に、第二増幅器２２のＡＺスイッチとしてのＮＭＯＳトランジスタＭＮ２２がオンする。これは、図７に示す状態に対応する。
期間ＩＩの後半において、第一ＡＺ信号（ＡＺ１Ｂ）がＨレベルに切り替えられる。これにより、第一増幅器２１のＡＺスイッチとしてのＰＭＯＳトランジスタＭＰ１３、ＭＰ１４がオフする。これは、図８に示す状態に対応する。
期間ＩＩを終了するとき、第二ＡＺ信号（ＡＺ２Ｔ）はＬレベルに切り替えらる。これにより、第二増幅器２２のＡＺスイッチとしてのＮＭＯＳトランジスタＭＮ２２がオフする。これは、図９に示す状態に対応する。
このようにＡＤ変換回路１８においては、比較器２０を使用し、はじめに参照電圧生成回路１２の初期電圧（オフセットレベル）、画素１９のＤａｒｋ電圧（リセットレベル）および各カラム毎のＡＺレベルをサンプリングする。これらを、ＡＺレベルのサンプリング容量である容量素子Ｃ１１，Ｃ１２に電荷を蓄える。第一増幅器２１および第二増幅器２２のオフセットレベルを容量素子Ｃ２１に電荷を蓄える。
期間ＩＩＩは、Ｄａｒｋ電圧のＡＤ変換期間である。第二増幅器２２の容量素子Ｃ２１には電荷が蓄積され、ノードＮ２２の電位がＮＭＯＳトランジスタＭＮ２１および電流補償回路２３のＮＭＯＳトランジスタＭＮ３２を導通させ得るレベルとなっている。また、このとき、図１４に示すように、第一増幅器２１の出力信号（ＯＵＴ１）がＨレベル、第二増幅器２２の出力信号（ＶＯＵＴ２）はＬレベルである。これは、図１０に示す状態に対応する。その結果、電流補償回路２３のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２および電流スイッチとしてのＰＭＯＳトランジスタＭＰ３１はオン状態に保持される。ＮＭＯＳトランジスタＭＮ３２には極小の電流が流れる。
比較器２０の第一増幅器２１において、期間ＩＩＩでは、オートゼロ動作時に蓄積したサンプリング容量である容量素子Ｃ１１、Ｃ１２のＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲート側ノードＮ１３，Ｎ１４はハイインピーダンス（ＨｉＺ）になっている。このため、参照電圧生成回路１２によるランプ信号（ＲＡＭＰ）のランプ波変化に追従して差動トランジスタを構成するＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲート入力が変化し、輝度信号（ＬＳ）の電圧レベルとの比較を開始する。そして、ランプ信号（ＲＡＭＰ）と輝度信号（ＬＳ）の交差以降、第一増幅器２１の出力信号（ＯＵＴ１）がＬレベルに急峻に変化する。
これにより、第二増幅器２２のＰＭＯＳトランジスタＭＰＴ２１がオンして、電流が流れ始め、第二増幅器２２の出力信号（ＯＵＴ２）がＬレベルからＨレベルに変化する。ここで、ＮＭＯＳトランジスタＭＮ２１は導通しており、極小の電流が流れる。第二増幅器２２の出力信号（ＯＵＴ２）がＬレベルからハイレベルＨに変化することにより、電流補償回路２３の電流スイッチとしてのＰＭＯＳトランジスタＭＰ３１はオフ状態に切り替わる。これにより、電流補償回路２３の電流経路が遮断され、ＮＭＯＳトランジスタＭＮ３２には電流は流れなくなる。
期間ＩＶおよび期間Ｖは、それぞれの画素１９からの信号の読み出し動作、及び、Ｓｉｇｎａｌ電圧の整定を待つ期間である。ＡＤ変換回路１８は、参照電圧生成回路１２のランプ信号（ＲＡＭＰ）の電位を元に戻すなどＳｉｇｎａｌ電圧変換の準備を行う。
期間ＶＩは、Ｓｉｇｎａｌ電圧のＡＤ変換を行う期間である。垂直信号線１９７には引き続き、画素１９からの輝度信号電圧が印加されている。画素１９側での期間ＩＶ、Ｖの動きで、Ｄａｒｋ電圧に代わり、Ｓｉｇｎａｌ電圧が入力される。期間ＶＩにおいても、各カラム毎に比較器２０は期間ＩＩＩと同じ動作をする。
本実施形態によれば、下記の一つまたは複数の効果を有する。
（１）第一増幅器２１においてスイッチＡＺ１１をオフしてオートゼロ動作終了する際に容量素子Ｃ１１にノイズが蓄積される。このとき、第二増幅器２２のオートゼロ動作が行われているので、第一増幅器２１のノイズを含めて正しい動作点を確保できる。すなわち、第一増幅器２１のノイズをキャンセルできる。
（２）第二増幅器２２のオートゼロ動作において自己バイアス電圧を設定することができる。自己バイアス電圧を用いることにより、共通バイアス線を経由するキックバイアスを防止できる。これにより、ＡＤ変換誤差が低減し、高画質を実現できる。
（３）第二増幅器２２に電流補償回路を設けることにより、電流の時間変化をなくせる。その結果、ＡＤ変換誤差が低減し、片線接地増幅器でも全差動増幅器並みの高画質を実現できる。
（４）第二増幅器２２は片線接地増幅器であるので、小面積化および低消費電力化することができる。
（５）第一増幅器２１の出力に容量素子が接続されないので、第一増幅器２１を低消費電力化することができる。
以上、本開示者によってなされた開示を実施形態に基づき具体的に説明したが、本開示は、上記実施形態に限定されるものではなく、種々変更可能であることはいうまでもない。
例えば、比較器は、実施形態における比較器２０のトランジスタの極性（導電型）を逆極性（逆導電型）として構成し、接続する電源電位と接地電位も回路上逆として構成してもよい。
１８・・・ＡＤ変換回路
２０・・・比較器
２１・・・第一増幅器
２１ａ・・・入力端子
２１ｂ・・・入力端子
２２・・・第二増幅器
２２１・・・自己バイアス回路

Claims (13)

  1. 信号を受ける一方の入力端子と所定の傾きで変化する参照信号を受ける他方の入力端子とを持つ差動型の第一増幅器と、前記第一増幅器の一つの出力が入力される片線接地型の第二増幅器と、を有する比較器を備え、
    前記第二増幅器は前記第一増幅器のオートゼロ動作時における電圧を増幅した電圧に基づいて前記第二増幅器のオートゼロ電圧を決めると共に、前記オートゼロ電圧をバイアス電圧とする自己バイアス回路を有し、
    前記比較器は一列方向に複数個配置され、前記他方の入力端子に入力されるアナログ電圧に基づいたデジタル値を並行動作して出力するよう構成されるＡＤ変換回路。
  2. 請求項１のＡＤ変換回路において、
    前記自己バイアス回路は前記オートゼロ電圧を保持する容量素子を有するＡＤ変換回路。
  3. 請求項２のＡＤ変換回路において、
    前記容量素子の電圧保持電極は他の比較器の容量素子の電圧保持電極と接続されないＡＤ変換回路。
  4. 請求項１のＡＤ変換回路において、
    前記第二増幅器は増幅段トランジスタと電流源とを有し、
    前記増幅段トランジスタとは逆極性の電流補償トランジスタを配置し、前記片線接地型の増幅器の増幅開始前または増幅完了後に前記片線接地型の増幅器の電流が停止する期間にも、前記電流源に流れる電流と同じ量の補償電流を前記電流補償トランジスタに流すように構成される電流補償回路を有するＡＤ変換回路。
  5. 請求項４のＡＤ変換回路において、
    さらに、前記電流補償トランジスタと直列に配置され、前記片線接地型の増幅器の出力を受ける電流スイッチトランジスタを有し、
    電流スイッチトランジスタは、前記片線接地型の増幅器の出力に基づいて前記電流補償トランジスタに前記補償電流を流したり、前記補償電流を停止したりするように構成されるＡＤ変換回路。
  6. 増幅段トランジスタと電流源とを有する片線接地型の増幅器に用いられる電流補償回路であって、
    前記増幅段トランジスタとは逆極性の電流補償トランジスタを配置し、前記片線接地型の増幅器の増幅開始前または増幅完了後に前記片線接地型の増幅器の電流が停止する期間にも、前記電流源に流れる電流と同じ量の補償電流を前記電流補償トランジスタに流すように構成される電流補償回路。
  7. 請求項６の電流補償回路において、
    さらに、前記電流補償トランジスタと直列に配置され、前記片線接地型の増幅器の出力を受ける電流スイッチトランジスタを有し、
    電流スイッチトランジスタは、前記片線接地型の増幅器の出力に基づいて前記電流補償トランジスタに前記補償電流を流したり、前記補償電流を停止したりするように構成される電流補償回路。
  8. 入射光量に応じた輝度信号電圧を信号線に出力する複数の画素が行列状に配列された画素部と、
    所定のスルーレートのランプ信号の参照電圧をランプ信号線に出力する参照電圧生成回路と、
    前記画素部から複数の画素単位で読み出される輝度信号電圧をＡＤ変換するＡＤ変換回路と、
    前記ＡＤ変換回路を制御する制御回路と、
    を有し、
    前記ＡＤ変換回路は、
    画素の列配列に対応して配置され、前記輝度信号電圧と参照電圧とを比較判定し、その判定信号を出力する複数の比較器、を含み、
    前記各比較器は、
    前記参照電圧と前記輝度信号電圧との比較動作を行い、所定の比較ポイントとなると出力を反転する第一増幅器と、
    前記第一増幅器の出力が反転すると電流経路が形成されて前記第一増幅器の出力をゲインアップして出力する第二増幅器と、
    を有し、
    前記制御回路は、前記第一増幅器のオートゼロ動作時における電圧を増幅した電圧に基づいて前記第二増幅器のオートゼロ電圧を決めるように構成される固体撮像装置。
  9. 請求項８の固体撮像装置において、
    前記第一増幅器は、第一容量素子を介して前記信号線に接続された第一入力端子と、第二容量素子を介して前記ランプ信号線に接続された第２入力端子と、を有する固体撮像装置。
  10. 請求項９の固体撮像装置において、さらに、
    前記第一容量素子に接続される第一スイッチと、
    前記第二容量素子に接続される第二スイッチと、
    を有し
    前記第二増幅器は、
    前記第一増幅器の出力がゲートに入力される第一導電型の第一トランジスタと、
    前記第一トランジスタと直列に接続され、ゲートとドレイン間に行動作開始時に各カラム毎に動作点を決めるための第三スイッチが配置され、ゲートが第三容量素子に接続された第二導電型の第二トランジスタと、を有し、
    前記制御回路は、
    前記第一スイッチ、前記第二スイッチおよび前記第三スイッチをオンし、
    前記第三スイッチをオンしたまま前記第一スイッチおよび前記第二スイッチをオフして前記第一容量素子および前記第二容量素子に前記第一増幅器のノイズ電圧を蓄積させると共に、前記第一容量素子および前記第二容量素子に蓄積されたノイズ電圧を前記第一増幅器により増幅し、前記第二増幅器の動作点電圧を決定し、
    前記第一スイッチおよび前記第二スイッチをオフしたまま前記第三スイッチをオンして、前記第三容量素子に前記第二増幅器のノイズ電圧および前記動作点電圧を蓄積するように構成される固体撮像装置。
  11. 請求項１０の固体撮像装置において、
    前記第二増幅器に電流が流れないときに電流を流す電流補償回路を有し、
    前記電流補償回路は、
    前記第一増幅器の出力がゲートに入力される第二導電型の第三トランジスタと、
    前記第三トランジスタと直列に接続され、ゲートが前記第三容量素子に接続された第二導電型の第四トランジスタと、
    直列接続された前記第二トランジスタと前記第三トランジスタとを含んで形成される電流経路に配置される第一導電型の第五トランジスタと、
    を有し、
    前記第二増幅器の出力レベル基づいて、前記第五トランジスタのオン、オフを行うよう構成される固体撮像装置。
  12. 請求項８の固体撮像装置において、
    前記比較器は、さらに、前記第二増幅器の出力信号を受けて前記比較器の出力信号として出力する二値化回路を有する固体撮像装置。
  13. 請求項１０の固体撮像装置において、
    前記第一増幅器は、前記輝度信号電圧と前記参照電圧が交差するまでは、前記第一トランジスタがオフし、交差後はオンするレベルの比較出力を前記第一トランジスタに出力する固体撮像装置。
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