JP7092693B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関し、例えば、アナログ／デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤ変換回路とも称する。）を内蔵したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の固体撮像装置に関する。

ＡＤ変換回路を内蔵したＣＭＯＳイメージセンサにおいて、ＡＤ変換回路の入力範囲を複数のサブレンジに分割してＡＤ変換する場合には、レンジの境界で変換特性が不連続となり直線性が劣化する。よって、複雑なキャリブレーションが必要となる。これは、分割数が２より大きい場合には、境界のオフセットのみならず、各サブレンジの変換ゲインも補正する必要があるためである。これに対して、２つのサブレンジで変換する方法は、傾きのキャリブレーションが不要となる。このため、高速化とキャリブレーションの両立に有効である。

ＡＤ変換回路に使用されるコンパレータは、画素から出力された輝度信号電圧と参照電圧とを比較判定する。輝度信号電圧と参照電圧との差を十分なゲインで増幅するために、１段または複数段の前置アンプを用いる。

特開２０１１－１１４７８５号公報 特開２０１３－０９８８９５号公報 特許第４６６１８７６号明細書

２ステージ積分型では、Ｆｉｎｅ変換期間に、参照電圧を出力されたＶＲＴ配線、または、ＶＲＢ配線にランプ信号からキャパシタを介して流れる電流（以下、ランプ電流と称する）が流れる場合がある。その場合には、配線抵抗によるＩＲドロップにより、参照電圧が変動するという問題となる。Ｃｏａｒｓｅ変換を上位１ビットにした場合には、ランプ電流は大きく、先に挙げた２分割型は、２ステージ積分型のＡＤＣの中で、その影響を最も受けやすい。例えば、参照電圧として、ＶＲＢ配線が選択された場合には、ランプ信号のスイープに伴って、キャパシタを介して、ＶＲＢ配線にランプ電流が流れる。ＶＲＢ配線に流れたランプ電流は、ＡＤＣの各カラム共通のＶＲＢ配線に渡って流れる。そして、寄生抵抗の影響により、ＶＲＢ配線の参照電圧がカラム位置により変動し、横スミア特性が劣化してしまう。ＶＲＴ配線の参照電圧が選択された場合も同様である。ＶＲＴ配線、ＶＲＢ配線のどちらに接続されるかは、入力される輝度信号電圧、つまり、画像に依存する。このような参照電圧の変動は、カラム共通のＶＲＴ配線及びＶＲＢ配線の寄生抵抗が原因であるため、ＶＲＴ配線及びＶＲＢ配線を拡幅することで抵抗値を低くする対策もできるが、チップ面積が増加する。

コンパレータの第１のアンプは、広い画素信号振幅（例えば１．２Ｖ）を入力可能とするために、高い電源電圧（例えば３．３Ｖ）で動作させる必要がある。従来のコンパレータでは、第１のアンプの出力が第２のアンプの入力に直接接続されている。このため、第２のアンプの電源電圧も第１のアンプの電源電圧と同じ、３．３Ｖにする必要があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、固体撮像装置は、入射光量に応じた輝度信号電圧を輝度信号線に出力する画素と、第１参照電圧を第１参照電圧配線に出力し、第２参照電圧を第２参照電圧配線に出力し、所定のスルーレートのランプ信号をランプ信号線に出力し、前記ランプ信号と向きの異なる逆ランプ信号を逆ランプ信号線に出力する参照電圧生成回路と、前記輝度信号電圧をＡＤ変換するＡＤ変換回路と、を備え、前記ＡＤ変換回路は、前記輝度信号線に接続された一方の入力端子と、第１容量を介して前記第１参照電圧配線、前記第２参照電圧配線及び前記ランプ信号線のそれぞれとオンオフ可能に接続するとともに、第２容量を介して前記第１参照電圧配線及び前記ランプ信号線のそれぞれとオンオフ可能に接続された他方の入力端子と、を有するアンプを含むコンパレータと、キャンセルキャパシタを含み、前記逆ランプ信号線を、前記キャンセルキャパシタを介して前記第１参照電圧配線及び前記第２参照電圧配線のそれぞれとオンオフ可能に接続されたランプ電流キャンセル回路と、を有する。

前記一実施の形態によれば、参照電圧の変動を抑制し、性能を向上させることができるとともに、低消費電力化が可能な固体撮像装置を提供することができる。

実施形態１に係る固体撮像装置を例示した構成図である。 実施形態１に係る固体撮像装置の画素を例示した構成図である。 実施形態１に係る固体撮像装置におけるランプ電流キャンセル回路とコンパレータを例示した構成図である。 （ａ）は、実施形態１に係る固体撮像装置におけるスイッチ制御回路を例示した構成図であり、（ｂ）は、スイッチ制御回路の制御信号を例示した図である。 （ａ）は、実施形態１に係る固体撮像装置におけるランプ電流キャンセル回路を例示した構成図であり、（ｂ）は、ランプ電流キャンセル制御回路の制御信号を例示した図である。 実施形態１に係る固体撮像装置におけるコンパレータ、ランプ電流キャンセル回路及びスイッチ制御回路の動作を例示したタイミング図である。 実施形態１に係る固体撮像装置において、コンパレータのリセット期間のスイッチの接続を例示した構成図であり、期間ＩＩの接続状態を示す。 実施形態１に係る固体撮像装置において、Ｄａｒｋ電圧の変換期間のスイッチの接続を例示した構成図であり、期間ＩＩＩの接続状態を示す。 実施形態１に係る固体撮像装置において、Ｃｏａｒｓｅ変換期間のスイッチの接続を例示した構成図であり、期間ＶＩの接続状態を示す。 実施形態に係る固体撮像装置において、ＭＳＢがＨレベルのときのＦｉｎｅ変換期間のスイッチの接続を例示した構成図であり、期間ＶＩＩの接続状態を示す。 実施形態に係る固体撮像装置において、ＭＳＢがＬレベルのときのＦｉｎｅ変換期間のスイッチの接続を例示した構成図であり、期間ＶＩＩの接続状態を示す。 実施形態１に係る固体撮像装置において、輝度信号電圧及び比較信号電圧の動作を例示したタイミング図である。 実施形態１に係る固体撮像装置において、Ｄａｒｋ電圧変換時及びＳｉｇｎａｌ電圧変換時で、ＭＳＢがＬレベルのときの第１アンプ近傍の回路図と、逆ランプ信号、ランプ信号及び参照電圧ＶＲＴに着目した等価回路を説明する図である。 実施形態１に係る固体撮像装置において、Ｓｉｇｎａｌ電圧変換時で、ＭＳＢがＨレベルのときの第１アンプ近傍の回路図と、逆ランプ信号、ランプ信号及び参照電圧ＶＲＢに着目した等価回路を説明する図である。 実施形態に係る固体撮像装置において、第１アンプの入力端子の寄生キャパシタによるキャンセルキャパシタの容量値への影響を説明する図である。 実施形態２に係る固体撮像装置において、第１アンプの入力端子に接続されるキャパシタ、スイッチおよびランプ電流キャンセル回路を例示した構成図である。 （ａ）は、実施形態２に係る固体撮像装置において、スイッチ制御回路およびランプ電流キャンセル回路の制御を説明する図であり、（ｂ）は、制御信号を例示した図である。 実施形態２に係る固体撮像装置において、変換ゲインが１倍のときのＤａｒｋ変換時のスイッチ制御回路およびランプ電流キャンセル回路のスイッチの接続を説明する図である。 実施形態２に係る固体撮像装置において、変換ゲインが２倍のときのＤａｒｋ変換時のスイッチ制御回路およびランプ電流キャンセル回路のスイッチの接続を説明する図である。 実施形態３に係る固体撮像装置におけるコンバータを例示した構成図である。 実施形態３に係る固体撮像装置におけるコンバータの負荷回路を例示した図である 実施形態３に係る固体撮像装置において、Ｃｏａｒｓｅ変換結果を保持するＭＳＢラッチの回路を説明する図である。 実施形態４に係る固体撮像装置におけるコンバータを例示した構成図である。 実施形態４に係る固体撮像装置における第１アンプ、第２アンプ及び２値化回路を例示した構成図である ＣＭＯＳイメージセンサを例示した構成図である。 ランプ信号を例示したグラフであり、横軸は時間を示し、縦軸は電圧を示す。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

実施形態１～４の固体撮像装置をより明確にするため、まず、本発明者が見出した固体撮像装置における課題を説明する。

近年、ＡＤＣ内蔵のＣＭＯＳイメージセンサが盛んに開発されている。ＣＭＯＳイメージセンサでは、フレームレートの向上の市場要求がある。フレームレート向上のためには、２ステージ変換（特許文献１）、３ステージ変換（特許文献２）が提案されている。これらのＡＤ変換回路では、変換に用いる参照電圧として、参照電圧ＶＲＴ及びＶＲＢ、ランプ信号ＲＡＭＰＦが用いられている。これらの参照電圧が出力されたＶＲＴ配線及びＶＲＢ配線は、ＣＭＯＳイメージセンサ内で、例えば、横方向に配線されており、ＡＤ変換回路間で共通して使用されている。なお、参照電圧ＶＲＴが出力された配線をＶＲＴ配線と称する。同様に、参照電圧ＶＲＢが出力された配線をＶＲＢ配線と称する。また、ランプ信号ＲＡＭＰＦが出力された信号線を、ＲＡＭＰＦ信号線と称する。

従来のＡＤ変換回路では、Ｆｉｎｅ変換において、ランプ信号ＲＡＭＰＦから流れる電流と配線抵抗により、参照電圧ＶＲＴ及びＶＲＢに誤差が生じ、横スミアが生じる課題があった。これらのＡＤ変換回路では、Ｆｉｎｅ変換の前に、上位３ビット（特許文献１）、上位５ビット（特許文献２）を確定する。確定する上位ビットが大きいほど、Ｆｉｎｅ変換期間を短縮することができる。しかしながら、キャパシタの接続先を決定する制御回路やスイッチが増大し、面積が大きくなる欠点があった。

また、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減するためのキャリブレーションが複雑になり、キャリブレーション回路の増大やキャリブレーション期間の長期化の欠点が生じていた。したがって、キャリブレーション機構が単純で、面積の小さい上位１ビットの２ステージ変換ＡＤ変換回路が有望である。

しかしながら、上位１ビットの２ステージ変換の場合、ＲＡＭＰＦ信号線に接続されるキャパシタは、参照電圧側のキャパシタの総容量値の１／２となり、上位２ビット以上の２ステージ型よりも大きくなる。このため、上記電流による横スミアの課題がより厳しくなる。例えば、参照電圧側には２個の等しい容量値のキャパシタが接続される。参照電圧側に接続されるキャパシタの合計の容量値をＣｔｏｔ、各キャパシタの容量値を（Ｃｔｏｔ／２）と仮定する。Ｆｉｎｅ変換期間中には２個のキャパシタのうち、一方がＲＡＭＰＦ信号線に接続され、もう一方のキャパシタは、輝度信号電圧に応じて、ＶＲＴ配線もしくはＶＲＢ配線に接続される。

図２５に示すように、ＣＭＯＳイメージセンサには、複数のＡＤ変換回路が設けられている。参照電圧生成回路は、参照電圧ＶＲＴ及びＶＲＢと、ランプ信号ＲＡＭＰＦを生成する。ＣＭＯＳイメージセンサ内のすべてのコンパレータ１２０において、ＲＡＭＰＦ信号線に接続されていない方のキャパシタが、ＶＲＴ配線に接続されている場合に、参照電圧ＶＲＴに生じる最大誤差電圧を計算する。ＲＡＭＰＦ信号線からＶＲＴ配線には、２個の（Ｃｔｏｔ／２）のキャパシタが直列接続されている。第１アンプ１２１の入力キャパシタや配線の寄生キャパシタを無視した場合、ＲＡＭＰＦ信号線とＶＲＴ配線間には（Ｃｔｏｔ／４）の等価キャパシタが接続されていることに等しい。

図２６に示すように、ランプ信号を８μｓの期間に１Ｖ低下する信号を仮定すると、そのスルーレート（ｄＶ／ｄｔ）は－１２５ＫＶ／ｓとなる。参照電圧側に接続されるキャパシタの合計の容量値Ｃｔｏｔを、０．５ｐＦと仮定すると、ＡＤＣ毎に（ｄＶ／ｄｔ）×（Ｃｔｏｔ／４）＝－１５．６２５ｎＡのランプ電流が流れる。

隣接するＡＤ変換回路間のＶＲＴ配線の配線抵抗をＲｃｏｌ＝０．０１Ω、ＡＤＣ数Ｎａｄｃ＝４０００を仮定すると、参照電圧生成回路から最も離れたＡＤ変換回路での参照電圧ＶＲＴの誤差電圧ＶＲＴｅｒｒは以下の計算式で求まる。

ＶＲＴｅｒｒ＝Ｎａｄｃ×（Ｎａｄｃ＋１）／２×Ｒｃｏｌ×（ｄＶ／ｄｔ）×（Ｃｔｏｔ／４）＝－１．２５ｍＶ

この誤差電圧は、Ｆｉｎｅ変換期間中にＲＡＭＰＦ信号線に接続されていない参照電圧側のキャパシタがＶＲＴ配線とＶＲＢ配線のどちらに接続されているかに依存する。したがって、画像依存の誤差電圧となり横スミアの画像劣化となる。

なお、ＲＡＭＰＦ信号線の配線抵抗により、同様の誤差電圧が発生するが、これは、Ｆｉｎｅ変換期間中に、ＲＡＭＰＦ信号線に接続されていない参照電圧側のキャパシタがＶＲＴ配線とＶＲＢ配線のどちらに接続されていても同じである。したがって、Ｄａｒｋ信号の変換結果と、Ｓｉｇｎａｌ信号の変換結果の減算（これを、デジタル相関二重サンプリングと称する。）により、キャンセルされる。

このように、固体撮像素子において、１ビットの２ステージ変換ＡＤＣを用いる場合に、ランプ電流がＶＲＴ配線及びＶＲＢ配線に流れることが課題として見出された。このようなランプ電流は、参照電圧ＶＲＴ及びＶＲＢを変動させ、固体撮像装置の性能を向上させることができない。

また、デジタルカメラや携帯電話等のバッテリ駆動のイメージセンサにおいては、低消費電力の要求も強い。ＣＭＯＳイメージセンサに搭載されるＡＤＣの数は一般に数千であり、ＡＤＣ電力低減が要求されている。そこで、消費電力を低減する固体撮像素子も提案する。

（実施形態１）
次に、実施形態１に係る固体撮像装置を説明する。図１は、実施形態１に係る固体撮像装置を例示した構成図である。図１に示すように、固体撮像装置１は、画素アレイＡＬ、制御回路１０、行選択回路１１、参照電圧生成回路１２、バイアス回路１３、カウンタ回路１４、水平転送回路１５、信号処理回路１６、複数のＡＤ変換回路を備えている。固体撮像装置１は、例えば、ＣＭＯＳイメージセンサである。

行選択回路１１は、制御回路１０によって制御され、複数の画素ＰＸが複数行及び複数列にマトリックス状に配置された画素アレイＡＬにおいて、一行ずつ順次選択し、選択した行の制御線を有効化する。

画素アレイＡＬは、複数の画素ＰＸを含んでいる。画素アレイＡＬにおいて、複数の画素ＰＸは、複数行及び複数列から構成されるマトリックス状に配置されている。各画素ＰＸは、対応する制御線ＣＬを有効化レベルにされたことに応じて有効化される。そして、有効化された各画素ＰＸは、入射光量に応じた電圧の輝度信号電圧を対応する輝度信号線ＡＤＣＩＮに出力する。画素ＰＸの動作は、制御回路１０により制御されている。

＜画素について＞
図２は、実施形態１に係る固体撮像装置の画素を例示した構成図である。画素ＰＸは、光電変換素子フォトダイオードＰＤと、例えば、４つのトランジスタを含んでいる。４つのトランジスタは、例えば、リセットトランジスタＴＲ１、転送トランジスタＴＲ２、行選択トランジスタＴＲ３、増幅トランジスタＴＲ４である。

リセットトランジスタＴＲ１は、リセット制御信号ＲＳＴにしたがって、フローティングディフュージョンＦＤを所定の電圧レベルにリセットする。転送トランジスタＴＲ２は、転送制御信号ＴＸにしたがって、フォトダイオードＰＤによって生成された電気信号を伝達する。行選択トランジスタ３は、行選択信号ＳＥＬにしたがって、増幅トランジスタＴＲ４より伝達された信号を輝度信号線ＡＤＣＩＮに出力する。増幅トランジスタＴＲ４は、フローティングディフュージョンＦＤの電位を増幅する。

フォトダイオードＰＤは、入射光の光量に応じた量の電子に光電変換する。転送トランジスタＴＲ２は、転送制御信号ＴＸがハイレベル（以下、Ｈレベルと略す）のとき、オン状態となり、フォトダイオードＰＤで光電変換された電子をフローティングディフュージョンＦＤに転送する。

行選択信号ＳＥＬがＨレベルになると、増幅トランジスタＴＲ４と輝度信号線ＡＤＣＩＮとが接続される。増幅トランジスタＴＲ４のゲート電極にはＦＤが接続されており、画素電流源とソースフォロワ回路を構成する。これにより、フローティングディフュージョンＦＤの電位に応じた電圧を輝度信号線ＡＤＣＩＮに出力する。

より具体的には、画素ＰＸをＨレベルにして転送トランジスタＴＲ２がオンすることによりフォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送してフォトダイオードＰＤを初期化する。次に、画素ＰＸをＬレベルにして転送トランジスタＴＲ２をオフにして、所定の期間光電変換を行い、電荷を蓄積する。

読み出し時においては、リセット制御信号ＲＳＴをＨレベルとすることにより、リセットトランジスタＴＲ１が導通し、フローティングディフュージョンＦＤがリセットされる。続いて、行選択信号ＳＥＬがＨレベルとなることにより、行選択トランジスタＴＲ３が輝度信号線ＡＤＣＩＮと接続され、ソースフォロワ回路が構成される。リセット制御信号ＲＳＴがＬレベルになり、リセットトランジスタＴＲ１がオフすると、輝度信号線ＡＤＣＩＮには、フォトダイオードＰＤからの電荷が転送される前の暗状態の電圧値（「Ｄａｒｋ電圧」とも称する。）が出力される。

次に、転送制御信号ＴＸがＨレベルになり、転送トランジスタＴＲ２が導通し、フォトダイオードＰＤにより光電変換されて蓄積された電荷が、フローティングディフュージョンＦＤに転送される。転送された電荷に応じてフローティングディフュージョンＦＤが変化し、輝度信号線ＡＤＣＩＮには、画素の光量に応じた電圧値（「Ｓｉｇｎａｌ電圧」とも称する。）が出力される。

Ｄａｒｋ電圧とＳｉｇｎａｌ電圧の差分を画像信号とすることで、いわゆる相関二重サンプリング動作を行って、画素ＰＸのＤＣ成分のばらつきやリセットノイズの影響を相殺することができる。

画素ＰＸの読み出しが完了すると、行選択信号ＳＥＬがＬレベルとなり、行選択トランジスタＴＲ３がオフ状態になる。これらの読み出し動作は、リセットトランジスタＴＲ１、転送トランジスタＴＲ２、行選択トランジスタＴＲ３の各リセット制御信号ＲＳＴ、転送制御信号ＴＸ、行選択信号ＳＥＬが行単位で共有されていることから、１行の画素ＰＸについて、並列に行われる。

＜ＡＤ変換回路の動作＞
ＡＤ変換回路は、各輝度信号線ＡＤＣＩＮに対応して複数設けられている。例えば、数千個設けられている。イメージセンサ内にコラム状に配置されており、輝度信号電圧をＡＤ変換する。各ＡＤ変換回路は、コンパレータ２０、ランプ電流キャンセル回路３０、ラッチ４０を有している。ラッチ４０は、Ｃｏａｒｓｅ変換結果を取り込む出力用ＭＳＢラッチ４１、及び、コンパレータ２０の出力によってカウンタ信号の取り込みタイミングが制御されるカウンタラッチ４２を含んでいる。

カウンタ回路１４は、制御回路１０によって制御され、各ＡＤ変換回路のラッチ４０に接続される。バイアス回路１３は、コンパレータ２０内の前置アンプにバイアス電圧を供給する。

参照電圧生成回路１２は、参照電圧ＶＲＴ及びＶＲＢ、スルーレートの絶対値が等しい下降するランプ信号ＲＡＭＰＦと上昇する逆ランプ信号ＲＡＭＰＲを生成する。具体的には、参照電圧生成回路１２は、参照電圧ＶＲＴをＶＲＴ配線に出力し、参照電圧ＶＲＢをＶＲＢ配線に出力する。また、参照電圧生成回路１２は、所定のスルーレートのランプ信号ＲＡＭＰＦをＲＡＭＰＦ信号線に出力し、例えば、ランプ信号ＲＡＭＰＦのスルーレートの絶対値と等しく向きの異なる逆ランプ信号ＲＡＭＰＲをＲＡＭＰＲ信号線に出力する。例えば、参照電圧ＶＲＴは、参照電圧ＶＲＢよりも大きい電圧である。

本実施形態の固体撮像装置１は、ＡＤ変換回路に、ランプ電流キャンセル回路３０を備える。ランプ電流キャンセル回路３０は、コンパレータ２０の出力及び制御回路１０からの制御信号によって制御される。

図３は、実施形態１に係る固体撮像装置におけるランプ電流キャンセル回路とコンパレータを例示した構成図である。図３に示すように、コンパレータ２０は、画素ＰＸから輝度信号線ＡＤＣＩＮに出力された輝度信号電圧と、参照電圧ＶＲＴ及びＶＲＢ、ランプ信号ＲＡＭＰＦを用いて生成される比較信号と、を比較する。比較信号の方が小さいとき、その出力ＣＯＭＰＯＵＴは、Ｌレベルを出力するように動作する。

コンパレータ２０は、１段または複数段の前置アンプと２値化回路２４とを備える。図３の例では、第１アンプ２１、第２アンプ２２、第３アンプ２３の３段構成の前置アンプの例である。また、コンパレータ２０は、ＭＳＢラッチ４３を備える。ＭＳＢラッチ４３は、２値化回路２４の出力が入力される。

第１アンプ２１の入力端子ＶＩＮ１Ｎ及び第１アンプ２１の出力端子ＶＯＵＴ１Ｐと、第２アンプ２２の入力端子ＶＩＮ２Ｐとの間はキャパシタを介して接続されている。また、第１アンプ２１の入力端子ＶＩＮ１Ｐ及び第１アンプ２１の出力端子ＶＯＵＴ１Ｎと、第２アンプ２２の入力端子ＶＩＮ２Ｎとの間はキャパシタを介して接続されている。よって、第１アンプ２１の入出力端子間及び第２アンプ２２の入出力端子間に入れられたスイッチを閉じるオートゼロ動作により、外部の信号ＤＣレベルに依存せず、各アンプに最適な動作点で動作させることが可能である。

第１アンプ２１の入力端子ＶＩＮ１Ｎは、キャパシタを介して画素ＰＸからの輝度信号線ＡＤＣＩＮに接続されている。これにより、輝度信号線ＡＤＣＩＮの入力電圧に応じた電圧が生成される。以下、この電圧を輝度信号電圧と称する。第１アンプ２１の入力端子ＶＩＮ１Ｐは、キャパシタ及びスイッチを介してＶＲＴ配線、ＶＲＢ配線、ＲＡＭＰＦ信号線に接続されており、容量分圧により比較信号電圧が生成される。具体的には、入力端子ＶＩＮ１Ｐは、キャパシタＣＡを介して、ＶＲＴ配線、ＶＲＢ配線及びＲＡＭＰＦ信号線のそれぞれとスイッチＳＷＡ～ＳＷＣを介してオンオフ可能に接続されている。また、入力端子ＶＩＮ１Ｐは、キャパシタＣＢを介して、ＶＲＴ配線及びＲＡＭＰＦ信号線のそれぞれとスイッチＳＷＤ～ＳＷＥを介してオンオフ可能に接続されている。例えば、キャパシタＣＡとキャパシタＣＢとは同じ容量である。

ランプ電流キャンセル回路３０は、ランプ電流をキャンセルする。ランプ電流キャンセル回路３０は、キャンセルキャパシタＣ１を含み、ＲＡＭＰＲ信号線を、キャンセルキャパシタＣ１を介してＶＲＴ配線及びＶＲＢ配線のそれぞれと、キャンセルスイッチＳＷ１～ＳＷ２を介してオンオフ可能に接続されている。ランプ電流キャンセル回路３０は、出力信号ＭＳＢに応じて、ＲＡＭＰＲ信号線を、キャンセルキャパシタＣ１を介して、ＶＲＴ配線、または、ＶＲＢ配線に接続する。出力信号ＭＳＢは、所定のタイミングでＭＳＢラッチ４３に取り込んだ２値化回路２４の出力である。

コンパレータ２０は、第２アンプ２２、第３アンプ２３、２値化回路２４に加えて、複数のキャパシタを備えてもよい。第１アンプ２１の出力端子ＶＯＵＴ１Ｐは、キャパシタを介して、第２アンプ２２の入力端子ＶＩＮ２Ｐに接続されている。第１アンプ２１の出力端子ＶＯＵＴ１Ｎは、キャパシタを介して第２アンプ２２の入力端子ＶＩＮ２Ｎに接続されている。よって、第１アンプ２１と第２アンプ２２との間にキャパシタが配置されている。これにより、第１アンプ２１の電源電圧と第２アンプ２２の電源電圧とを異なるようにしてもよい。例えば、第２アンプ２２の電源電圧を、第１アンプ２１の電源電圧よりも小さくしてもよい。このようにすることで、低消費電力化することができる。

第２アンプ２２の出力端子ＶＯＵＴ２Ｐは、第３アンプ２３の入力端子に接続されている。第３アンプ２３の出力端子ＶＯＵＴ３は、２値化回路２４に入力される。したがって、第２アンプ２２と、２値化回路２４との間に第３アンプ２３が接続されている。第２アンプ２２の出力端子は、第３アンプ２３を介して、２値化回路２４に接続されている。

図４（ａ）は、実施形態１に係る固体撮像装置におけるスイッチ制御回路を例示した構成図であり、（ｂ）は、スイッチ制御回路の制御信号を例示した図である。図４（ａ）に示すように、コンパレータ２０は、スイッチ制御回路２５、キャパシタＣＡ及びＣＢ、スイッチＳＷＡ～ＳＷＥを含んでいる。第１アンプ２１の入力端子ＶＩＮ１Ｐには、キャパシタＣＡが接続するとともに、キャパシタＣＢが接続されている。

キャパシタＣＡの参照電圧側は、ＶＲＴ配線、ＶＲＢ配線、または、ＲＡＭＰＦ信号線への接続が必要である。このため、三者択一のスイッチＳＷＡ～ＳＷＣを備える。具体的には、コンパレータ２０は、キャパシタＣＡとＶＲＴ配線との間をオンオフするスイッチＳＷＡと、キャパシタＣＡとＲＡＭＰＦ信号線との間をオンオフするスイッチＳＷＢと、キャパシタＣＡとＶＲＢ配線との間をオンオフするスイッチＳＷＣとを有している。

また、キャパシタＣＢの参照電圧側は、ＶＲＴ配線またはＲＡＭＰＦ信号線への接続が必要である。このため、二者択一のスイッチＳＷＤ～ＳＷＥを備える。具体的には、コンパレータ２０は、キャパシタＣＢとＶＲＴ配線との間をオンオフするスイッチＳＷＤと、キャパシタＣＢとＲＡＭＰＦ信号線との間をオンオフするスイッチＳＷＥを有している。

スイッチ制御回路２５は、図４（ｂ）に示す論理式により、必要な機能を実現する。ここで、“＋”は論理和、”＊”は論理積、”！”は否定を表し、論理式の結果が１のときスイッチはオンする。キャパシタＣＡ及びＣＢは等しい容量値（Ｃｔｏｔ／２）である。

図５（ａ）は、実施形態１に係る固体撮像装置において、ランプ電流キャンセル回路を例示した構成図であり、（ｂ）は、ランプ電流キャンセル制御回路の制御信号を例示した図である。図５（ａ）に示すように、ランプ電流キャンセル回路３０は、キャンセルキャパシタＣ１、キャンセルスイッチＳＷ１及びＳＷ２、ランプ電流キャンセル制御回路３１を有している。ＲＡＭＰＲ信号線は、キャンセルキャパシタＣ１を介してＶＲＴ配線またはＶＲＢ配線に接続されている。具体的には、ランプ電流キャンセル回路３０は、キャンセルキャパシタＣ１とＶＲＴ配線との間をオンオフするキャンセルスイッチＳＷ１と、キャンセルキャパシタＣ１とＶＲＢ配線との間をオンオフするキャンセルスイッチＳＷ２と、を有している。

ランプ電流キャンセル制御回路３１は、図５（ｂ）に示す論理式により、必要な機能を実現する。キャンセルキャパシタＣ１の容量値は、例えば、逆ランプ信号ＲＡＭＰＲが、ランプ信号ＲＡＭＰＦのスルーレートと絶対値が等しく向きが逆のとき、入力端子ＶＩＮ１Ｐの寄生容量を無視すると（Ｃｔｏｔ／４）となる。

次に、本実施形態の固体撮像装置１におけるコンパレータ、ランプ電流キャンセル回路及びスイッチ制御回路の動作を説明する。図６は、実施形態１に係る固体撮像装置におけるコンパレータ、ランプ電流キャンセル回路及びスイッチ制御回路の動作を例示したタイミング図である。

まず、図６に示す各パルスの詳細について説明する。図６に示す動作の期間が１回のＡＤ変換に必要な期間である。このような動作の期間を、動作状況により期間Ｉ～期間ＶＩＩの７つのフェーズに分けることができる。期間Ｉは、リセット期間ＲＳＴである。期間ＩＩは、Ｄａｒｋ電圧のための設定期間である。期間ＩＩＩは、Ｄａｒｋ電圧のＡＤ変換期間である。期間ＩＶは、転送制御信号ＴＸにより制御する期間である。期間Ｖは、Ｓｉｇｎａｌ電圧のための設定期間である。期間ＶＩは、Ｃｏｕｒｓｅ変換期間である。期間ＶＩＩは、Ｓｉｇｎａｌ電圧のＦｉｎｅ変換期間である。

ランプ信号ＲＡＭＰＦ及び逆ランプ信号ＲＡＭＰＲはＤａｒｋ電圧のＡＤ変換期間（ＩＩＩ）及びＳｉｇｎａｌ電圧のＦｉｎｅ変換期間（ＶＩＩ）でスイープされ、それ以外の期間は所定の電圧を保持する。

リセット制御信号ＲＳＴ及び転送制御信号ＴＸ：画素ＰＸに必要なパルスで、期間Ｉにおいて、リセット制御信号ＲＳＴパルスをアクティブ（Ｈレベル）にすることで、画素ＰＸのリセットを行う。また、期間ＩＶにおいて、転送制御信号ＴＸをアクティブにすることでＳｉｇｎａｌ電圧の読み出しを行う。

ＰＡＺ１Ｂ、ＰＡＺ２Ｔ：期間ＩＩにおいて、コンパレータ２０の第１アンプ２１及び第２アンプ２２のオートゼロ動作を行う。パルスをアクティブ（第１アンプ２１はＬレベル、第２アンプ２２はＨレベル）とすることで、各アンプが自己バイアスを掛ける。

ＰＣＯＭＰＲＳＴＮ、ＰＣＯＭＰＥＮＴ：コンパレータ２０内の２値化回路２４を制御するパルスである。前者がＬレベルでリセット動作を行う、後者がＨレベルで有効化するパルスである。期間Ｉ、ＩＩ、ＩＶ、Ｖでは、リセット、非イネーブル状態とし、Ｄａｒｋ電圧変換（期間ＩＩＩ）、Ｃｏｕｒｓｅ変換期間（期間ＶＩ）、Ｆｉｎｅ変換期間（期間ＶＩＩ）で、非リセット、イネーブル状態とする。Ｆｉｎｅ変換に入る直前、すなわち、期間ＶＩの終わりで一度リセット、非イネーブルを掛け、Ｆｉｎｅ変換の準備を行う。

ＭＳＢＬＡＴＲＳＴ：ＭＳＢラッチ４３のリセットパルスである。Ｈレベルでリセット状態にあり、Ｃｏａｒｓｅ変換直前に解除される。

ＭＳＢＬＡＴＥＮ：ＭＳＢラッチ４３のイネーブルパルスである。Ｃｏａｒｓｅ変換時ラッチのリセットを解除後にアクティブ（Ｈレベル）にすることで２値化回路２４の出力を取り込む。

Ｐ０１：制御論理回路にフェーズ状態を指定する信号の１つで、期間Ｉ、ＩＩの間において、Ｈレベルとなる。
Ｐ０２：同じくフェーズ状態を指定する信号の１つで、期間ＩＩＩにおいて、Ｈレベルとなる。
Ｐ０３：同じくフェーズ状態を指定する信号の１つで、期間ＩＶ、Ｖ、ＶＩにおいて、Ｈレベルとなる。
Ｐ０４：同じくフェーズ状態を指定する信号の１つで、期間Ｉ～ＶＩにおいて、Ｈレベルとなる。
Ｐ０５：同じくフェーズ状態を指定する信号の１つで、期間ＶＩＩにおいて、Ｈレベルとなる。

次に、各期間Ｉ～ＶＩＩについて、説明する。図７は、実施形態１に係る固体撮像装置において、コンパレータのリセット期間のスイッチの接続を例示した構成図であり、期間ＩＩの接続状態を示す。図８は、実施形態１に係る固体撮像装置において、Ｄａｒｋ電圧の変換期間のスイッチの接続を例示した構成図であり、期間ＩＩＩの接続状態を示す。図９は、実施形態１に係る固体撮像装置において、Ｃｏａｒｓｅ変換期間のスイッチの接続を例示した構成図であり、期間ＶＩの接続状態を示す。図１０は、実施形態に係る固体撮像装置において、ＭＳＢがＨレベルのときのＦｉｎｅ変換期間のスイッチの接続を例示した構成図であり、期間ＶＩＩの接続状態を示す。図１１は、実施形態に係る固体撮像装置において、ＭＳＢがＬレベルのときのＦｉｎｅ変換期間のスイッチの接続を例示した構成図であり、期間ＶＩＩの接続状態を示す。

期間Ｉ：この期間は、画素ＰＸのリセット期間である。ＡＤ変換回路側は、特に動作の必要はない。

期間ＩＩ：この期間は、オートゼロと呼ばれるコンパレータ２０のリセット期間である。図７に、期間ＩＩの接続を示す。図７に示すように、第１アンプ２１、第２アンプ２２の入出力端子間に入れられたスイッチを閉じる。すなわち、第１アンプ２１の入力端子ＶＩＮ１Ｎと、出力端子ＶＯＵＴ１Ｐとがオン状態で接続され、第１アンプ２１の入力端子ＶＩＮ１Ｐと、出力端子ＶＯＵＴ１Ｎとがオン状態で接続される。また、第２アンプ２２の入力端子ＶＩＮ２Ｐと、出力端子ＶＯＵＴ２Ｎとがオン状態で接続され、第２アンプ２２の入力端子ＶＩＮ２Ｎと、出力端子ＶＯＵＴ２Ｐとがオン状態で接続される。

同時に、コンパレータ２０に接続された輝度信号線ＡＤＣＩＮには、画素ＰＸからのＤａｒｋ電圧を印加する。コンパレータ２０の参照電圧側は、キャパシタＣＡ及びキャパシタＣＢのいずれのキャパシタにも、参照電圧ＶＲＴを印加する。具体的には、入力端子ＶＩＮ１Ｐは、キャパシタＣＡを介してＶＲＴ配線にオン状態で接続されるとともに、キャパシタＣＢを介してＶＲＴ配線にオン状態で接続される。各接点電圧の整定を待ったのち、第１アンプ２１、第２アンプ２２の入出力端子間に入れられたスイッチを開く。

期間ＩＩＩ：この期間は、Ｄａｒｋ電圧の変換期間である。図８に期間ＩＩＩの接続を示す。図８に示すように、スイッチＳＷＢを、ＶＲＴ配線からＲＡＭＰＦ信号線へ切り替える。電圧レベルの既知である入力信号に合わせて低輝度領域のみをスイープするランプ信号ＲＡＭＰＦを与える。そして、コンパレータ２０の出力反転までの時間を計測する。これにより、Ｄａｒｋ電圧をアナログデジタル変換する。

期間ＩＩＩにおいて、入力端子ＶＩＮ１Ｐは、キャパシタＣＡを介してＲＡＭＰＦ信号線にオン状態で接続されるとともに、キャパシタＣＢを介してＶＲＴ配線にオン状態で接続される。そして、ランプ信号ＲＡＭＰＦのスイープに伴い、ランプ電流がＶＲＴ端子側へ流れる。これをキャンセルするため、ランプ電流キャンセル回路３０は、ＲＡＭＰＲ信号線を、キャンセルキャパシタＣ１を介してＶＲＴ配線にオン状態で接続させる。具体的には、スイッチＳＷＢ、スイッチＳＷＤ及びキャンセルスイッチＳＷ１は、オン状態に接続され、スイッチＳＷＡ、スイッチＳＷＣ、スイッチＳＷＥ及びキャンセルスイッチＳＷ２はオフ状態にされる。これにより、絶対値が等しく極性の異なる電流をＶＲＴ配線に流し込む。こうして、ランプ電流をキャンセルすることができる。

期間ＩＶ及び期間Ｖ：この期間は、それぞれの画素ＰＸからの信号の読み出し動作、及び、Ｓｉｇｎａｌ電圧の整定を待つ期間である。ＡＤ変換回路は、ＲＡＭＰＲの電位を元に戻すなどＳｉｇｎａｌ電圧変換の準備を行う。

期間ＶＩ：この期間は、Ｓｉｇｎａｌ電圧のＣｏａｒｓｅ変換を行う期間である。図９に期間ＶＩの接続を示す。図９に示すように、輝度信号線ＡＤＣＩＮには引き続き、画素ＰＸからの輝度信号電圧が印加されている。画素ＰＸ側での期間ＩＶ、Ｖの動きで、Ｄａｒｋ電圧に代わり、Ｓｉｇｎａｌ電圧が入力される。入力端子ＶＩＮ１Ｐは、キャパシタＣＡを介してＶＲＢ配線にオン状態で接続されるとともに、キャパシタＣＢを介してＶＲＴ配線に接続される。

具体的には、スイッチＳＷＣ及びスイッチＳＷＤは、オン状態に接続され、スイッチＳＷＡ、スイッチＳＷＢ、スイッチＳＷＥ、キャンセルスイッチＳＷ１及びキャンセルスイッチＳＷ２は、オフ状態に接続される。これにより、キャパシタＣＡ及びキャパシタＣＢのスイッチ側電極にそれぞれ参照電圧ＶＲＴ及びＶＲＢを印加する。この動作により、入力端子ＶＩＮ１Ｐの電位は、オートゼロ時の電圧から（ＶＲＴ＋ＶＲＢ）／２だけシフトする。他方、入力端子ＶＩＮ１Ｎ側では、Ｓｉｇｎａｌ電圧が印加されている。これらの電圧の大小を判定することにより、輝度信号線ＡＤＣＩＮの電圧と（ＶＲＴ＋ＶＲＢ）／２の比較が行われ、Ｃｏａｒｓｅ変換が実施される。

Ｃｏａｒｓｅ変換結果は、出力用ＭＳＢラッチ４１に保持される。また、続く、Ｆｉｎｅ変換のために、ＭＳＢラッチ４３にもあわせて取り込まれ、その出力信号ＭＳＢとして保持される。輝度信号線ＡＤＣＩＮの電圧が（ＶＲＴ＋ＶＲＢ）／２よりも大きいときに、出力信号ＭＳＢは、Ｈレベルであり、小さいときに、出力信号ＭＳＢは、Ｌレベルになる。

期間ＶＩＩ：この期間は、Ｓｉｇｎａｌ電圧のＦｉｎｅ変換を行う期間である。期間ＶＩのＣｏａｒｓｅ変換結果がスイッチ制御回路２５に入力される。そして、その結果により、次のように接続が決定される。

出力信号ＭＳＢがＨレベルの場合は、図１０に示される接続が採られる。すなわち、入力端子ＶＩＮ１Ｐは、キャパシタＣＡを介してＶＲＢ配線にオン状態で接続されるとともに、キャパシタＣＢを介してＲＡＭＰＦ信号線にオン状態で接続される。ランプ電流キャンセル回路３０は、ＲＡＭＰＲ信号線を、キャンセルキャパシタＣ１を介してＶＲＢ配線にオン状態で接続させる。具体的には、スイッチＳＷＣ、スイッチＳＷＥ及びキャンセルスイッチＳＷ２は、オン状態に接続される。スイッチＳＷＡ、スイッチＳＷＢ、スイッチＳＷＤ及びキャンセルスイッチＳＷ１はオフ状態に接続される。

ランプ信号ＲＡＭＰＦのスイープにより、ＶＲＢ配線にランプ電流が発生する。このため、これをキャンセルするように、ランプ電流キャンセル回路３０側では、スイッチＳＷ２がオンし、キャンセルキャパシタＣ１を介して、ＶＲＢ配線に逆ランプ信号ＲＡＭＰＲが出力される。

出力信号ＭＳＢがＬレベルの場合は、図１１に示される接続が採られる。すなわち、入力端子ＶＩＮ１Ｐは、キャパシタＣＡを介してＲＡＭＰＦ信号線にオン状態で接続されるとともに、キャパシタＣＢを介してＶＲＴ配線にオン状態で接続される。ランプ電流キャンセル回路３０は、ＲＡＭＰＲ信号線を、キャンセルキャパシタＣ１を介してＶＲＴ配線にオン状態で接続させる。具体的には、スイッチＳＷＢ、スイッチＳＷＤ及びキャンセルスイッチＳＷ１は、オン状態に接続され、スイッチＳＷＡ、スイッチＳＷＣ、スイッチＳＷＥ及びキャンセルスイッチＳＷ２はオフ状態に接続される。

ランプ信号ＲＡＭＰＦのスイープにより、ＶＲＴ配線にランプ電流が発生する。このため、これをキャンセルするように、ランプ電流キャンセル回路３０側では、スイッチＳＷ１がオンし、キャンセルキャパシタＣ１を介して、ＶＲＴ配線に逆ランプ信号ＲＡＭＰＲが出力される。

以上の接続を実施したのち、ランプ信号ＲＡＭＰＦ、逆ランプ信号ＲＡＭＰＲをスイープする。カウンタ回路１４は、ランプ信号ＲＡＭＰＦ、逆ランプ信号ＲＡＭＰＲをスイープ開始に同期して動作開始する。入力信号に応じた時間の経過後、コンパレータ２０の出力がＨレベルからＬレベルに反転する。このタイミングで、カウンタ回路１４の出力をカウンタラッチ４２に取り込むことにより、Ｓｉｇｎａｌ電圧のＡＤ変換が行われる。

図１２は、実施形態１に係る固体撮像装置において、輝度信号電圧及び比較信号電圧の動作を仮想的に例示したタイミング図である。実際の輝度信号電圧と比較信号電圧は、オートゼロ動作により、参照電圧ＶＲＴ及びＶＲＢ、ランプ信号ＲＡＭＰＦとは異なる電圧レベルとなる。しかしながら、参照電圧ＶＲＴ及びＶＲＢ、ランプ信号ＲＡＭＰＦを説明するために、図１２に示すように、参照電圧ＶＲＴ及びＶＲＢに合わせたレベルで表記している。

出力用ＭＳＢラッチ４１とカウンタラッチ４２に取り込まれた信号は、水平転送回路１５により、信号処理回路１６に送られる。信号処理回路１６では、最終的なＡＤ変換結果を得るために下式の演算を実施する。

ＡＤ変換結果＝Ｓｉｇｎａｌ電圧変換結果＋（フルコード／２）×（Ｃｏａｒｓｅ判定結果）－Ｄａｒｋ電圧変換結果

Ｃｏａｒｓｅ判定結果は、ＭＳＢがＨレベルのとき１であり、ＭＳＢがＬレベルのとき０である。フルコードは、１４ビットのＡＤ変換回路であれば、２の１４乗の１６３８４である。

次に、本実施形態の効果を説明する。
図１３は、実施形態１に係る固体撮像装置において、Ｄａｒｋ電圧変換時、及び、Ｓｉｇｎａｌ電圧変換時で出力信号ＭＳＢがＬレベルのときの第１アンプ２１の近傍の回路図と、ＲＡＭＰＲ信号線、ＲＡＭＰＦ信号線及びＶＲＴ配線に着目した等価回路を説明する図である。図１４は、実施形態１に係る固体撮像装置において、Ｓｉｇｎａｌ電圧変換時で出力信号ＭＳＢがＨレベルのときの第１アンプ２１の近傍の回路図と、ＲＡＭＰＲ信号線、ＲＡＭＰＦ信号線およびＶＲＢ配線に着目した等価回路を説明する図である。図１５は、実施形態に係る固体撮像装置において、入力端子ＶＩＮ１Ｐの寄生キャパシタＣｐによるキャンセルキャパシタＣ１の容量値への影響を説明する図である。

図１３に示すように、Ｄａｒｋ電圧変換時、及び、Ｓｉｇｎａｌ電圧変換時で出力信号ＭＳＢがＬレベルの場合には、入力端子ＶＩＮ１Ｐの寄生容量を無視すると、ＶＲＴ配線には、（ｄＶ／ｄｔ）×（Ｃｔｏｔ／４）の電流が流れる。逆ランプ信号ＲＡＭＰＲのスルーレートを、ランプ信号ＲＡＭＰＦのそれと絶対値が等しく、向きが逆の（－ｄＶ／ｄｔ）にして、キャンセルキャパシタＣ１の容量値を（Ｃｔｏｔ／４）にすることによって、ＶＲＴ配線のランプ電流をキャンセルすることができる。

また、図１４に示すように、Ｓｉｇｎａｌ電圧変換時で出力信号ＭＳＢがＨレベルの場合には、逆ランプ信号ＲＡＭＰＲ及びキャンセルキャパシタＣ１により、ランプ電流をキャンセルすることができる。

図１５に示すように、出力信号ＭＳＢがＬレベルの場合には、入力端子ＶＩＮ１Ｐの寄生キャパシタＣｐの容量値ｃｐとするとき、ランプ電流は、以下となる。
（ｄＶ／ｄｔ）×（Ｃｔｏｔ／２）^２／（Ｃｔｏｔ＋ｃｐ）

この場合は、キャンセルキャパシタＣ１の容量値を、（Ｃｔｏｔ／２）^２／（Ｃｔｏｔ＋ｃｐ）にする必要がある。例として、ｃｐ＝Ｃｔｏｔ／２のとき、Ｃ１の容量値は（Ｃｔｏｔ／６）が最適となる。実際の設計においては、レイアウトから入力端子ＶＩＮ１Ｐの配線キャパシタを計算し、さらに、第１アンプ２１の入力容量も考慮して、キャンセルキャパシタＣ１の容量値を決定する。

このように、本実施形態の固体撮像装置１は、ランプ信号ＲＡＭＰＦのスイープ時に、ＲＡＭＰＲ配線を、ＶＲＴ配線またはＶＲＢ配線にオン状態で接続させる。これにより、ＶＲＴ配線及びＶＲＢ配線に流れるランプ電流をキャンセルすることができるので、参照電圧ＶＲＴ及びＶＲＢの変動を抑制することができる。よって、固体撮像装置１の性能を向上させることができる。

ランプ電流キャンセル回路３０は、ＲＡＭＰＦ配線からＶＲＴ配線またはＶＲＢ配線までの等価容量値に応じたキャパシタを有しており、逆ランプ信号をＶＲＴ配線またはＶＲＢ配線に印加することで、ランプ電流を打ち消すことができる。よって、ＡＤＣカラムに共通のＶＲＴ配線及びＶＲＢ配線にランプ電流が流れ出るのを防ぐことができる。よって、ＶＲＴ配線及びＶＲＢ配線の配線幅を拡張する必要がなく、固体撮像装置を小型化することができる。

また、本実施形態の固体撮像装置１では、第１アンプ２１の出力端子と第２アンプ２２の入力端子間に、キャパシタを挿入している。これにより、第２アンプ２２の電源電圧（以下ＤＶＤＤと称する。）を第１アンプ２１の電源電圧（以下ＡＶＤＤと称する。）と異なるようにすることができる。例えば、ＤＶＤＤをＡＶＤＤよりも小さくする（例えば１．２Ｖ）ことにより、第２アンプ２２の消費電力を下げることができる。また、第１アンプ２１と第２アンプ２２の電源を分離することにより、第２アンプ２２の電流変化による電源電圧ノイズの干渉を防ぐことができる。

（実施形態２）
次に、実施形態２の固体撮像装置を説明する。本実施形態の固体撮像装置は、ＡＤ変換回路の内部で、変換ゲインを２倍にする構成となっている。図１６は、実施形態２に係る固体撮像装置において、第１アンプ２１の入力端子ＶＩＮ１Ｐに接続されるキャパシタ、スイッチおよびランプ電流キャンセル回路を例示した構成図である。

図１６に示すように、第１アンプ２１の入力端子ＶＩＮ１Ｐに接続されるキャパシタＣＡ、ＣＢ、ＣＣ及びＣＤを用いた容量分圧によって、比較信号電圧を１／２倍に減衰させる。これにより、変換ゲインを２倍にすることを実現する。第１アンプ２１、第２アンプ２２、第３アンプ２３及び２値化回路２４からなるコンパレータ２０、並びに、ＡＤＣＩＮ側信号の構成は、実施形態１と同様である。第１アンプ２１の入力端子ＶＩＮ１Ｐ側の回路は、実施形態１における１倍のみの構成時の回路と同様の回路が二組備わる。

具体的には、コンパレータ２０は、スイッチＳＷＡ、スイッチＳＷＢ、スイッチＳＷＣ、スイッチＳＷＤ及びスイッチＳＷＥを１つのセットとした場合に、複数のセットを有している。また、ランプ電流キャンセル回路３０は、キャンセルキャパシタＣ１、キャンセルスイッチＳＷ１及びキャンセルスイッチＳＷ２を１つのセットとした場合に、複数のセットを有している。

このように、第１アンプ２１の入力端子ＶＩＮ１Ｐ側の接続を変更することにより、ランプ信号ＲＡＭＰＦの波形を１／２に減衰させる。よって、輝度信号線ＡＤＣＩＮの輝度出力信号は、見かけ上、２倍に見える。ランプ信号ＲＡＭＰＦを減衰させることで、ランプ電流が変わる。このため、ランプ電流キャンセル回路３０もこれに合わせる必要がある。図では、ゲイン１倍用、ゲイン２倍用を備え、ゲインの指定に応じて切り替えて動作させる。なお、ゲインは、１倍用及び２倍用に限らず、これ以外の倍数でもよい。コンパレータ２０は、入力端子ＶＩＮ１Ｐと、ＶＲＴ配線及びＶＲＢ配線との間に接続させるキャパシタの数を調整して、入力端子ＶＩＮ１Ｐに入力される参照電圧ＶＲＴ及び参照電圧ＶＲＢの大きさを調整可能である。

図１７（ａ）は、実施形態２に係る固体撮像装置において、スイッチ制御回路およびランプ電流キャンセル回路の制御を説明する図であり、（ｂ）は、制御信号を例示した図である。図１７（ａ）において、キャパシタＣＡ、ＣＢ、ＣＣ及びＣＤは、すべて等しい値（Ｃｔｏｔ／４）である。スイッチ制御回路２５には、パルスＰ０１、Ｐ０２、Ｐ０３、Ｐ０４、Ｐ０５、Ｘ２ＥＮ、ＭＳＢ信号が入力される。ゲイン設定Ｘ２ＥＮは、変換ゲイン２倍のときにＨレベルとなる制御信号である。Ｐ０１、Ｐ０２、Ｐ０３、Ｐ０４、Ｐ０５、Ｘ２ＥＮは、図１の制御回路１０における制御信号として生成され、ＡＤ変換回路に入力される。これらの信号により、スイッチＳＷＡ～ＳＷＪを切り替える。この回路に必要な機能を論理式で示したものが図１７（ｂ）となる。

また、ランプ電流キャンセル回路３０は、キャンセルキャパシタＣ１とキャンセルスイッチＳＷ１及びＳＷ２は、実施形態１と同様に、ゲイン１倍時のものである。キャンセルキャパシタＣ２及びＣ３、並びに、キャンセルスイッチＳＷ３、ＳＷ４、ＳＷ５は、ゲイン２倍時に使用する回路である。

変換ゲイン１倍のとき、端子ＶＩＮ１Ｐの寄生キャパシタを無視するとキャンセルキャパシタＣ１の容量値は、実施形態１と同様に（Ｃｔｏｔ／４）になる。変換ゲイン２倍のとき、キャパシタＣＣ及びＣＤは、常に、ＶＲＴ配線に接続されており、比較信号は、１／２に減衰される。このとき、キャパシタＣＣ及びＣＤを流れるランプ電流をキャンセルするキャパシタとして、キャンセルキャパシタＣ３が用いられる。また、キャパシタＣＡ及びＣＢは、一方がランプ信号ＲＡＭＰＦに接続され、もう一方は、出力信号ＭＳＢに応じて、ＶＲＴ配線もしくはＶＲＢ配線に接続される。

キャパシタＣＡまたはキャパシタＣＢを流れるランプ電流をキャンセルするキャパシタとして、キャンセルキャパシタＣ２が用いられる。入力端子ＶＩＮ１Ｐの寄生キャパシタを無視すると、キャンセルキャパシタＣ２及びＣ３の容量値は、それぞれ（Ｃｔｏｔ／８）、（Ｃｔｏｔ／６）になる。

次に、ＡＤ変換回路の内部でゲインを持つ構成に本実施形態を適用した例を示す。各動作期間の動きは、内部ゲインを持たない構成と同一のため、ここでは、Ｄａｒｋ電圧変換期間のみを取り上げる。図１８及び図１９を用いて、本実施形態を適用した内部ゲインを有するＡＤ変換回路の動作を述べる。

図１８は、実施形態２に係る固体撮像装置において、変換ゲインが１倍のときのＤａｒｋ変換時のスイッチ制御回路およびランプ電流キャンセル回路のスイッチの接続を説明する図である。図１８に示すように、ＡＤ変換回路の内部ゲインを１倍とした場合のＤａｒｋ電圧変換期間において、コンパレータ２０の第１アンプ２１の入力端子ＶＩＮ１Ｐ側では、スイッチＳＷＢ及びＳＷＧがオンし、キャパシタＣＡ及びＣＣに、ランプ信号ＲＡＭＰＦを印加する。また、スイッチＳＷＤ及びＳＷＩがオンし、キャパシタＣＢ及びＣＤに参照電圧ＶＲＴを印加する。キャパシタＣＡ～ＣＤを介して、ＶＲＴ配線とＲＡＭＰＦ信号線が接続される。このため、ＶＲＴ配線にランプ電流が流れる。これをキャンセルするため、ランプ電流キャンセル回路３０では、ゲイン１倍時用の回路であるキャンセルキャパシタＣ１に、キャンセルスイッチＳＷ１を介してＶＲＴ配線を接続する。すなわち、キャンセルスイッチＳＷ１をオンするように動く。

図１９は、実施形態２に係る固体撮像装置において、変換ゲインが２倍のときのＤａｒｋ変換時のスイッチ制御回路およびランプ電流キャンセル回路のスイッチの接続を説明する図である。図１９に示すように、ＡＤ変換回路の内部ゲインを２倍とするためには、キャパシタ分圧により、比較信号電圧を１／２に減衰させる。このため、キャパシタＣＣ及びＣＤをＶＲＴ配線に接続する。スイッチＳＷＡ～ＳＷＥと、キャパシタＣＡ及びＣＢ側の回路は、１倍時と同一の接続となる。すなわち、キャパシタＣＡは、スイッチＳＷＢを介して、ＲＡＭＰＦ信号線に接続される。キャパシタＣＢは、スイッチＳＷＤを介して、ＶＲＴ配線に接続される。キャパシタＣＣ及びＣＤがＶＲＴ配線に接続されることから、入力端子ＶＩＮ１Ｐ側で生成される比較信号電圧は、図１８の場合に比べて、１／２に減衰される。

キャパシタＣＡと、キャパシタＣＢ、ＣＣ、ＣＤの直列接続により、ＲＡＭＰＦ信号線は、ＶＲＴ配線に接続される。このため、ランプ電流が発生する。これをキャンセルするため、ランプ電流キャンセル回路３０のうち、ゲイン２倍時用の回路により、逆ランプ電流を生成させる。キャンセルスイッチＳＷ３及びＳＷ５を介して、キャンセルキャパシタＣ２及びＣ３に逆ランプ信号ＲＡＭＰＲを印加し、キャンセル用ランプ電流を生成する。

（実施形態３）
次に、実施形態３に係る固体撮像装置を説明する。本実施形態の固体撮像装置は、第２アンプ、第３アンプ、２値化回路を、第１アンプの電源電圧（以下ＡＶＤＤと称する。）よりも、より小さい第２の電源電圧（以下ＤＶＤＤと称する。）で駆動させる。これにより、特許文献３の単一電源のコンパレータよりも消費電力を低減することができる。

図２０は、実施形態３に係る固体撮像装置におけるＡＤ変換回路を例示した構成図である。図２１は、実施形態３に係る固体撮像装置におけるコンバータの負荷回路を例示した図である。図２０に示すように、トランジスタＭＰ１１Ｐ、ＭＰ１１Ｎ、ＭＰ１２Ｐ、ＭＰ１２Ｎ、ＭＮ１１Ｎ、ＭＮ１１Ｐ、ＭＮ１２は、第１アンプ２１ａを構成している。これにより、入力端子ＶＩＮ１Ｐ、ＶＩＮ１Ｎの差動入力を増幅する。トランジスタＭＰ１１Ｐ、ＭＰ１１Ｎ、ＭＰ１２Ｐ、ＭＰ１２Ｎは、負荷回路であり、実際には、図２１の構成となっている。すなわち、トランジスタＭＰ１２Ｐ及びＭＰ１２Ｎは、８個のトランジスタを含み、トランジスタＭＰ１１Ｐ及びＭＰ１１Ｎは、７個のトランジスタを含む。トランジスタ群ＭＰ１１Ｐ、ＭＰ１１Ｎは、互いの反転出力がゲート電極に接続されているため、負性抵抗として機能し、負荷抵抗を増加させて第１アンプ２１ａのゲインを大きくする。

ＭＰＡＺ１Ｐ、ＭＰＡＺ１Ｎは、オートゼロスイッチとして機能する。図６のタイミングチャートにしたがって動作する。ＰＡＺ１ＢがＬレベルのとき、ＭＰＡＺ１Ｐ、ＭＰＡＺ１Ｎは、オン状態になり、入力端子とそれぞれの反転出力端子とを短絡する。これにより、オートゼロ電圧を生成する。ＰＡＺ１ＢがＬレベルからＨレベルに切り替わるときに、ＶＩＮ１Ｐ、ＶＩＮ１Ｎに接続されるキャパシタに信号のサンプリングが行われる。

トランジスタＭＰ２１Ｐ、ＭＰ２１Ｎ、ＭＰ２２、ＭＮ２１Ｐ、ＭＮ２１Ｎ、ＭＮ２２は、第２アンプ２２ａを構成する。これにより、第２アンプ２２ａの差動入力電圧を増幅するシングルエンドアンプとして機能する。トランジスタＭＮ２２は、ＶＯＵＴ２Ｐの電圧がＶＯＵＴ２Ｎの電圧よりも、しきい電圧以上に大きくなると、オン状態となり第２アンプ２２ａの出力をクリップする。これにより、第２アンプ２２ａの出力反転前後で、第２アンプ２２ａの電流変化を防止する。したがって、アナログ電源の状態が異なるいわゆる電源段差を発生させない。

ＭＮＡＺ２Ｐ、ＭＮＡＺ２Ｎは、オートゼロスイッチとして機能する。図６のタイミングチャートにしたがって動作する。ＰＡＺ２ＴがＨレベルのとき、ＭＮＡＺ２Ｐ、ＭＮＡＺ２Ｎは、オン状態になりオートゼロ電圧を生成する。ＰＡＺ２ＴがＨレベルからＬレベルに切り替わるときに、第１アンプ２１ａと第２アンプ２２ａ間のキャパシタに信号のサンプリングが行われる。これにより、第１アンプ２１ａのオフセット誤差をキャンセルすることができる。

トランジスタＭＰ３１、ＭＮ３１、ＭＮ３２は、第３アンプ２３ａを構成する。トランジスタＭＮ３１及びＭＰ３１は、トランジスタＭＮ３１のゲート電極を入力とするソース接地増幅回路である。トランジスタＭＰ３１は、定電流源として動作する負荷トランジスタである。

Ｆｉｎｅ変換においては、初期状態の第３アンプ２３ａの入力電圧は、Ｈレベルにある。したがって、第３アンプ２３ａの出力ＶＯＵＴ３は、Ｌレベルとなっている。このとき、トランジスタＭＰ３１のドレイン電流は、トランジスタＭＮ３１のドレイン－ソース間を通ってグランドに流れる。

入力端子ＶＩＮ１Ｐの電圧が、入力端子ＶＩＮ１Ｎの電圧よりも小さくなると、出力は反転する。このとき、トランジスタＭＮ３１は、オフ状態になり、トランジスタＭＰ３１のドレイン電流は、ＭＮ３２を流れる。これにより、第３アンプ２３ａの出力反転前後で第２アンプ２２ａの電流変化を防止する。したがって、アナログ電源の状態が異なるいわゆる電源段差を発生させない。

トランジスタＭＰ４１、ＭＮ４１、ＭＮ４２、インバータ回路は、２値化回路２４ａを構成する。トランジスタＭＰ４１、ＭＮ４２は、図６の制御信号ＰＣＯＭＰＲＥＳＴ、ＰＣＯＭＰＥＮによって制御される。ＰＣＯＭＰＲＳＴがＬレベルのとき、トランジスタＭＰ４１は、オン状態になる。これにより、ＶＳＥＮＳＥは、Ｈレベルになる。ＰＣＯＭＰＲＳＴがＨレベルになるとＶＳＥＮＳＥは配線キャパシタなどの寄生キャパシタに電圧が保持されてＨレベルを維持する。

ＦＩＮＥ変換においては、ＰＣＯＭＰＥＮがＨレベルのとき２値化回路２４ａが有効化される。２値化回路２４の入力電圧がＭＮ４１のしきい電圧を超えると、トランジスタＭＮ４１がオンし、ＶＳＥＮＳＥがＬレベルに引き下げられる。したがって、ＣＯＭＰＯＵＴがＬレベルに変化してこれにより出力が確定する。

なお、ＣＯＭＰＯＵＴは、ＤＶＤＤの振幅でＨレベル／Ｌレベルを出力する。図２２は、実施形態３に係る固体撮像装置において、Ｃｏａｒｓｅ変換結果を保持するＭＳＢラッチの回路を説明する図である。Ｃｏｕｒｓｅ変換結果のＣＯＭＰＯＵＴは、図２２に示すＭＳＢラッチ４３に入力される。ＭＳＢラッチ４３は、レベルシフタの機能を兼ねており、その出力ＭＳＢはＡＶＤＤの振幅でＨレベル／Ｌレベルを出力する。

（実施形態４）
次に、実施形態４に係る固体撮像装置を説明する。図２３は、実施形態４に係る固体撮像装置におけるコンバータを例示した構成図である。図２４は、実施形態４に係る固体撮像装置における第１アンプ、第２アンプ及び２値化回路を例示した構成図である。本実施形態のＡＤ変換回路は、２値化回路の前置アンプを２段構成にしたものである。

図２３及び図２４に示すように、第１アンプ２１ｂは、ＡＶＤＤを電源電圧とし、第２アンプ２２ｂ及び２値化回路２４ｂは、ＤＶＤＤを電源電圧として動作する。２段構成としたことにより、一層の低消費電力化と、回路規模削減による小面積化を図ることができる。

トランジスタＭＰ１１１Ｐ、ＭＰ１１１Ｎ、ＭＰ１３、ＭＮ１１Ｐ、ＭＮ１１Ｎ、ＭＮ１２は、第１アンプ２１ｂを構成し、第１アンプ２１ｂの差動入力電圧を増幅するシングルエンドアンプとして機能する。トランジスタＭＰ１３は、ＶＯＵＴ１ＰがＶＯＵＴ１Ｎよりもしきい電圧を超えて下がるとオン状態となり、第１アンプ２１ｂの出力をクリップする。これにより、第１アンプ２１ｂの出力反転前後で、第１アンプ２１ｂの電流変化を防止する。したがって、アナログ電源の状態が異なるいわゆる電源段差を発生させない。

また、出力電圧をクリップすることにより、第２アンプ２２ｂの入力電圧ＶＩＮ２がグランド電圧未満となり、ＭＮＡＺ２のソース電極のＰＮ接合が順方向となる、いわゆる電荷リークが生じることを防ぐ。以下、第２アンプ２２ｂ、２値化回路２４ｂは、実施形態３の第３アンプ２３ａ、２値化回路２４ａと同様である。

以上、各実施形態を説明したが、上記の構成に限らず、技術的思想を逸脱しない範囲で、変更することが可能である。また、実施形態１～４の各構成を組み合わせた半導体装置も、技術的思想の範囲である。例えば、下記の固体撮像装置も、本実施形態１～４の技術的思想の範囲である。

（付記１）
入射光量に応じた輝度信号電圧を輝度信号配線に出力する画素と、
参照電圧を参照電圧配線に出力する参照電圧生成回路と、
前記輝度信号電圧をＡＤ変換するＡＤ変換回路と、
を備え、
前記ＡＤ変換回路は、
第１アンプ、第２アンプ及び２値化回路を含み、
第１アンプの出力端子は、第１キャパシタを介して第２アンプの入力端子に接続された固体撮像装置。

（付記２）
第２アンプと、２値化回路との間にさらに第３アンプが接続された付記１記載の固体撮像装置。

１ 固体撮像装置
１０ 制御回路
１１ 行選択回路
１２ 参照電圧生成回路
１３ バイアス回路
１４ カウンタ回路
１５ 水平転送回路
１６ 信号処理回路
２０ コンパレータ
２１ 第１アンプ
２２ 第２アンプ
２３ 第３アンプ
２４ ２値化回路
２５ スイッチ制御回路
３０ ランプ電流キャンセル回路
３１ ランプ電流キャンセル制御回路
４０ ラッチ
４１ 出力用ＭＳＢラッチ
４２ カウンタラッチ
４３ ＭＳＢラッチ
１２０ コンパレータ
１２１ 第１アンプ
ＡＤＣ コンバータ
ＡＤＣＩＮ 輝度信号線
ＡＬ 画素アレイ
ＣＬ 制御線
ＦＤ フローティングディフュージョン
ＭＳＢ 出力信号
ＰＤ フォトダイオード
ＰＸ 画素
ＲＳＴ リセット制御信号
ＲＡＭＰＦ ランプ信号
ＲＡＭＰＲ 逆ランプ信号
ＳＥＬ 行選択信号
ＴＲ１ リセットトランジスタ
ＴＲ２ 転送トランジスタ
ＴＲ３ 行選択トランジスタ
ＴＲ４ 増幅トランジスタ
ＴＸ 転送制御信号
ＶＩＮ１Ｐ 入力端子
ＶＲＢ、ＶＲＴ 参照電圧

Claims (20)

1. 入射光量に応じた輝度信号電圧を輝度信号線に出力する画素と、
   第１参照電圧を第１参照電圧配線に出力し、第２参照電圧を第２参照電圧配線に出力し、所定のスルーレートのランプ信号をランプ信号線に出力し、前記ランプ信号と向きの異なる逆ランプ信号を逆ランプ信号線に出力する参照電圧生成回路と、
   前記輝度信号電圧をＡＤ変換するＡＤ変換回路と、
   を備え、
   前記ＡＤ変換回路は、
   前記輝度信号線に接続された第１入力端子と、第１キャパシタを介して、前記第１参照電圧配線、前記第２参照電圧配線及び前記ランプ信号線のそれぞれとオンオフ可能に接続されるとともに、第２キャパシタを介して前記第１参照電圧配線及び前記ランプ信号線のそれぞれとオンオフ可能に接続された第２入力端子と、を有するアンプを含むコンパレータと、
   キャンセルキャパシタを含み、前記逆ランプ信号線を、前記キャンセルキャパシタを介して前記第１参照電圧配線及び前記第２参照電圧配線のそれぞれとオンオフ可能に接続されたランプ電流キャンセル回路と、
   を有する固体撮像装置。
2. 前記画素は、フォトダイオードを含み、
   前記フォトダイオードからの電荷が転送される前のＤａｒｋ電圧が前記輝度信号電圧として前記輝度信号線に出力された、
   請求項１に記載の固体撮像装置。
3. 前記アンプの前記第１入力端子と、前記アンプの第１出力端子と、がオン状態で接続され、
   前記アンプの前記第２入力端子と、前記アンプの第２出力端子と、がオン状態で接続され、
   前記第２入力端子は、前記第１キャパシタを介して前記第１参照電圧配線にオン状態で接続されるとともに、前記第２キャパシタを介して前記第１参照電圧にオン状態で接続される、
   請求項２に記載の固体撮像装置。
4. 前記第２入力端子は、前記第１キャパシタを介して前記ランプ信号線にオン状態で接続されるとともに、前記第２キャパシタを介して前記第１参照電圧配線にオン状態で接続され、
   前記ランプ電流キャンセル回路は、前記逆ランプ信号線を、前記キャンセルキャパシタを介して前記第１参照電圧配線にオン状態で接続させた、
   請求項２に記載の固体撮像装置。
5. 前記画素は、フォトダイオードを含み、
   前記フォトダイオードで光電変換された電荷の転送によるＳｉｇｎａｌ電圧が前記輝度信号電圧として前記輝度信号線に出力された、
   請求項１に記載の固体撮像装置。
6. 前記第２入力端子は、前記第１キャパシタを介して前記第２参照電圧配線にオン状態で接続されるとともに、前記第２キャパシタを介して前記第１参照電圧にオン状態で接続される、
   請求項５に記載の固体撮像装置。
7. 前記輝度信号電圧が、前記第１参照電圧及び前記第２参照電圧の和の１／２よりも大きい場合には、
   前記第２入力端子は、前記第１キャパシタを介して前記第２参照電圧配線にオン状態で接続されるとともに、前記第２キャパシタを介して前記ランプ信号線にオン状態で接続され、
   前記ランプ電流キャンセル回路は、前記逆ランプ信号線を、前記キャンセルキャパシタを介して前記第２参照電圧配線にオン状態で接続させた、
   請求項５に記載の固体撮像装置。
8. 前記輝度信号電圧が、前記第１参照電圧及び前記第２参照電圧の和の１／２よりも小さい場合には、
   前記第２入力端子は、前記第１キャパシタを介して前記ランプ信号線にオン状態で接続されるとともに、前記第２キャパシタを介して前記第１参照電圧配線にオン状態で接続され、
   前記ランプ電流キャンセル回路は、前記逆ランプ信号線を、前記キャンセルキャパシタを介して前記第１参照電圧配線にオン状態で接続させた、
   請求項５に記載の固体撮像装置。
9. 前記第１キャパシタと前記第２キャパシタとは略同じ容量である、
   請求項１に記載の固体撮像装置。
10. 前記コンパレータは、
    前記第２入力端子と、前記第１参照電圧配線及び前記第２参照電圧配線と、の間に接続させるキャパシタの数を調整して、前記第２入力端子に入力される前記第１参照電圧及び前記第２参照電圧の大きさを調整可能である、
    請求項１に記載の固体撮像装置。
11. 前記アンプは、第１アンプであり、
    前記コンパレータは、第３キャパシタと、第４キャパシタと、第２アンプと、２値化回路と、をさらに備え、
    前記第１アンプの第１出力端子は、前記第３キャパシタを介して前記第２アンプの一方の入力端子に接続され、
    前記第１アンプの第２出力端子は、前記第４キャパシタを介して前記第２アンプの他方の入力端子に接続され、
    前記第２アンプの出力端子は、前記２値化回路に接続された、
    請求項１に記載の固体撮像装置。
12. 前記第２アンプと、前記２値化回路との間にさらに第３アンプが接続された、
    請求項１１に記載の固体撮像装置。
13. 前記第２アンプの電源電圧は、前記第１アンプの電源電圧と異なる、
    請求項１１に記載の固体撮像装置。
14. 入射光量に応じた輝度信号電圧を輝度信号線に出力する画素と、
    第１参照電圧を第１参照電圧配線に出力し、第２参照電圧を第２参照電圧配線に出力し、所定のスルーレートのランプ信号をランプ信号線に出力し、前記ランプ信号と向きの異なる逆ランプ信号を逆ランプ信号線に出力する参照電圧生成回路と、
    前記輝度信号電圧をＡＤ変換するＡＤ変換回路と、
    を備え、
    前記ＡＤ変換回路は、
    前記輝度信号線に接続された第１入力端子と、第１キャパシタが接続されるとともに、第２キャパシタが接続された第２入力端子と、を有するアンプを含むコンパレータと、
    前記逆ランプ信号線に接続されたキャンセルキャパシタを含むランプ電流キャンセル回路と、
    を備え、
    前記コンパレータは、
    前記第１キャパシタと前記第１参照電圧配線との間をオンオフする第１スイッチと、
    前記第１キャパシタと前記ランプ信号線との間をオンオフする第２スイッチと、
    前記第１キャパシタと前記第２参照電圧配線との間をオンオフする第３スイッチと、
    前記第２キャパシタと前記第１参照電圧配線との間をオンオフする第４スイッチと、
    前記第２キャパシタと前記ランプ信号線との間をオンオフする第５スイッチと、
    を有し、
    前記ランプ電流キャンセル回路は、
    前記キャンセルキャパシタと前記第１参照電圧配線との間をオンオフする第１キャンセルスイッチと、
    前記キャンセルキャパシタと前記第２参照電圧配線との間をオンオフする第２キャンセルスイッチと、
    を有する固体撮像装置。
15. 前記コンパレータは、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ及び前記第５スイッチを第１セットとした場合に、複数の前記第１セットを有し、
    前記ランプ電流キャンセル回路は、前記第１キャンセルスイッチ及び前記第２キャンセルスイッチを第２セットとした場合に、複数の前記第２セットを有する、
    請求項１４に記載の固体撮像装置。
16. 前記画素は、フォトダイオードを含み、
    前記フォトダイオードからの電荷が転送される前のＤａｒｋ電圧が前記輝度信号電圧として前記輝度信号線に出力され、
    前記第２スイッチ、前記第４スイッチ及び前記第１キャンセルスイッチは、オン状態に接続され、
    前記第１スイッチ、前記第３スイッチ、前記第５スイッチ及び前記第２キャンセルスイッチはオフ状態にされる、
    請求項１４に記載の固体撮像装置。
17. 前記画素は、フォトダイオードを含み、
    前記フォトダイオードで光電変換された電荷の転送によるＳｉｇｎａｌ電圧が前記輝度信号電圧として前記輝度信号線に出力された、
    請求項１４に記載の固体撮像装置。
18. 前記第３スイッチ及び前記第４スイッチは、オン状態に接続され、
    前記第１スイッチ、前記第２スイッチ、前記第５スイッチ、前記第１キャンセルスイッチ及び前記第２キャンセルスイッチはオフ状態にされる、
    請求項１７に記載の固体撮像装置。
19. 前記輝度信号電圧が、前記第１参照電圧及び前記第２参照電圧の和の１／２よりも大きい場合には、
    前記第３スイッチ、前記第５スイッチ及び前記第２キャンセルスイッチは、オン状態に接続され、
    前記第１スイッチ、前記第２スイッチ、前記第４スイッチ及び前記第１キャンセルスイッチはオフ状態にされる、
    請求項１７に記載の固体撮像装置。
20. 前記輝度信号電圧が、前記第１参照電圧及び前記第２参照電圧の和の１／２よりも小さい場合には、
    前記第２スイッチ、前記第４スイッチ及び前記第１キャンセルスイッチは、オン状態に接続され、
    前記第１スイッチ、前記第３スイッチ、前記第５スイッチ及び前記第２キャンセルスイッチはオフ状態にされる、
    請求項１７に記載の固体撮像装置。

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