JP2009278169A - キャパシタアレイ回路と、それを用いた半導体装置および逐次比較型ａ／ｄコンバータ - Google Patents

Abstract

【課題】複数のキャパシタの各々の容量値のばらつきが小さなキャパシタアレイ回路を提供する。
【解決手段】このキャパシタアレイ回路では、各単位キャパシタグループに対応してＤＦＦ７〜１０を設け、複数の単位キャパシタグループに共通に配線Ｌ０〜Ｌ３を設け、ＤＦＦ７〜１０のうちの「Ｈ」レベルのデータ信号Ｄが書き込まれたＤＦＦに対応する配線が「Ｈ」レベルにされたことに応じて、その単位キャパシタ２の下部電極２ａに参照電圧Ｖｒｅｆを印加する。したがって、複数の単位キャパシタ２を任意に組み合わせてキャパシタＣ０〜Ｃ３の各々を構成することができ、キャパシタＣ０〜Ｃ３の各々の容量値のばらつきを小さくすることができる。
【選択図】図５

Description

この発明はキャパシタアレイ回路と、それを用いた半導体装置および逐次比較型Ａ／Ｄコンバータに関し、特に、複数のキャパシタを備えたキャパシタアレイ回路と、それを用いた半導体装置および逐次比較型Ａ／Ｄコンバータに関する。

近年、ＣＭＯＳプロセスを用いたデジタル集積回路にアナログ集積回路を混載するアナログ−デジタル混載集積回路が多く用いられている。このアナログ−デジタル混載集積回路を構成する重要な回路として、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ（アナログ−デジタル変換器）がある。Ａ／Ｄコンバータには様々な変換方式があるが、汎用的な用途では逐次比較型Ａ／Ｄコンバータが多く用いられる。逐次比較型Ａ／Ｄコンバータは、Ｄ／Ａコンバータ（デジタル−アナログ変換器）、逐次比較レジスタ、コンパレータ、および制御回路の４つのブロックから構成される。特にＣＭＯＳプロセスにて逐次比較型Ａ／Ｄコンバータを実現する場合、入力インピーダンスが極めて高いコンパレータを簡単に実現できるため、キャパシタアレイを用いた電荷再分配型Ｄ／Ａコンバータが使われる。電荷再分配型Ｄ／Ａコンバータは、抵抗アレイなどで実現されたＤ／Ａコンバータに比べて、極めて消費電流が小さい。

特許文献１には、キャパシタアレイを用いたＤ／Ａコンバータを備えた逐次比較型Ａ／Ｄコンバータが開示されている。また、特許文献２には、キャパシタアレイに含まれる複数のキャパシタの容量値のばらつきを軽減させて、逐次比較型Ａ／Ｄコンバータの分解能を向上させる方法が開示されている。
特開昭６４−３０３３１号公報 特開２００４−２０８０１１号公報

しかし、特許文献１の逐次比較型Ａ／Ｄコンバータでは、キャパシタアレイに製造ばらつきがある場合は、分解能が劣化するという問題があった。また、特許文献２の逐次比較型Ａ／Ｄコンバータでは、キャパシタアレイ内の単位キャパシタの容量値がランダムにばらついている場合は、分解能を向上させることはできなかった。

それゆえに、この発明の主たる目的は、複数のキャパシタの各々の容量値のばらつきが小さなキャパシタアレイ回路と、それを用いた半導体装置および逐次比較型Ａ／Ｄコンバータを提供することである。

この発明に係るキャパシタアレイ回路は、第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタを備えたキャパシタアレイ回路であって、複数の単位キャパシタと、第１〜第Ｎの記憶素子と、第１〜第Ｎの配線と、論理回路と、第１のスイッチング素子とを備えたものである。複数の単位キャパシタは、同じ容量値を持つように形成され、それらの一方電極は出力端子に共通接続される。第１〜第Ｎの記憶素子は、各単位キャパシタに対応して設けられ、それぞれ第１〜第Ｎのキャパシタに対応して設けられる。第１〜第Ｎの配線は、それぞれ第１〜第Ｎのキャパシタに対応して、複数の単位キャパシタに共通に設けられる。各単位キャパシタは、第１〜第Ｎのキャパシタのうちのいずれかのキャパシタに割当てられる。第１〜第Ｎの記憶素子のうちの対応の単位キャパシタが割当てられたキャパシタに対応する記憶素子に第１の信号が書き込まれるとともに、残りの各記憶素子に第２の信号が書き込まれる。第１〜第Ｎの配線のうちの選択された１または２以上のキャパシタに対応する１または２以上の配線の各々に第３の信号が供給されるとともに、残りの各配線に第４の信号が供給される。論理回路は、各単位キャパシタに対応して設けられ、対応の第１〜第Ｎの記憶素子のうちの第１の信号が書き込まれた記憶素子に対応する配線に第３の信号が供給されたことに応じて第１の制御信号を出力する。第１のスイッチング素子は、各単位キャパシタに対応して設けられ、対応の単位キャパシタの他方電極と第１の入力端子との間に接続され、第１の制御信号に応答して導通する。

この発明に係るキャパシタアレイ回路では、複数の単位キャパシタの一方電極を出力端子に共通接続し、各単位キャパシタに第１〜第Ｎの記憶素子を設け、複数の単位キャパシタに共通に第１〜第Ｎの配線を設け、各単位キャパシタに対応する第１〜第Ｎの記憶素子のうちの第１の信号が書き込まれた記憶素子に対応する配線に第３の信号が供給されたことに応じて、その単位キャパシタの他方電極を第１の入力端子に接続する。したがって、複数の単位キャパシタの各々の容量値がばらついている場合でも、複数の単位キャパシタを適切に組み合わせて第１〜第Ｎのキャパシタの各々を構成することにより、第１〜第Ｎのキャパシタの各々の容量値のばらつきを小さくすることができる。

[実施の形態１]
実施の形態１について説明する前に、まず本願発明の原理について説明する。逐次比較型Ａ／ＤコンバータのＤ／Ａコンバータには、複数のキャパシタＣ０，Ｃ１，Ｃ２，Ｃ３，…が設けられている。単位容量値をＣとすると、キャパシタＣ０，Ｃ１，Ｃ２，Ｃ３，…の容量値はそれぞれＣ，Ｃ，２Ｃ，４Ｃ，…に設定されている。キャパシタＣ０，Ｃ１，Ｃ２，Ｃ３，…は、キャパシタアレイを用いて形成されている。

図１に示すように、キャパシタアレイ１は、複数行複数列に配置された複数の単位キャパシタ２を含む。単位キャパシタ２は、基板表面の所定の領域に、下部電極、絶縁層、および上部電極を順次積層したものである。複数の単位キャパシタ２は、同じ容量値Ｃ／２を持つように形成されている。たとえば、キャパシタＣ０，Ｃ１の各々は２つの単位キャパシタ２の並列接続体で構成され、キャパシタＣ２は４つの単位キャパシタ２の並列接続体で構成され、キャパシタＣ３は８つの単位キャパシタ２の並列接続体で構成される。

複数の単位キャパシタ２は同じ容量値Ｃ／２を持つように形成されているが、実際には、複数の単位キャパシタ２の容量値は同一にはならず、ばらつく。たとえば絶縁層の膜厚の傾斜により、複数の単位キャパシタ２の膜厚が一定の傾向を持ってばらついている場合は、図１に示すようにコモンセントロイド配置を行なうことにより、単位キャパシタ２の製造ばらつきの影響を低減できる（特許文献１参照）。コモンセントロイド配置では、キャパシタＣ０，Ｃ１，Ｃ２，…の各々を構成する偶数個の単位キャパシタ２の重心位置はキャパシタアレイの中心点Ｏに一致している。

しかし、図２に示すように、複数の単位キャパシタ２にランダムな製造ばらつきが存在した場合、コモンセントロイド配置では製造ばらつきの影響を打ち消すことはできない。図２では、各単位キャパシタ２の容量値が設計値から±４％以下の範囲でランダムにばらついている状態が示されている。

そこで本願発明では、図３に示すように、複数の単位キャパシタ２の製造ばらつきを打ち消すように、複数の単位キャパシタ２を組み合わせてキャパシタＣ０，Ｃ１，Ｃ２，…を構成する。単位キャパシタ２の容量値の製造ばらつきは、単位キャパシタ２のキャパシタアレイにおける位置を考慮に入れず、容量値と頻度だけで考えると正規分布に従うと考えられる。

このことから、キャパシタアレイ１を構成する単位キャパシタ２の数が多ければ多いほど、単位キャパシタ２の製造ばらつきを打ち消すことが可能な組合せが増えると考えられる。分解能がｍビットのＤ／Ａコンバータを構成する場合、２のｍ乗個以上の単位キャパシタ２が必要となることから、分解能が上がれば単位キャパシタ２の製造ばらつきを打ち消す組み合わせが増えることになる。しかし、複数行複数列に配置された複数の単位キャパシタ２から任意に選択した複数の単位キャパシタ２を配線によって接続することは、配線の取り回しの点から難しい。そこで、本願発明では、制御信号を与えることによって任意の複数の単位キャパシタ２の組み合わせを実現できるプログラマブルなキャパシタアレイ回路を実現する。

図４は、この発明の実施の形態１によるキャパシタアレイ回路の構成を示す回路ブロック図である。図４において、キャパシタアレイ回路は、キャパシタアレイ１を備える。キャパシタアレイ１は、４行４列に配置された１６個の単位キャパシタ２を含む。各単位キャパシタ２は、基板表面の所定の領域に積層された下部電極２ａ、絶縁層（図示せず）、および上部電極２ｂを含む。電極２ａ，２ｂは、たとえばポリシリコン層で形成される。全単位キャパシタ２の上部電極２ｂは、出力端子３に共通接続される。

各列の４つの単位キャパシタ２は２つずつグループ化されており、各単位キャパシタグループに対応してＣＭＯＳスイッチ４、デコーダ５、およびメモリ６が設けられ、全単位キャパシタグループに共通に４本の配線Ｌ０〜Ｌ３が設けられている。なお、図４では、図面の簡単化のため、配線Ｌ０〜Ｌ３は図４中の上下の２箇所に分けて配置されている。

ＣＭＯＳスイッチ４は、図５に示すように、共通端子４ａと、３つの切換端子４ｂ〜４ｄを含む。共通端子４ａは対応の２つの単位キャパシタ２の下部電極２ａに接続されている。切換端子４ｂは参照電圧Ｖｒｅｆを受け、切換端子４ｃは接地電圧Ｖｓｓを受け、切換端子４ｄは入力電圧Ｖｉｎを受ける。

ＣＭＯＳスイッチ４は、制御信号φＳと、デコーダ５の出力信号φＨによって制御される。信号φＳ，φＨがともに「Ｌ」レベルの場合は、端子４ａ，４ｃ間が導通し、接地電圧Ｖｓｓが単位キャパシタ２の下部電極２ａに印加される。信号φＳ，φＨがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、端子４ａ，４ｂ間が導通し、参照電圧Ｖｒｅｆが単位キャパシタ２の下部電極２ａに印加される。信号φＳ，φＨがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、端子４ａ，４ｄ間が導通し、入力電圧Ｖｉｎがサンプリングされる。信号φＳ，φＨがともに「Ｈ」レベルの場合は、端子４ａ，４ｃ間が導通し、接地電圧Ｖｓｓが単位キャパシタ２の下部電極２ａに印加される。

メモリ６は、直列接続された４段のＤＦＦ（Ｄ型フリップフロップ）７〜１０を含む。ＤＦＦ４〜１０のクロック端子にはクロック信号ＣＫが与えられる。初段のＤＦＦ７には、クロック信号ＣＫに同期してデータ信号Ｄが入力される。ＤＦＦ７〜１０は、クロック信号ＣＫが「Ｈ」レベルの期間は入力されたデータ信号Ｄを次段に伝達し、クロック信号ＣＫが「Ｌ」レベルの期間は入力されたデータ信号Ｄを保持する。したがって、ＤＦＦ７〜１０はシフトレジスタ回路を構成する。このような構成を採用することにより、配線数を少なくすることができる。

ＤＦＦ７〜１０は、それぞれキャパシタＣ０〜Ｃ３に対応している。対応の単位キャパシタ２がキャパシタＣ０に割当てられた場合は、ＤＦＦ７のみに「Ｈ」レベルのデータ信号Ｄが書き込まれ、残りのＤＦＦ８〜１０の各々には「Ｌ」レベルのデータ信号Ｄが書き込まれる。対応の単位キャパシタ２がキャパシタＣ１に割当てられた場合は、ＤＦＦ８のみに「Ｈ」レベルのデータ信号Ｄが書き込まれ、残りのＤＦＦ７，９，１０の各々には「Ｌ」レベルのデータ信号Ｄが書き込まれる。

対応の単位キャパシタ２がキャパシタＣ２に割当てられた場合は、ＤＦＦ９のみに「Ｈ」レベルのデータ信号Ｄが書き込まれ、残りのＤＦＦ７，８，１０の各々には「Ｌ」レベルのデータ信号Ｄが書き込まれる。対応の単位キャパシタ２がキャパシタＣ３に割当てられた場合は、ＤＦＦ１０のみに「Ｈ」レベルのデータ信号Ｄが書き込まれ、残りのＤＦＦ７〜９の各々には「Ｌ」レベルのデータ信号Ｄが書き込まれる。

デコーダ５は、４つのＡＮＤゲート１１〜１４と、ＯＲゲート１５を含む。ＡＮＤゲート１１〜１４の一方入力ノードは、それぞれＤＦＦ７〜１０の出力信号を受け、それらの他方入力ノードはそれぞれ配線Ｌ０〜Ｌ３に接続される。ＯＲゲート１５は、ＡＮＤゲート１１〜１４の出力信号を受け、信号φＨを出力する。

デコーダ５は、ＤＦＦ７〜１０のうちの「Ｈ」レベルのデータ信号が書き込まれたＤＦＦに対応する配線が「Ｈ」レベルにされた場合は、信号φＨを「Ｈ」レベルにする。また、デコーダ５は、ＤＦＦ７〜１０のうちの「Ｈ」レベルのデータ信号が書き込まれたＤＦＦに対応する配線が「Ｌ」レベルにされた場合は、信号φＨを「Ｌ」レベルにする。たとえば、対応の単位キャパシタ２がキャパシタＣ１に割当てられた場合は、ＤＦＦ７〜１０のうちのＤＦＦ８のみに「Ｈ」レベルのデータ信号Ｄが書き込まれる。配線Ｌ１が「Ｈ」レベルにされた場合は、信号φＨが「Ｈ」レベルにされる。

次に、このキャパシタアレイ回路の使用方法について説明する。単位キャパシタ２の容量値には、ランダムな製造ばらつきがあるものとする。８つの単位キャパシタグループのうちの任意の２つの単位キャパシタグループを選択し、選択した２つの単位キャパシタグループをそれぞれキャパシタＣ０，Ｃ１に割当てる。図４では、第１列の１行および２行の２つの単位キャパシタ２からなる単位キャパシタグループがキャパシタＣ１に割当てられ、第１列の３行および４行の２つの単位キャパシタ２からなる単位キャパシタグループがキャパシタＣ０に割当てられた状態が示されている。

この場合、キャパシタＣ１に割当てられた単位キャパシタ２に対応するメモリ６のＤＦＦ７〜１０のうちのＤＦＦ８に「Ｈ」レベルのデータ信号Ｄが書き込まれ、キャパシタＣ０に割当てられた単位キャパシタ２に対応するメモリ６のＤＦＦ７〜１０のうちのＤＦＦ７に「Ｈ」レベルのデータ信号Ｄが書き込まれ、残りの各ＤＦＦには「Ｌ」レベルのデータ信号が書き込まれる。

次いで、出力端子３に参照電圧Ｖｒｅｆと接地電圧Ｖｓｓの中間電圧Ｖｒｅｆ／２が印加され、各ＣＭＯＳスイッチ４の切換端子４ｄがフローティング状態にされ、制御信号φＳが「Ｌ」レベルにされる。この状態で、配線Ｌ０が「Ｈ」レベルにされる。これにより、キャパシタＣ０に割当てられた単位キャパシタ２に対応するデコーダ５の出力信号φＨが「Ｈ」レベルになり、ＣＭＯＳスイッチ４の端子４ａ，４ｃ間が導通し、キャパシタＣ０に割当てられた２つの単位キャパシタ２が中間電圧Ｖｒｅｆ／２に充電される。次に、配線Ｌ０が「Ｌ」レベルにされ、信号φＨが「Ｌ」レベルになり、スイッチ４の端子４ａ，４ｄ間が導通する。これにより、キャパシタＣ０に割当てられた単位キャパシタ２の下部電極２ａがフローティング状態にされる。

出力端子３がフローティング状態にされた後、配線Ｌ１が「Ｈ」レベルにされる。これにより、キャパシタＣ１に割当てられた単位キャパシタ２に対応するデコーダ５の出力信号φＨが「Ｈ」レベルになり、ＣＭＯＳスイッチ４の端子４ａ，４ｃ間が導通し、キャパシタＣ０の電荷がキャパシタＣ１に転送される。

もし、キャパシタＣ０とＣ１の容量値が等しい場合は、出力端子３の電圧は中間電圧Ｖｒｅｆ／２のまま変化しない。出力端子３の電圧の変化が許容範囲内である場合は、最初に選択した２つの単位キャパシタグループをそれぞれキャパシタＣ０，Ｃ１とする。出力端子３の電圧の変化が許容範囲を越えて大きい場合は、最初に選択した２つの単位キャパシタグループと異なる２つの単位キャパシタグループを選択して、上記動作を繰り返す。

次に、残りの６つの単位キャパシタグループのうちの任意の２つの単位キャパシタグループを選択し、選択した２つの単位キャパシタグループをキャパシタＣ２に割当てる。図４では、第２列の４つの単位キャパシタ２がキャパシタＣ２に割当てられた状態が示されている。この場合、キャパシタＣ２に割当てられた単位キャパシタ２に対応するメモリ６のＤＦＦ７〜１０のうちのＤＦＦ９に「Ｈ」レベルのデータ信号Ｄが書き込まれ、残りの各ＤＦＦには「Ｌ」レベルのデータ信号が書き込まれる。

次いで、出力端子３に中間電圧Ｖｒｅｆ／２が印加され、各ＣＭＯＳスイッチ４の切換端子４ｄがフローティング状態にされ、制御信号φＳが「Ｌ」レベルにされる。この状態で、配線Ｌ０，Ｌ１が「Ｈ」レベルにされる。これにより、キャパシタＣ０，Ｃ１に割当てられた単位キャパシタ２に対応するデコーダ５の出力信号φＨが「Ｈ」レベルになり、ＣＭＯＳスイッチ４の端子４ａ，４ｃ間が導通し、キャパシタＣ０，Ｃ１に割当てられた２つの単位キャパシタ２が中間電圧Ｖｒｅｆ／２に充電される。次に、配線Ｌ０，Ｌ１が「Ｌ」レベルにされ、信号φＨが「Ｌ」レベルになり、スイッチ４の端子４ａ，４ｄ間が導通する。これにより、キャパシタＣ０，Ｃ１に割当てられた単位キャパシタ２の上部電極２ｂがフローティング状態にされる。

出力端子３がフローティング状態にされた後、配線Ｌ２が「Ｈ」レベルにされる。これにより、キャパシタＣ２に割当てられた単位キャパシタ２に対応するデコーダ５の出力信号φＨが「Ｈ」レベルになり、ＣＭＯＳスイッチ４の端子４ａ，４ｃ間が導通し、キャパシタＣ０，Ｃ１の電荷がキャパシタＣ２に移動する。

もし、キャパシタＣ０，Ｃ１の総容量値とキャパシタＣ２の容量値が等しい場合は、出力端子３の電圧は中間電圧Ｖｒｅｆ／２のまま変化しない。出力端子３の電圧の変化が許容範囲内である場合は、選択した２つの単位キャパシタグループをキャパシタＣ２とする。出力端子３の電圧の変化が許容範囲を越えて大きい場合は、選択した２つの単位キャパシタグループと異なる２つの単位キャパシタグループを選択して、上記動作を繰り返す。このような動作を繰り返し行ない、キャパシタＣ０〜Ｃ３の容量値をそれぞれＣ，Ｃ，２Ｃ，４Ｃに略等しくする。

図６は、図４に示したキャパシタアレイ回路を用いた逐次比較型Ａ／Ｄコンバータの構成を示す回路ブロック図である。図６において、この逐次比較型Ａ／Ｄコンバータは、Ｄ／Ａコンバータ２０、中間電圧発生回路２１、ＣＭＯＳスイッチ２２、コンパレータ２３、およびＳＡＲ（逐次比較レジスタ）＋制御回路２４を備える。

Ｄ／Ａコンバータ２０は、図４で示したキャパシタアレイ回路で構成されている。図４に示すように、第１列の１行および２行の２つの単位キャパシタ２がキャパシタＣ１に割当てられ、それらの単位キャパシタ２に対応するＤＦＦ８に「Ｈ」レベルのデータ信号Ｄが書き込まれているものとする。また、第１列の３行および４行の２つの単位キャパシタ２がキャパシタＣ０に割当てられ、それらの単位キャパシタ２に対応するＤＦＦ７に「Ｈ」レベルのデータ信号Ｄが書き込まれているものとする。

また、第２列の４つの単位キャパシタ２がキャパシタＣ２に割当てられ、それらの単位キャパシタ２に対応するＤＦＦ９に「Ｈ」レベルのデータ信号Ｄが書き込まれているものとする。また、第３列および第４列の８つの単位キャパシタ２がキャパシタＣ３に割当てられ、それらの単位キャパシタ２に対応するＤＦＦ１０に「Ｈ」レベルのデータ信号Ｄが書き込まれているものとする。

中間電圧発生回路２１は、参照電圧Ｖｒｅｆと接地電圧Ｖｓｓの中間電圧Ｖｒｅｆ／２を生成する。コンパレータ２３は、Ｄ／Ａコンバータ２０の出力端子３の電圧ＶＩと中間電圧Ｖｒｅｆ／２の高低を比較し、比較結果に応じた論理レベルの信号を出力する。ＣＭＯＳスイッチ２２は、コンパレータ２３の２つの入力端子の間に接続される。ＳＡＲ（逐次比較レジスタ）＋制御回路２４は、コンパレータ２３の出力信号に基づいてアナログ入力電圧Ｖｉｎをデジタル信号に変換するとともに、逐次比較型Ａ／Ｄコンバータ全体を制御する。

ＳＡＲ＋制御回路２４は、まずＣＭＯＳスイッチ２２を導通させて中間電圧Ｖｒｅｆ／２を出力端子３に印加し、信号φＳを「Ｈ」レベルにし、配線Ｌ０〜Ｌ３をともに「Ｌ」レベルする。これにより、各デコーダ５の出力信号φＨが「Ｌ」レベルになって各ＣＭＯＳスイッチ４の端子４ａ，４ｄ間が導通し、キャパシタＣ０〜Ｃ３の各々がＶｉｎ−Ｖｒｅｆ／２に充電される。キャパシタＣ０〜Ｃ３の容量値は、それぞれＣ，Ｃ，２Ｃ，４Ｃであるので、このときキャパシタＣ０〜Ｃ３に蓄えられた電荷量ＱＴは、ＱＴ０＝（Ｖｉｎ−Ｖｒｅｆ／２）・８Ｃとなる。

次にＳＡＲ＋制御回路２４は、ＣＭＯＳスイッチ２２を非導通にして出力端子３をフローティング状態にし、信号φＳを「Ｌ」レベルにし、配線Ｌ３を「Ｈ」レベルにし、配線Ｌ０〜Ｌ２をともに「Ｌ」レベルにする。これにより、キャパシタＣ３に対応するデコーダ５の出力信号φＨが「Ｈ」レベルになり、キャパシタＣ３に対応するＣＭＯＳスイッチ４の端子４ａ，４ｂ間が導通し、キャパシタＣ３の下部電極に参照電圧Ｖｒｅｆが印加される。また、キャパシタＣ０〜Ｃ２に対応するデコーダ５の出力信号φＨが「Ｌ」レベルになり、キャパシタＣ０〜Ｃ２に対応するＣＭＯＳスイッチ４の端子４ａ，４ｃ間が導通し、キャパシタＣ０〜Ｃ２の下部電極に接地電圧Ｖｓｓが印加される。

このときの出力端子３の電圧をＶＩとすると、キャパシタＣ３の端子間電圧はＶｒｅｆ−ＶＩになり、キャパシタＣ０〜Ｃ２の端子間電圧はＶｓｓ−ＶＩになるので、キャパシタＣ０〜Ｃ３の電荷量ＱＴ１はＱＴ１＝（Ｖｒｅｆ／２−ＶＩ）・８Ｃとなる。電荷保存の法則より、ＱＴ０＝ＱＴ１であるので、ＶＩ＝Ｖｒｅｆ−Ｖｉｎとなる。

ここでＳＡＲ＋制御回路２４は、コンパレータ２３を用いてＶＩとＶｒｅｆ／２の高低を比較する。ＶＩがＶｒｅｆ／２よりも低い場合は、Ｖｉｎ＞Ｖｒｅｆ／２となり、最上位ビットは“１”となる。逆に、ＶＩがＶｒｅｆ／２よりも高い場合は、Ｖｉｎ＜Ｖｒｅｆ／２となり、最上位ビットは“０”となる。

たとえば、最上位ビットが“１”になった場合、ＳＡＲ＋制御回路２４は、配線Ｌ２，Ｌ３をともに「Ｈ」レベルにし、配線Ｌ０，Ｌ１をともに「Ｌ」レベルにする。これにより、キャパシタＣ２，Ｃ３に対応するデコーダ５の出力信号φＨが「Ｈ」レベルになり、キャパシタＣ２，Ｃ３に対応するＣＭＯＳスイッチ４の端子４ａ，４ｂ間が導通し、キャパシタＣ２，Ｃ３の下部電極に参照電圧Ｖｒｅｆが印加される。また、キャパシタＣ０，Ｃ１に対応するデコーダ５の出力信号φＨが「Ｌ」レベルになり、キャパシタＣ０，Ｃ１に対応するＣＭＯＳスイッチ４の端子４ａ，４ｃ間が導通し、キャパシタＣ０，Ｃ１の下部電極に接地電圧Ｖｓｓが印加される。

このときの出力端子３の電圧をＶＩとすると、キャパシタＣ２，Ｃ３の端子間電圧はＶｒｅｆ−ＶＩになり、キャパシタＣ０，Ｃ１の端子間電圧はＶｓｓ−ＶＩになるので、キャパシタＣ０〜Ｃ３の電荷量ＱＴ２はＱＴ２＝（３Ｖｒｅｆ／４−ＶＩ）・８Ｃとなる。電荷保存の法則より、ＱＴ０＝ＱＴ２であるので、ＶＩ＝５Ｖｒｅｆ／４−Ｖｉｎとなる。

ここでＳＡＲ＋制御回路２４は、コンパレータ２３を用いてＶＩとＶｒｅｆ／２の高低を比較する。ＶＩがＶｒｅｆ／２よりも低い場合は、Ｖｉｎ＞３Ｖｒｅｆ／４となり、２番目のビットは“１”となる。逆に、ＶＩがＶｒｅｆ／２よりも高い場合は、Ｖｉｎ＜３Ｖｒｅｆ／４となり、２番目のビットは“０”となる。ＳＡＲ＋制御回路２４は、以下同様にして最下位ビットを求める。

この実施の形態１では、複数の単位キャパシタ２を任意に組み合わせてキャパシタＣ０〜Ｃ３を構成できるので、複数の単位キャパシタ２の各々の容量値がばらついている場合でも、キャパシタＣ０〜Ｃ３の容量値の比を所望の値に設定することができる。したがって、このキャパシタアレイ回路を逐次比較型Ａ／Ｄコンバータに使用することにより、高い分解能を得ることができる。

なお、この実施の形態１では、３つの切換端子４ｂ〜４ｄを有するＣＭＯＳスイッチ４を使用したが、逐次比較型Ａ／Ｄコンバータの種類によっては２つの切換端子を有するＣＭＯＳスイッチを用いてもよい。

また、この実施の形態１では、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの並列接続体を用いたＣＭＯＳスイッチ４を使用したが、動作電圧範囲が電源電圧側に近ければＰチャネルＭＯＳトランジスタのみを用いたスイッチを使用してもよいし、動作電圧範囲が接地電圧Ｖｓｓ側に近ければＮチャネルＭＯＳトランジスタのみを用いたスイッチを使用してもよい。

また、この実施の形態１では、３ビットのＤ／Ａコンバータとして使用可能なキャパシタアレイ回路について説明したが、本願発明は４ビット以上のＤ／Ａコンバータとして使用可能なキャパシタメモリアレイ回路にも適用できることは言うまでもない。全体の単位キャパシタの数とＤ／Ａコンバータの分解能の関係は次の通りとなる。最小の単位キャパシタの容量値をＣとし、全部の単位キャパシタの容量値の合計をｍＣとする場合、ｍの２の対数を取った値が、Ｄ／Ａコンバータとして実現できる分解能となる。たとえば、ｍ＝８＝２^３の場合は分解能は３ビットである。ただし、各ビットを構成するキャパシタの容量値が２のｎ乗に比例できることも必要である。

また、従来の電荷再分配Ｄ／Ａコンバータでは、複数の単位キャパシタ２をコモンセントロイド配置のような均一な配置を行なうことが求められる。しかし、本願発明では、単位キャパシタ２の製造ばらつきを積極的に利用するため、複数の単位キャパシタ２を均一配置する必要が無く、従来よりもレイアウトの自由度が高くなる。このため図７に示すように、複数（図では８個）のサブＤ／Ａコンバータ（ＤＡＣ）３０を１列に配置して１つのＤ／Ａコンバータを構成してもよい。

サブＤ／Ａコンバータ３０は、図４で示したキャパシタアレイ回路で構成される。出力端子３は、複数のサブＤ／Ａコンバータ３０に共通に設けられる。複数のサブＤ／Ａコンバータ３０の複数のメモリ６は直列接続されてシフトレジスタ回路を構成する。データ信号Ｄは、初段のサブＤ／Ａコンバータ３０に入力される。サブＤ／Ａコンバータ３０の制御に必要な配線Ｌ０〜Ｌ６は、複数のサブＤ／Ａに共通に設けられる。

また、図８に示すように、同じチップ上の他の回路３１，３２の隙間にサブＤ／Ａコンバータ３０を配置し、チップ面積を有効活用しつつ、必要な分解能のＤ／Ａコンバータを構成することもできる。

また、図９に示すように、単位キャパシタの容量値の異なる複数種類のサブＤ／Ａコンバータ３５〜３７を組み合わせて１つのＤ／Ａコンバータを構成してもよい。図８において、サブＤ／Ａコンバータ３５は、図４で示したキャパシタアレイ回路で構成される。サブＤ／Ａコンバータ３６の単位キャパシタの容量値は、サブＤ／Ａコンバータ３５の単位キャパシタの容量値の２倍に設定されている。サブＤ／Ａコンバータ３７の単位キャパシタの容量値は、サブＤ／Ａコンバータ３６の単位キャパシタの容量値の２倍に設定されている。

２個のサブＤ／Ａコンバータ３５と、３個のサブＤ／Ａコンバータ３６と、６個のサブＤ／Ａコンバータ３７により、８ビットのＤ／Ａコンバータを構成できる。出力端子３は、全サブＤ／Ａコンバータ３５〜３７に共通に設けられる。サブＤ／Ａコンバータ３５〜３６の制御を行なうために９本の配線Ｌ０〜Ｌ８が設けられる。なお、複数のサブＤ／Ａコンバータ３５〜３７の複数のメモリ６は直列接続されてシフトレジスタ回路を構成する。データ信号Ｄは、初段のサブＤ／Ａコンバータ３５に入力される。

このように異なる種類のサブＤ／Ａコンバータ３５〜３７を用いてＤ／Ａコンバータを構成すると、同じ種類のサブＤ／Ａコンバータ３５のみを用いてＤ／Ａコンバータを構成した場合に比べ、単位キャパシタの数が少なくなり、単位キャパシタの隙間の総面積が小さくなるので、レイアウト面積の低減化を図ることができる。

[実施の形態２]
図１０は、この発明の実施の形態２による逐次比較型Ｄ／Ａコンバータの構成を示す回路ブロック図である。図１０において、この逐次比較型Ｄ／Ａコンバータは、Ｄ／Ａコンバータ４０、コンパレータ４１、ＳＡＲ＋制御回路４２、補正値抽出用Ｄ／Ａコンバータ４３、ＣＭＯＳスイッチＳＡ，ＳＢ、およびキャパシタＣＡ，ＣＢを備える。

Ｄ／Ａコンバータ４０は、実施の形態１で示した方式のキャパシタアレイ回路で構成されており、キャパシタＣｂ，Ｃ０〜Ｃｍ−１（ただし、ｍは２以上の整数である）およびＣＭＯＳスイッチＳｂ，Ｓａ０〜Ｓａｍ−１を含む。キャパシタＣｂの容量値をＣとすると、キャパシタＣ０〜Ｃｍ−１の容量値はそれぞれＣ×２^０〜Ｃ×２^ｍ−１に設定されている。キャパシタＣｂ，Ｃ０〜Ｃｍ−１の一方電極は出力端子３に接続され、それらの他方電極はそれぞれＣＭＯＳスイッチＳｂ，Ｓａ０〜Ｓａｍ−１の共通端子に接続される。ＣＭＯＳスイッチＳｂ，Ｓａ０〜Ｓａｍ−１の各々の３つの切換端子は、それぞれ入力電圧Ｖｉｎ、参照電圧Ｖｒｅｆ、および接地電圧Ｖｓｓを受ける。出力端子３は、コンパレータ４１の一方入力端子４１ａに接続される。

ＳＡＲ＋制御回路４２は、コンパレータ４１の出力信号に基づいてアナログ入力電圧Ｖｉｎをデジタル信号に変換するとともに、逐次比較型Ａ／Ｄコンバータ全体を制御する。補正値抽出用Ｄ／Ａコンバータ４３は、Ｄ／Ａコンバータ４０内の単位キャパシタを組み合わせるときに、キャパシタＣＡを介してコンパレータ４１の一方入力端子４１ａに所定の電圧を印加する。ＣＭＯＳスイッチＳＡ，ＳＢの一方電極はともに参照電圧Ｖｒｅｆを受け、それらの他方電極はそれぞれコンパレータ４１の入力端子４１ａ，４１ｂに接続される。キャパシタＣＢは、コンパレータ４１の他方入力端子４１ｂと接地電圧Ｖｓｓのラインとの間に接続される。

次に、この逐次比較型Ａ／Ｄコンバータの動作について説明する。まず、Ｄ／Ａコンバータ４０内のキャパシタＣｂ，Ｃ０〜Ｃｍ−１の容量値の最適化を行なう。キャパシタＣｂ，Ｃ０〜Ｃｍ−１の容量値の最適化は、キャパシタＣｂ，Ｃ０〜Ｃｎ−１（ただし、ｎは０以上ｍ−１以下の自然数である）の容量値の総和と、キャパシタＣｎの容量値とが同一になることを利用する。

たとえば、キャパシタＣｂ，Ｃ０，Ｃ１の容量値は既に正しい値になっていると仮定し、キャパシタＣ２の容量値を補正することを考える。キャパシタＣ２の容量値は、キャパシタＣｂ，Ｃ０，Ｃ１の容量値の総和と同じ４Ｃに設定する必要がある。まず、ＣＭＯＳスイッチＳＡを導通させてキャパシタＣ２の上部電極に参照電圧Ｖｒｅｆを与えるとともに、ＣＭＯＳスイッチＳａ２を制御してキャパシタＣ２の下部電極に接地電圧Ｖｓｓを与え、キャパシタＣ２を参照電圧Ｖｒｅｆに充電する。また、ＣＭＯＳスイッチＳＢを導通させてキャパシタＣＢを参照電圧Ｖｒｅｆに充電する。

次に、ＣＭＯＳスイッチＳＡ，ＳＢを非導通にする。また、入力電圧Ｖｉｎの入力端子をフローティング状態にしておき、ＣＭＯＳスイッチＳａ２を制御してキャパシタＣ２の下部電極をフローティング状態にするとともに、ＣＭＯＳスイッチＳｂ，Ｓａ０，Ｓａ１を制御してキャパシタＣｂ，Ｃ０，Ｃ１の下部電極に接地電圧Ｖｓｓを印加し、キャパシタＣ２の電荷をキャパシタＣｂ，Ｃ０，Ｃ１に転送させる。このとき、キャパシタＣ２の容量値とキャパシタＣｂ，Ｃ０，Ｃ１の総容量値とが一致していれば、Ｖｃｐｐ＝Ｖｃｐｎ＝Ｖｒｅｆとなる。しかし、キャパシタＣ２の容量値とキャパシタＣｂ，Ｃ０，Ｃ１の総容量値とが一致していなければ、Ｖｃｐｐ≠Ｖｃｐｎ＝Ｖｒｅｆとなる。

Ｖｃｐｐ≠Ｖｃｐｎ＝Ｖｒｅｆとなった場合は、補正値抽出用Ｄ／Ａコンバータ４３を用いてＶｃｐｐとＶｃｐｎ＝Ｖｒｅｆの誤差電圧を調べる。誤差電圧が許容範囲内に入っていない場合は、別の複数の単位キャパシタ２を組み合わせてキャパシタＣ２を構成し、再度誤差電圧を調べる。誤差電圧が許容範囲内に入った場合は、任意の複数の単位キャパシタ２を組み合わせて次のキャパシタＣ３を構成し、誤差電圧を調べる。以下、同じ手順を繰り返してキャパシタＣｂ，Ｃ０〜Ｃｍ−１の容量値の最適化を行なう。

図１１は、キャパシタＣｂ，Ｃ０〜Ｃｍ−１の容量値の最適化を行なう方法を示すフローチャートである。入力電圧Ｖｉｎ用の入力端子は、フローティング状態にしておく。まずステップＳ１においてｎ＝０とし、ステップＳ２において任意の２^ｎ個の単位キャパシタグループ（図４の２つの単位キャパシタ２）を選択して暫定的にキャパシタＣｎとする。

次にステップＳ３において、ＣＭＯＳスイッチＳＡ，ＳＢを導通状態（オン状態）にし、コンパレータ４１の２つの入力端子４１ａ，４１ｂを参照電圧Ｖｒｅｆに初期化する。ステップＳ４において、ＣＭＯＳスイッチＳａｎを制御してキャパシタＣｎの下部電極を接地電圧Ｖｓｓに接続し、キャパシタＣｎを参照電圧Ｖｒｅｆに充電した後、ＣＭＯＳスイッチＳＡ，ＳＢを非導通状態（オフ状態）にする。

次いでステップＳ５において、ＣＭＯＳスイッチＳａｎを制御してキャパシタＣｎの下部電極をフローティング状態にするとともに、ＣＭＯＳスイッチＳｂ，Ｓａ０〜Ｓａｎ−１を制御してキャパシタＣｂ，Ｃ０〜Ｃｎ−１の下部電極を接地電圧Ｖｓｓに接続し、キャパシタＣｎに蓄えられていた電荷をキャパシタＣｂ，Ｃ０〜Ｃｎ−１に転送させる。このとき、キャパシタＣｎの容量値とキャパシタＣｂ，Ｃ０〜Ｃｎ−１の総容量値とが一致すれば、ＶｃｐｐはＶｃｐｎ＝Ｖｒｅｆに一致する。キャパシタＣｎの容量値とキャパシタＣｂ，Ｃ０〜Ｃｎ−１の総容量値とが一致しない場合は、ＶｃｐｐはＶｃｐｎ＝Ｖｒｅｆに一致しない。

次にステップＳ６において、補正値抽出用Ｄ／Ａコンバータ４３を用いて逐次比較動作を行なう。すなわち、ＳＡＲ＋制御回路４２は、補正値抽出用Ｄ／Ａコンバータ４３を制御して、キャパシタＣＡを介してコンパレータ４１の入力端子４１ａに複数段階の正電圧および複数段階の負電圧を順次上乗せさせる。コンパレータ４１は、入力端子４１ａと４１ｂの電圧の高低を比較する。

ステップＳ７において、ＳＡＲ＋制御回路４２は、コンパレータ４１の出力信号に基づいて、ＶｃｐｐとＶｃｐｎ＝Ｖｒｅｆの誤差を検出し、さらにキャパシタＣｎの容量値とキャパシタＣｂ，Ｃ０〜Ｃｎ−１の総容量値との誤差を検出し、その誤差が許容範囲内か否かを判別する。許容範囲内か否かは、たとえば、この逐次比較型Ａ／Ｄコンバータの最大入力電圧レンジをＶｆｓｒとすると、Ｖｆｓｒ／２^ｍ＋１以下であるか否かで判別される。

検出した誤差が許容範囲を超えている場合は、ステップＳ２に戻って別な任意の２^ｎ個の単位キャパシタグループを選択し、再度ステップＳ３〜Ｓ７を実行する。検出した誤差が許容範囲内である場合は、ステップＳ８においてｎをインクリメント（＋１）する。ステップＳ９において、ｎがｍ−１よりも大きいか否かを判別し、大きくない場合（ｎ≦ｍ−１）はステップＳ２に戻り、大きい場合（ｎ＞ｍ−１）は最適化動作を終了する。このような最適化動作を行なうことにより、Ｄ／Ａコンバータ４０の出力の誤差が低減し、高精度なＡ／Ｄ変換が可能となる。

また、図１２は、この逐次比較型Ａ／ＤコンバータのＡ／Ｄ変換動作を示すフローチャートである。まずステップＳ１１においてｎ＝ｍ−１とする。ステップＳ１２においてＣＭＯＳスイッチＳＡ，ＳＢを導通させてコンパレータ４１の入力端子４１ａ，４１ｂを参照電圧Ｖｒｅｆに初期化する。また、ＣＭＯＳスイッチＳｂ，Ｓａ０〜Ｓａｎの各々を入力電圧Ｖｉｎ側に接続してキャパシタＣｂ，Ｃ０〜Ｃｎの下部電極に入力電圧Ｖｉｎを印加し、アナログ入力電圧Ｖｉｎをサンプリングする。

次にステップＳ１３において、ＣＭＯＳスイッチＳＡ，ＳＢを非導通にし、ＣＭＯＳスイッチＳｂを接地電圧Ｖｓｓ側に接続してキャパシタＣｂの下部電極を接地する。ＣＭＯＳスイッチＳａ０〜Ｓａｎは、そのままの状態にするか、フローティング状態にする。ステップＳ１４において、ＣＭＯＳスイッチＳａｎを参照電圧Ｖｒｅｆ側に接続してキャパシタＣｎの下部電極に参照電圧Ｖｒｅｆを印加するとともに、ＣＭＯＳスイッチＳａ０〜Ｓａｎ−１を接地電圧Ｖｓｓ側に接続してキャパシタＣ０〜Ｃｎ−１の下部電極を接地する。

次いでステップＳ１５においてコンパレータ４１によって入力端子４１ａの電圧Ｖｃｃｐと入力端子４１ｂの電圧Ｖｃｐｎ＝Ｖｒｅｆとを比較し、Ｖｃｐｐ＞Ｖｃｐｎか否かを判別する。Ｖｃｐｐ＞Ｖｃｐｎである場合はステップＳ１６において、ＣＭＯＳスイッチＳａｎを接地電圧Ｖｓｓ側に接続してキャパシタＣｎの下部電極を接地し、Ｖｃｐｐ＞Ｖｃｐｎでない場合はステップＳ１７に進む。

次にステップＳ１７においてｎをデクリメント（−１）し、ステップＳ１８においてｎ＜０か否かを判別し、ｎ＜０でない場合はステップＳ１４に戻り、ｎ＜０である場合はＣＭＯＳスイッチＳａ０〜Ｓａｍ−１の状態に基づいてデジタル信号を生成する。ＣＭＯＳスイッチＳａ０〜Ｓａｍ−１は、それぞれデジタル信号の最下位ビットから最上位ビットまでのビットに対応している。

たとえば、ＣＭＯＳスイッチＳ０が参照電圧Ｖｒｅｆ側に接続されている場合は、デジタル信号の最下位ビットを“１”にし、ＣＭＯＳスイッチＳ０が接地電圧Ｖｓｓ側に接続されている場合は、デジタル信号の最下位ビットを“０”にする。ＣＭＯＳスイッチＳｍ−１が参照電圧Ｖｒｅｆ側に接続されている場合は、デジタル信号の最上位ビットを“１”にし、ＣＭＯＳスイッチＳｍ−１が接地電圧Ｖｓｓ側に接続されている場合は、デジタル信号の最上位ビットを“０”にする。他のビットについても同様である。

このように、Ａ／Ｄ変換動作では、補正値抽出用Ｄ／Ａコンバータ４３などは使用せず、通常の逐次比較型Ａ／Ｄコンバータと同等の速度で変換動作を実行でき、かつ高精度なＡ／Ｄ変換結果を得ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願発明の原理を説明するための図である。 本願発明の原理を説明するための他の図である。 本願発明の原理を説明するためのさらに他の図である。 この発明の実施の形態１によるキャパシタアレイ回路の構成を示すブロック図である。 図４に示したキャパシタアレイ回路の要部を示す回路ブロック図である。 図４に示したキャパシタアレイ回路を用いた逐次比較型Ａ／Ｄコンバータの構成を示す回路ブロック図である。 実施の形態１の変更例を示すブロック図である。 実施の形態１の他の変更例を示すブロック図である。 実施の形態１のさらに他の変更例を示すブロック図である。 この発明の実施の形態２による逐次比較型Ａ／Ｄコンバータの構成を示す回路ブロック図である。 図１０に示した逐次比較型Ａ／Ｄコンバータのキャパシタの容量値最適化動作を示すフローチャートである。 図１０に示した逐次比較型Ａ／ＤコンバータのＡ／Ｄ変換動作を示すフローチャートである。

符号の説明

１ キャパシタアレイ、２ 単位キャパシタ、２ａ 下部電極、２ｂ 上部電極、３ 出力端子、４，２２，ＳＡ，Ｓｂ，Ｓｂ，Ｓａ０〜Ｓａｍ−１ ＣＭＯＳスイッチ、４ａ 共通端子、４ｂ〜４ｄ 切換端子、５ デコーダ、６ メモリ、７〜１０ ＤＦＦ、１１〜１４ ＡＮＤゲート、１５ ＯＲゲート、２０ Ｄ／Ａコンバータ、２１ 中間電圧発生回路、２３ コンパレータ、２４，４２ ＳＡＲ＋制御回路、３０，３５〜３７ サブＤ／Ａコンバータ、３１，３２ 他の回路、４１ コンパレータ、４１ａ，４１ｂ 入力端子、４３ 補正値抽出用Ｄ／Ａコンバータ、ＣＡ，ＣＢ，Ｃｂ，Ｃ０〜Ｃｍ−１ キャパシタ、Ｌ 配線。

Claims (8)

1. 第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタを備えたキャパシタアレイ回路であって、
   同じ容量値を持つように形成され、それらの一方電極が出力端子に共通接続された複数の単位キャパシタと、
   各単位キャパシタに対応して設けられ、それぞれ前記第１〜第Ｎのキャパシタに対応して設けられた第１〜第Ｎの記憶素子と、
   それぞれ前記第１〜第Ｎのキャパシタに対応して、前記複数の単位キャパシタに共通に設けられた第１〜第Ｎの配線とを備え、
   各単位キャパシタは、前記第１〜第Ｎのキャパシタのうちのいずれかのキャパシタに割当てられ、
   前記第１〜第Ｎの記憶素子のうちの対応の単位キャパシタが割当てられたキャパシタに対応する記憶素子に第１の信号が書き込まれるとともに、残りの各記憶素子に第２の信号が書き込まれ、
   前記第１〜第Ｎの配線のうちの選択された１または２以上のキャパシタに対応する１または２以上の配線の各々に第３の信号が供給されるとともに、残りの各配線に第４の信号が供給され、
   さらに、各単位キャパシタに対応して設けられ、対応の第１〜第Ｎの記憶素子のうちの前記第１の信号が書き込まれた記憶素子に対応する配線に前記第３の信号が供給されたことに応じて第１の制御信号を出力する論理回路と、
   各単位キャパシタに対応して設けられ、対応の単位キャパシタの他方電極と第１の入力端子との間に接続され、前記第１の制御信号に応答して導通する第１のスイッチング素子とを備える、キャパシタアレイ回路。
2. 前記論理回路は、対応の第１〜第Ｎの記憶素子のうちの前記第１の信号が書き込まれた記憶素子に対応する配線に前記第４の信号が供給されたことに応じて第２の制御信号を出力し、
   前記キャパシタアレイ回路は、さらに、各単位キャパシタに対応して設けられ、対応の単位キャパシタの他方電極と第２の入力端子との間に接続され、前記第２の制御信号に応答して導通する第２のスイッチング素子を備える、請求項１に記載のキャパシタアレイ回路。
3. さらに、各単位キャパシタに対応して設けられ、対応の単位キャパシタの他方電極と第３の入力端子との間に接続され、初期化信号に応答して導通する第３のスイッチング素子を備える、請求項１または請求項２に記載のキャパシタアレイ回路。
4. 前記第２〜第Ｎのキャパシタの容量値は、それぞれ前記第１〜第（Ｎ−１）のキャパシタの容量値の２倍に設定されている、請求項１から請求項３までのいずれかに記載のキャパシタアレイ回路。
5. 各々が前記複数の単位キャパシタ、前記第１〜第Ｎの記憶素子、前記論理回路、および前記第１のスイッチング素子を含む複数のキャパシタアレイブロックを備え、
   前記第１〜第Ｎの配線は前記複数のキャパシタアレイブロックに共通に設けられ、
   前記複数のキャパシタアレイブロックの複数の前記出力端子は共通接続され、複数組の前記第１〜第Ｎの記憶素子は直列接続されて１つのシフトレジスタ回路を構成している、請求項１から請求項４までのいずれかに記載のキャパシタアレイ回路。
6. 前記複数のキャパシタアレイブロックのうちの少なくとも１つのキャパシタアレイブロックの前記単位キャパシタの容量値は、他の少なくとも１つのキャパシタアレイブロックの前記単位キャパシタの容量値の２のＭ乗倍（ただし、Ｍは自然数である）に設定されている、請求項５に記載のキャパシタアレイ回路。
7. 請求項５または請求項６に記載のキャパシタアレイ回路と、他の回路とを備え、
   前記複数のキャパシタアレイブロックは前記他の回路の隙間に分散配置されている、半導体装置。
8. 請求項１から請求項６までのいずれかに記載のキャパシタアレイ回路と、
   前記第１〜第Ｎの配線の各々に前記第３または前記第４の信号を供給する逐次比較レジスタとを備える、逐次比較型Ａ／Ｄコンバータ。

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