CN112836810B - 使用交叉阵列的电子装置以及数据处理方法 - Google Patents

使用交叉阵列的电子装置以及数据处理方法 Download PDF

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Abstract

本发明提供一种可实现高速化、且可进行可靠性高的处理的使用交叉阵列的电子装置及数据处理方法。本发明的运算处理装置(100)包括：交叉阵列(110)、与行线电性连接的行选择/驱动电路(120)、与列线电性连接的列选择/驱动电路(130)、以及控制各部的控制部(140)。控制部(140)可实现从行选择/驱动电路(120)施加已由行选择/驱动电路(120)接收的输出信号、或从列选择/驱动电路(130)施加已由列选择/驱动电路(130)接收的输出信号。

Description

使用交叉阵列的电子装置以及数据处理方法
技术领域
本发明涉及一种使用交叉阵列(crossbar array)的电子装置及数据处理方法，尤其涉及一种在交叉阵列的交叉点包含电阻变化型的非易失性的存储元件的交叉阵列。
背景技术
目前，正在研究将人工智能(Artificial Intelligence，AI)用于各种领域，并推进其实用化。半导体存储器的制造业者想要实现神经网络(neural network)作为在结构上模拟突触(synapse)及神经元(neuron)的AI硬件。作为实现此种神经网络的一个器件，正在研究交叉阵列。
图1表示交叉阵列或交叉存储器的一例。如此图所示，交叉阵列包含在行方向上延伸的多个行线10、以与其正交的方式在列方向上延伸的多个列线20、及连接在各行线10与列线20的交叉部的忆阻器(memristor)30来构成。忆阻器30例如为通过施加电压或电流来对不同的电阻状态进行编程的非易失性的电阻变化型存储元件。通过对电阻变化型存储元件编程所期望的电阻值，被施加至各行线10的输入电压由电阻变化型存储元件的电导(电阻值)进行加权，并作为在列线20中流动的合算电流而被输出。此种交叉阵列适合于高速且效率良好的矢量行列运算处理，例如用于神经网络、数据压缩、加密、数字数据处理等矢量运算处理。
例如，专利文献1公开有一种用于使用交叉阵列的矢量处理的点积引擎(dotproduct engine)。如图2所示，点积引擎包含N行×M列的交叉阵列40，矢量输入部50与各行电极52连接，矢量输出部60与各列电极62连接，在各行电极52与各列电极62的交叉部连接忆阻器70。矢量输入部50使用地址解码器来选择行电极52，并驱动与所选择的行电极52对应的驱动器。矢量输出部60包括用于将列电极62的电流转换成电压的感测电路64。对N×M的交叉阵列的各行电极52施加一组电压，收集在列电极62中流动的电流，并测定输出电压，由此执行矢量行列乘法。在各列电极62中，所有输入电压由对应的忆阻器的电导进行加权，它们的经加权的总计反映在输出电压中。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2018-501536号公报
发明内容
[发明所要解决的问题]
例如，如图3所示，利用神经网络的自动编码器例如具有如下结构，即输入想要识别的物体的特征，并根据所述特征而以高概率输出其为何物。自动编码器在输入与输出之间包含多个编码器的层与多个解码器的层，编码器及解码器的加权或符号根据学习结果等来调整。例如，当利用交叉阵列来实现自动编码器或其一部分时，交叉阵列在输入与输出之间，进行编码器及解码器的各层的处理。即，必须将在第i层中进行了处理的输出信号输入接下来的第i+1层中，将在第i+1层中进行了处理的输出信号输入接下来的第i+2层中，并依次重复此种处理。
但是，如图2所示，交叉阵列是在阵列的行方向的一侧的端部包括输入部，在列方向的一侧的端部包括输出部的结构，为了将由列方向的输出部接收的输出信号施加至下一层的输入部，必须搬送从列方向的输出部至行方向的输入部为止的信号。交叉阵列的输出信号反映利用忆阻器的电阻的加权，因此极其理想的是避免由信号搬送所引起的信号的劣化(例如，电压下降或噪声等)。另外，由从列方向的输出部至行方向的输入部为止的信号搬送所引起的延迟也对交叉阵列的处理时间造成影响。
本发明解决此种现有的课题，其目的在于提供一种可实现高速化、且可进行可靠性高的处理的使用交叉阵列的电子装置以及数据处理方法。
[解决问题的技术手段]
本发明的使用交叉阵列的电子装置包括：交叉阵列，包含在行方向上延伸的m个行线、在列方向上延伸的n个列线、及连接在m个行线与n个列线的各交叉部的电阻变化型存储元件；行侧电路，与m个行线电性连接；列侧电路，与n个列线电性连接；以及控制部件，控制所述行侧电路及所述列侧电路；行侧电路包含对所选择的行线施加输入信号的行输入部、及从所选择的行线接收输出信号的行输出部，列侧电路包含对所选择的列线施加输入信号的列输入部、及从所选择的列线接收输出信号的列输出部，所述控制部件可实现从所述行输入部施加从所述行输出部接收的输出信号、或从所述列输入部施加从所述列输出部接收的输出信号。
在某一实施方案中，当所述行输入部对第一所选择行线施加第一输入信号，所述列输出部从第一所选择列线接收与第一输入信号对应的第一输出信号时，所述列输入部对第二所选择列线施加与由所述列输出部接收的第一输出信号对应的第二输入信号。在某一实施方案中，当所述列输入部对第二所选择列线施加第二输入信号，所述行输出部从第二所选择行线接收与第二输入信号对应的第二输出信号时，所述行输入部对第三所选择行线施加与由所述行输出部接收的第二输出信号对应的第三输入信号。在某一实施方案中，所述行侧电路还包含第一输入切换电路，所述第一输入切换电路将由所述行输出部接收的输出信号或从所述控制部件供给的输入信号的任一者供给至所述行输入部，所述列侧电路还包含第二输入切换电路，所述第二输入切换电路将由所述列输出部接收的输出信号或从所述控制部件供给的输入信号的任一者供给至所述列输入部。在某一实施方案中，所述行侧电路还包含第一输出切换电路，所述第一输出切换电路朝所述行输入部或所述控制部件中输出由所述行输出部接收的输出信号，所述列侧电路还包含第二输出切换电路，所述第二输出切换电路朝所述列输入部或所述控制部件中输出由所述列输出部接收的输出信号。在某一实施方案中，所述行侧电路还包含根据行选择信号来选择行线的行选择电路，所述列侧电路还包含根据列选择信号来选择列线的列选择电路。在某一实施方案中，所述行输出部包含：合算部，对流入所选择的一个或多个行线中的电流进行合算；模数(Analog-Digital，AD)转换器，将与由所述合算部进行了合算的电流对应的模拟电压转换成数字信号；及保持电路，保持由AD转换器进行了转换的数字信号，所述行输入部包含根据被输入的数字信号来生成模拟电压的数模(Digital-Analog，DA)转换器，所述列输出部包含：合算部，对流入所选择的一个或多个列线中的电流进行合算；AD转换器，将与由所述合算部进行了合算的电流对应的模拟电压转换成数字信号；及保持电路，保持由AD转换器进行了转换的数字信号，所述列输入部包含根据已被输入的数字信号来生成模拟电压的DA转换器。在某一实施方案中，所述交叉阵列包含：多个阵列，配置在行列方向上；以及切换电路，配置在邻接的阵列间，进行行方向及列方向的阵列间的电性连接或非连接的切换。在某一实施方案中，在所述交叉阵列的行方向的一侧的端部配置所述行侧电路，在所述交叉阵列的列方向的一侧的端部配置所述列侧电路。在某一实施方案中，所述控制部件包含经由所选择的行线及所选择的列线而对电阻变化型存储元件的电阻值进行编程的编程部件。在某一实施方案中，所述编程部件经由所选择的行线及所选择的列线而对低电阻变化型存储元件施加所选择的极性的编程脉冲。在某一实施方案中，所述控制部件对应于所述电阻变化型存储元件的加权来控制编程部件。
本发明的使用交叉阵列的电子装置中的信号的处理方法中，所述交叉阵列包含在行方向上延伸的m个行线、在列方向上延伸的n个列线、及连接在m个行线与n个列线的各交叉部的电阻变化型存储元件，所述交叉阵列的m个行线与行侧电路电性连接，n个列线与列侧电路电性连接，对所述行侧电路的第一所选择行线施加第一输入信号，从所述列侧电路的第一所选择列线输出与第一输入信号对应的第一输出信号，且对所述列侧电路的第二所选择列线施加与第一输出信号对应的第二输入信号，从所述行侧电路的第二所选择行线输出与第二输入信号对应的第二输出信号。
在某一实施方案中，处理方法进而对所述行侧电路的第三所选择行线施加与第二输出信号对应的第三输入信号，从所述列侧电路的第三所选择列线输出与第三输入信号对应的第三输出信号，且对所述列侧电路的第四所选择列线施加与第三输出信号对应的第四输入信号，从所述行侧电路的第四所选择行线输出与第四输入信号对应的第四输出信号。在某一实施方案中，处理方法还包含对所选择的行线与所选择的列线施加编程电压，由此对电阻变化型存储元件的电阻值进行编程。
[发明的效果]
根据本发明，可从行输入部施加从行输出部接收的输出信号、或从列输入部施加从列输出部接收的输出信号，由此可抑制输入/输出信号的信号劣化、且进行可靠性高的高速处理。
附图说明
图1是表示现有的使用忆阻器的交叉阵列的一例的立体图。
图2是表示利用现有的交叉阵列的行列运算电路的一例的图。
图3是表示利用神经网络的自动编码器的一例的图。
图4是表示本发明的实施例的运算处理装置的一例的框图。
图5是说明本发明的实施例的交叉阵列的运行原理的图。
图6(A)及图6(B)是表示本发明的实施例的行选择/驱动电路及列选择/驱动电路的结构的图。
图7是表示本发明的第二实施例的交叉阵列的结构例的图。
图8是表示使用图7中所示的交叉阵列时的运行例的图。
[符号的说明]
10、ROW1～ROWm：行线
20、COL1～COLn：列线
30、70：忆阻器
40、110、400：交叉阵列
50：矢量输入部
52：行电极
60：矢量输出部
62：列电极
64：感测电路
100：运算处理装置
120、420＿1～420＿4：行选择/驱动电路
130、430＿1～430＿3：列选择/驱动电路
140：控制部
150：输入/输出部
200：行选择电路
210、310：DAC
220、320：驱动部
230、330：加法部
240、340：ADC
250、350：保持部
260、360：输入/输出切换部
270、370：编程电路
300：列选择电路
410＿1～416＿3：阵列
450、452、460、462、464、SW、SW1、SW2：开关
PRG＿X、PRG＿Y：编程控制信号
SEL＿X：行选择信号
SEL＿Y：列选择信号
SW＿X、SW＿Y：切换控制信号
(1)、(2)、(3)、(4)、(5)：处理
具体实施方式
继而，参照附图对本发明的实施方式进行详细说明。在优选的实施方案中，交叉阵列用作用于构成作为AI硬件的神经网络的器件。另外，交叉阵列在行列的交叉部包含作为忆阻器的电阻变化型存储元件，电阻变化型存储元件可通过施加极性不同的电流或电压来存储不同的电阻状态。被存储的电阻状态可以表示二个值、或者也可以表示多个值，也可以是模拟的电阻值。在优选的实施方案中，交叉阵列被装入计算机装置或计算机系统，担负由微处理器或中央处理器(Central Processing Unit，CPU)等所进行的数据处理或运算处理的至少一部分。
[实施例]
图4是表示本实施例的运算处理装置的结构例的框图。本实施例的运算处理装置100包含交叉阵列110、行选择/驱动电路120、列选择/驱动电路130、控制部140及输入/输出(Input/Output，I/O)部150来构成。运算处理装置100例如安装在AI芯片或半导体集成电路。
例如如图1所示，交叉阵列110包含在行方向上延伸的多个行线、在列方向上延伸的多个列线、及连接在行线与列线的交叉部的忆阻器(电阻变化型存储元件)来构成。行线及列线的数量、形状、导电性材料等任意。另外，交叉阵列110也可以是将如图1所示的交叉阵列作为一对，并将其在垂直方向上层叠多对而成。
行选择/驱动电路120根据来自控制部140的行选择信号来选择交叉阵列110的行线，并对所选择的行线施加输入电压、或对在所选择的行线中流动的电流进行感测。如后述那样，本实施例的行选择/驱动电路120具备如下的输入/输出功能，即对所选择的行施加输入信号，且从所选择的行接收输出信号，并对所选择的行施加所述输出信号，所述输入/输出功能由控制部140来控制。
列选择/驱动电路130根据来自控制部140的列选择信号来选择交叉阵列110的列线，并对所选择的列线施加输入电压、或对在所选择的列线中流动的电流进行感测。本实施例的列选择/驱动电路130具备如下的输入/输出功能，即对所选择的列施加输入信号，且从所选择的列接收输出信号，并对所选择的列施加所述输出信号，所述输入/输出功能由控制部140来控制。
控制部140包含硬件和/或软件，控制各部的运行。在某一实施方案中，控制部140包括包含只读存储器(Read Only Memory，ROM)/随机存取存储器(Random Access Memory，RAM)的微控制器、微处理器、或状态机(state machine)等，例如通过执行被保存在ROM/RAM中的软件来控制各部的运行。控制部140进行用于使用交叉阵列110来执行运算处理的各种控制。例如，对行选择/驱动电路120输出用于选择行的行选择信号、或者对列选择/驱动电路130输出用于选择列的列选择信号、或者对行选择/驱动电路120或列选择/驱动电路130输出用于运算的输入信号或用于对电阻变化型存储元件进行编程的控制信号、或者从行选择/驱动电路120或列选择/驱动电路130接收进行了运算处理的输出信号。
输入/输出部150例如经由内部数据总线而与控制部140连接，对控制部140提供从外部接收的数据、或朝外部输出从控制部140接收的数据。
继而，参照图5对本实施例的交叉阵列的运行原理进行说明。此处，将交叉阵列110设为如下交叉阵列，即具有六条行线ROW1～行线ROW6与八条列线COL1～列线COL8，在这些行线与列线的交叉部连接有电阻变化型存储元件。作为某一运行例，当选择行线ROW2、行线ROW3，并对所选择的行线ROW2、行线ROW3施加了作为“输入1”的输入电压时，通过控制部140来选择列线COL1、列线COL2，并从所选择的列线COL1、列线COL2输出作为“输出1”的电流。列线COL1的输出电流ICOL1是从行线ROW2经由电阻变化型存储元件而流入的电流I21、与从行线ROW3经由电阻变化型存储元件而流入的电流I31的合计，列线COL2的输出电流ICOL2是从行线ROW2经由电阻变化型存储元件而流入的电流I22、与从行线ROW3经由电阻变化型存储元件而流入的电流I32的合计。
根据欧姆定律，电流I21由施加至行线ROW2中的电压V2与电阻变化型存储元件的电阻值R21(此处，为了便于说明，无视线的电阻)来决定(I21＝V2/R21)，同样地，电流I31由施加至行线ROW3中的电压V3与电阻变化型存储元件的电阻值R31来决定(I31＝V3/R31)。因此，列线COL1的输出电流ICOL1＝I21+I31＝V2/R21+V3/R31，同样地，列线COL2的输出电流ICOL2＝I22+I32＝V2/R22+V3/R32。
继而，选择列线COL5，并对所选择的列线COL5施加作为“输入2”的输入电压。“输入2”的输入电压与“输出1”的输出电流对应。即，“输出1”是输出电流ICOL1与输出电流ICOL2的合计电流，将所述合计电流转换成电压而成者是“输入2”的输入电压。当对所选择的列线COL5施加了“输入2”时，通过控制部140来选择行线ROW4、行线ROW5，并从所选择的行线ROW4、行线ROW5输出作为“输出2”的电流。“输出2”是行线ROW4的输出电流IROW4与行线ROW5的输出电流IROW5的合计电流。
继而，选择行线ROW6，并对所选择的行线ROW6施加作为“输入3”的输入电压。“输入3”的输入电压与“输出2”的输出电流对应，将“输出2”的输出电流转换成电压而成者是“输入3”的输入电压。当对所选择的行线ROW6施加了“输入3”的电压时，通过控制部140来选择列线COL6、列线COL7、列线COL8，并从所选择的列线COL6、列线COL7、列线COL8输出作为“输出3”的电流。“输出3”是列线COL6、列线COL7、列线COL8的输出电流ICOL6、输出电流ICOL7、输出电流ICOL8的合计电流。
继而，选择列线COL3、列线COL4，并对所选择的列线COL3、列线COL4施加作为“输入4”的输入电压。“输入4”的输入电压与“输出3”的输出电流对应，将“输出3”的输出电流转换成电压而成者是“输入4”的输入电压。当对所选择的列线COL3、列线COL4施加了“输入4”时，通过控制部140来选择行线ROW1，并从所选择的行线ROW1输出作为“输出4”的电流。“输出4”是从列线COL3、列线COL4流入行线ROW1的电流的合计电流。
此处，“输入1”对应于输入层，“输出4”对应于输出层，“输入2”、“输入3”、“输出2”、“输出3”对应于输入层与输出层之间的中间层。
如此，在本实施例中，交叉阵列可实现从行线的输入及输出，且可实现从列线的输入及输出。由此，可将从行线输出的输出信号直接输入作为下一层的行线、或将从列线输出的输出信号直接输入作为下一层的列线。因此，无需从行线朝列线搬送输出信号或从列线朝行线搬送输出信号，可抑制输出信号或输入信号的劣化(电压下降或噪声)，且缩短输入输出信号之前的时间，由此进而缩短运算处理时间。进而，可实现交叉阵列的灵活使用，因此可减少阵列的未使用区域而谋求阵列的有效利用。
继而，将行选择/驱动电路120的具体例示于图6(A)中。如此图所示，行选择/驱动电路120包括：行选择电路200，根据行选择信号SEL＿X来选择一个或多个行线；数模转换器(Digital/Analog Converter，DAC)210，根据被输入的k位的数字信号来生成模拟电压；驱动部220，将由DAC210生成的模拟电压作为输入电压而施加至所选择的行线；加法部230，接收在所选择的行线中流动的输出电流，当所选择的行线为多个时对多个输出电流进行合算，并生成与所合算的输出电流对应的电压；模数转换器(Analog/Digital Converter，ADC)240，将由加法部230生成的模拟输出电压转换成k位的数字信号；保持部(例如寄存器等)250，保持从ADC240输出的数字信号；输入/输出切换部260；以及编程电路270。
输入/输出切换部260包含进行输入切换的开关SW1、及进行输出切换的开关SW2，根据来自控制部140的切换控制信号SW＿X来进行开关SW1、开关SW2的切换。开关SW1包含输入从控制部140输出的数字信号的第一输入端子、输入从开关SW2输出的数字信号的第二输入端子、及将来自第一输入端子或第二输入端子的数字信号输出至DAC210中的输出端子。开关SW2包含与保持部250连接的输入端子、与控制部140连接的第一输出端子、及与开关SW1的输入端子连接的第二输出端子，朝开关SW1或控制部140中输出被输入至输入端子的数字信号。
编程电路270在将交叉阵列的所选择的电阻变化型存储元件编程为低电阻状态或高电阻状态时，根据来自控制部140的编程控制信号PRG＿X，对由行选择电路200选择的行线施加所期望的偏置电压。在此情况下，列选择/驱动电路130的编程电路370也根据来自控制部140的编程控制信号PRG＿Y，对由列选择电路300选择的列线施加所期望的偏置电压。由此，对所选择的一个行线与所选择的一个列线的交叉部的电阻变化型存储元件施加偏置电压。通过使偏置电压的极性不同，而将电阻变化型存储元件编程为低电阻状态或高电阻状态。
电阻变化型存储元件的电阻值例如生成如自动编码器那样的神经网络的加权或加权系数。例如，当通过编程电路270来将偏置电压作为脉冲信号施加时，控制部140控制脉冲信号的施加时间、脉冲信号的施加次数，由此调整加权或使加权可变。
继而，将列选择/驱动电路130的具体例示于图6(B)中。如此图所示，列选择/驱动电路130基本上与行选择/驱动电路120同样地构成。即，列选择/驱动电路130包括：列选择电路300，根据列选择信号SEL＿Y来选择一个或多个列线；DAC(数模转换器)310，根据被输入的k位的数字信号来生成模拟电压；驱动部320，将由DAC310生成的模拟电压作为输入电压而施加至所选择的列线；加法部330，接收在所选择的列线中流动的输出电流，当所选择的列线为多个时对多个输出电流进行合算，并生成与所合算的输出电流对应的电压；ADC(模数转换器)340，将由加法部330生成的模拟输出电压转换成k位的数字信号；保持部(例如寄存器等)350，保持从ADC340输出的数字信号；输入/输出切换部360，根据来自控制部140的切换控制信号SW＿Y，进行开关SW1、开关SW2的切换；以及编程电路370，根据来自控制部140的编程控制信号PRG＿Y，进行所选择的电阻变化型存储元件的电阻值的编程。
行选择/驱动电路120可从行方向接收输出电流，并从行方向施加与所述输出电流对应的输入电压，同样地，列选择/驱动电路130可从列方向接收输出电流，并从列方向施加与所述输出电流对应的输入电压。
继而，一边参照图5的运行例，一边对行选择/驱动电路120及列选择/驱动电路130的运行进行说明。如图5所示，当对交叉阵列实施“输入1”时，控制部140将表示输入电压的k位的数字信号经由输入/输出切换部260的开关SW1而供给至DAC210，DAC210将k位的数字信号转换成模拟电压。行选择电路200根据来自控制部140的行选择信号SEL＿X来选择两个行线ROW2、行线ROW3，驱动部220将由DAC210生成的模拟电压作为“输入1”而施加至所选择的两个行线ROW2、行线ROW3中。
控制部140进而为了获得相对于“输入1”的“输出1”，对列选择电路300输出列选择信号SEL＿Y，列选择电路300选择列线COL1、列线COL2。在列线COL1生成输出电流ICOL1，所述输出电流ICOL1与被施加至行线ROW2、行线ROW3的输入电压，及与行线ROW2、行线ROW3的交叉部的电阻变化型存储元件的电阻值对应，在列线COL2生成输出电流ICOL2，所述输出电流ICOL2与被施加至行线ROW2、行线ROW3的输入电压，及与行线ROW2、行线ROW3的交叉部的电阻变化型存储元件的电阻值对应。加法部330经由列选择电路300而接收在列线COL1、列线COL2中流动的两个输出电流ICOL1、输出电流ICOL2，对这些输出电流进行合算(ICOL1+ICOL2)，并生成与所合算的输出电流对应的输出电压。
继而，ADC340将输出电压转换成k位的数字信号，保持部350将所述k位数据作为“输出1”来保持。此处，如图5所示，“输出1”继而作为“输入2”而施加至列线COL5。因此，控制部140利用切换控制信号SW＿Y来控制输入/输出切换部360的开关SW1、开关SW2，将由保持部350保持的k位的数字信号供给至DAC310。于是，DAC310接收由保持部350保持的作为“输出1”的k位的数字信号，并将其转换成模拟电压，而生成“输入2”。控制部140为了执行“输入2”的处理，利用列选择信号SEL＿Y来选择列选择电路300的列线COL5，并对所选择的列线COL5施加表示“输入2”的输入电压。
控制部140在与列选择信号SEL＿Y同步的时机将行选择信号SEL＿X输出至行选择电路200，行选择电路200响应行选择信号SEL＿X而选择行线ROW4、行线ROW5。在所选择的行线ROW4、行线ROW5中流动的输出电流IROW4、输出电流IROW5由加法部230进行合算，加法部230生成与所合算的输出电流对应的输出电压，并将其输出至ADC240。ADC240将输入的模拟输出电压转换成k位的数字信号，保持部250将所转换的k位的数字信号作为“输出2”来保持。
继而，“输出2”作为“输入3”而施加至行线ROW6。因此，控制部140利用切换控制信号SW＿X来控制输入/输出切换部260的开关SW1、开关SW2，将由保持部250保持的k位的数字信号供给至DAC210。于是，DAC210接收由保持部250保持的作为“输出2”的k位的数字信号，并将其转换成模拟电压，而生成“输入3”。控制部140为了执行“输入3”的处理，利用行选择信号SEL＿X来选择行选择电路200的行线ROW6，并对所选择的行线ROW6施加表示“输入3”的输入电压。
以后，“输出3”、输入4”的处理与所述同样地进行。而且，当对最后的“输出4”进行处理时，控制部140利用切换控制信号SW＿X来控制开关SW1、开关SW2，以使由保持部250保持的k位的数字信号被供给至控制部140。
继而，对本发明的第二实施例进行说明。图7是第二实施例的交叉阵列的概略平面图。如此图所示，本实施例的交叉阵列400包括：配置在行列方向上的多个阵列410＿1～阵列416＿3(图中，例示三行×四列的阵列)、配置在邻接的阵列之间的开关SW、配置在交叉阵列400的行方向的一端的行选择/驱动电路420(420＿1～420＿4)、以及配置在列方向的一端的列选择/驱动电路430(430＿1～430＿3)。
各个阵列构成如图5所示的交叉阵列。另外，行方向的开关SW进行行方向的阵列间的各行线的连接/非连接的切换，列方向的开关SW进行列方向的阵列间的各列线的连接/非连接的切换。开关SW的切换由控制部140来控制。
控制部140选择在交叉阵列400中用于运算的一个或多个阵列，此时，以所选择的阵列的各行线与行选择/驱动电路420电性连接、且列线与列选择/驱动电路430电性连接的方式控制开关SW。例如，当使用阵列410＿1时，行方向的开关450、开关452开启，阵列410＿1的行线与行选择/驱动电路420＿1电性连接，列方向的开关460、开关462、开关464开启，阵列410＿1的列线与列选择/驱动电路430＿1电性连接。其他不使用的阵列412＿2、阵列412＿3、阵列414＿2、阵列414＿3、阵列416＿2、阵列416＿3与行选择/驱动电路420＿2～行选择/驱动电路420＿4及列选择/驱动电路430＿2、列选择/驱动电路430＿3隔离。对应于所使用的阵列来选择性地使行选择/驱动电路420及列选择/驱动电路430运行，由此可谋求消耗电力的减少。
图8表示图7中所示的交叉阵列的运算的利用例。图中，(1)、(2)、(3)、(4)、(5)表示处理顺序，箭头表示所使用的阵列。例如，处理(1)使用阵列410＿1、阵列412＿1，处理(2)使用阵列414＿2，处理(3)使用阵列416＿2，处理(4)使用阵列414＿3，处理(5)使用阵列412＿3。控制部140对应于此种处理顺序来控制开关SW的开启/关闭，且进行所选择的行选择/驱动电路及所选择的列选择/驱动电路的控制。
如此，根据本实施例，交叉阵列的行选择/驱动电路具备将从所选择的行线输出的信号输入所选择的行线的功能，且列选择/驱动电路具备将从列线输出的信号输入所选择的列线的功能，由此可不使输出劣化而进行输入，可谋求运算处理的可靠性及处理速度的提升。
在所述实施例中，例示了在上层形成有行线，在下层形成有列线的交叉阵列，但其为一例，交叉阵列也可以在上层形成有列线，在下层形成有行线。进而，交叉阵列并不限定于二维的结构，也可以是三维的结构。例如，在三维结构的交叉阵列中，在垂直方向上配置多个在水平方向上延长的行线，在水平方向上配置多个在垂直方向上延长的列线，并在行线与列线的交叉部形成电阻变化型存储元件。
对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求中记载的本发明的主旨的范围内进行各种变形和变更。

Claims (15)

1.一种电子装置，是使用交叉阵列的电子装置，包括：
交叉阵列，包含在行方向上延伸的m个行线、在列方向上延伸的n个列线、及连接在m个行线与n个列线的各交叉部的电阻变化型存储元件；
行侧电路，与m个行线电性连接；
列侧电路，与n个列线电性连接；以及
控制部件，控制所述行侧电路及所述列侧电路；
行侧电路包含对所选择的行线施加输入信号的行输入部、及从所选择的行线接收输出信号的行输出部，
列侧电路包含对所选择的列线施加输入信号的列输入部、及从所选择的列线接收输出信号的列输出部，
所述控制部件能够实现从所述行输入部施加已从所述行输出部接收的输出信号、或从所述列输入部施加已从所述列输出部接收的输出信号。
2.根据权利要求1所述的电子装置，其中当所述行输入部对第一所选择行线施加第一输入信号，所述列输出部从第一所选择列线接收与第一输入信号对应的第一输出信号时，所述列输入部对第二所选择列线施加与由所述列输出部接收的第一输出信号对应的第二输入信号。
3.根据权利要求2所述的电子装置，其中当所述列输入部对第二所选择列线施加第二输入信号，所述行输出部从第二所选择行线接收与第二输入信号对应的第二输出信号时，所述行输入部对第三所选择行线施加与由所述行输出部接收的第二输出信号对应的第三输入信号。
4.根据权利要求1所述的电子装置，其中所述行侧电路还包含第一输入切换电路，所述第一输入切换电路将由所述行输出部接收的输出信号或从所述控制部件供给的输入信号的任一者供给至所述行输入部，且
所述列侧电路还包含第二输入切换电路，所述第二输入切换电路将由所述列输出部接收的输出信号或从所述控制部件供给的输入信号的任一者供给至所述列输入部的。
5.根据权利要求1所述的电子装置，其中所述行侧电路还包含第一输出切换电路，所述第一输出切换电路朝所述行输入部或所述控制部件中输出由所述行输出部接收的输出信号，且
所述列侧电路还包含第二输出切换电路，所述第二输出切换电路朝所述列输入部或所述控制部件中输出由所述列输出部接收的输出信号。
6.根据权利要求1所述的电子装置，其中所述行侧电路还包含根据行选择信号来选择行线的行选择电路，且
所述列侧电路还包含根据列选择信号来选择列线的列选择电路。
7.根据权利要求1所述的电子装置，其中所述行输出部包含：合算部，对流入所选择的一个或多个行线中的电流进行合算；模数转换器，将与由所述合算部进行了合算的电流对应的模拟电压转换成数字信号；及保持电路，保持由模数转换器进行了转换的数字信号，所述行输入部包含根据所输入的数字信号来生成模拟电压的数模转换器，
所述列输出部包含：合算部，对流入所选择的一个或多个列线中的电流进行合算；模数转换器，将与由所述合算部进行了合算的电流对应的模拟电压转换成数字信号；及保持电路，保持由模数转换器进行了转换的数字信号，所述列输入部包含根据所输入的数字信号来生成模拟电压的数模转换器。
8.根据权利要求1所述的电子装置，其中所述交叉阵列包含：多个阵列，配置在行列方向上；以及切换电路，配置在邻接的阵列间，进行行方向及列方向的阵列间的电性连接或非连接的切换。
9.根据权利要求8所述的电子装置，其中在所述交叉阵列的行方向的一侧的端部配置所述行侧电路，在所述交叉阵列的列方向的一侧的端部配置所述列侧电路。
10.根据权利要求1所述的电子装置，其中所述控制部件包含编程部件，所述编程部件经由所选择的行线及所选择的列线而对电阻变化型存储元件的电阻值进行编程。
11.根据权利要求10所述的电子装置，其中所述编程部件经由所选择的行线及所选择的列线而对低电阻变化型存储元件施加所选择的极性的编程脉冲。
12.根据权利要求10或11所述的电子装置，其中所述控制部件对应于所述电阻变化型存储元件的加权来控制编程部件。
13.一种处理方法，是使用交叉阵列的电子装置中的信号的处理方法，
所述交叉阵列包含：m个行线，在行方向上延伸；n个列线，在列方向上延伸；及电阻变化型存储元件，连接在m个行线与n个列线的各交叉部，
所述交叉阵列的m个行线与行侧电路电性连接，n个列线与列侧电路电性连接，
对所述行侧电路的第一所选择行线施加第一输入信号，从所述列侧电路的第一所选择列线输出与第一输入信号对应的第一输出信号，且
对所述列侧电路的第二所选择列线施加与第一输出信号对应的第二输入信号，从所述行侧电路的第二所选择行线输出与第二输入信号对应的第二输出信号。
14.根据权利要求13所述的处理方法，其中处理方法进而对所述行侧电路的第三所选择行线施加与第二输出信号对应的第三输入信号，从所述列侧电路的第三所选择列线输出与第三输入信号对应的第三输出信号，且
对所述列侧电路的第四所选择列线施加与第三输出信号对应的第四输入信号，从所述行侧电路的第四所选择行线输出与第四输入信号对应的第四输出信号。
15.根据权利要求13所述的处理方法，其中处理方法还包含对所选择的行线与所选择的列线施加编程电压，由此对电阻变化型存储元件的电阻值进行编程。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022163883A1 (ko) * 2021-01-29 2022-08-04 김준성 크로스 포인트 구조의 메모리 어레이를 활용한 뉴로모픽 시스템
EP4402680A1 (en) * 2021-09-17 2024-07-24 Hopkins, Michael Wynn Computer memory
JP7209068B1 (ja) 2021-10-19 2023-01-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6154157A (en) * 1998-11-25 2000-11-28 Sandisk Corporation Non-linear mapping of threshold voltages for analog/multi-level memory
CN104756193A (zh) * 2013-01-14 2015-07-01 惠普发展公司，有限责任合伙企业 非易失性存储器阵列逻辑
CN105424095A (zh) * 2016-01-04 2016-03-23 东南大学 二维阻性传感器阵列的快速读出电路及其读出方法
WO2016068953A1 (en) * 2014-10-30 2016-05-06 Hewlett Packard Enterprise Development Lp Double bias memristive dot product engine for vector processing
CN107533858A (zh) * 2015-09-25 2018-01-02 慧与发展有限责任合伙企业 用于计算矩阵乘法的交叉杆阵列
CN107533862A (zh) * 2015-08-07 2018-01-02 慧与发展有限责任合伙企业 用于计算矩阵乘法的交叉阵列
CN108536422A (zh) * 2017-03-03 2018-09-14 慧与发展有限责任合伙企业 模拟乘法器－累加器
CN108780492A (zh) * 2016-02-08 2018-11-09 斯佩罗设备公司 模拟协处理器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2977351B1 (fr) * 2011-06-30 2013-07-19 Commissariat Energie Atomique Methode d'apprentissage non supervise dans un reseau de neurones artificiel a base de nano-dispositifs memristifs et reseau de neurones artificiel mettant en oeuvre la methode.
US9401473B2 (en) * 2012-11-20 2016-07-26 Globalfoundries Singapore Pte. Ltd. Compact RRAM structure with contact-less unit cell
US9911788B2 (en) * 2014-05-05 2018-03-06 Hewlett Packard Enterprise Development Lp Selectors with oxide-based layers
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US20180075904A1 (en) 2015-04-27 2018-03-15 Hewlett Packard Enterprise Development Lp Memristive crossbar array having multi-selector memristor cells
SG11201805489YA (en) 2016-01-18 2018-07-30 Huawei Tech Co Ltd Memory device, and data processing method based on multi-layer rram crossbar array
JP6481667B2 (ja) * 2016-07-20 2019-03-13 株式会社デンソー ニューラルネットワーク回路
WO2018016171A1 (ja) * 2016-07-21 2018-01-25 三菱電機株式会社 炭化珪素半導体装置、および、炭化珪素半導体装置の製造方法
US20190318242A1 (en) 2016-10-27 2019-10-17 University Of Florida Research Foundation, Inc. Learning algorithms for oscillatory memristive neuromorphic circuits
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ
US11763139B2 (en) * 2018-01-19 2023-09-19 International Business Machines Corporation Neuromorphic chip for updating precise synaptic weight values
KR102151675B1 (ko) * 2018-03-29 2020-09-03 국민대학교산학협력단 이진값 기반 신경회로망을 위한 단일 컬럼 멤리스터 크로스바 및 ｃｍｏｓ 활성화 함수 회로

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6154157A (en) * 1998-11-25 2000-11-28 Sandisk Corporation Non-linear mapping of threshold voltages for analog/multi-level memory
CN104756193A (zh) * 2013-01-14 2015-07-01 惠普发展公司，有限责任合伙企业 非易失性存储器阵列逻辑
WO2016068953A1 (en) * 2014-10-30 2016-05-06 Hewlett Packard Enterprise Development Lp Double bias memristive dot product engine for vector processing
CN107533862A (zh) * 2015-08-07 2018-01-02 慧与发展有限责任合伙企业 用于计算矩阵乘法的交叉阵列
CN107533858A (zh) * 2015-09-25 2018-01-02 慧与发展有限责任合伙企业 用于计算矩阵乘法的交叉杆阵列
CN105424095A (zh) * 2016-01-04 2016-03-23 东南大学 二维阻性传感器阵列的快速读出电路及其读出方法
CN108780492A (zh) * 2016-02-08 2018-11-09 斯佩罗设备公司 模拟协处理器
CN108536422A (zh) * 2017-03-03 2018-09-14 慧与发展有限责任合伙企业 模拟乘法器－累加器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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忆阻器交叉阵列及在图像处理中的应用;胡小方;段书凯;王丽丹;廖晓峰;;中国科学:信息科学(第04期);全文 *

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