JP5275551B2 - 電流制御型駆動回路および表示装置 - Google Patents

Description

本発明は、印加電流に応じて輝度が制御される有機EL（Electro-Luminescence）素子等の電流制御型発光素子をマトリクス状に配置してなる表示装置に関するものである。

また本発明は、上述のように電流制御型素子をマトリクス状に配置してなる装置において、各素子を駆動するための電流制御型駆動回路に関するものである。

一般に、アクティブマトリクス型の画像表示装置では、多数の画素をマトリクス状に並べ、与えられた輝度情報に応じて画素毎に光強度を制御することによって画像を表示する。その種の画像表示装置として具体的には、各画素を構成する表示素子に液晶を用いた液晶表示装置や、あるいは有機EL素子を用いた有機EL表示装置等が知られている。後者は各画素を構成する素子がいわゆる自発光型素子であり、前者に比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。この有機EL表示装置において、個々の発光素子の輝度は電流量によって制御される。

アクティブマトリクス方式では、各画素に設けた発光素子に流れる電流を画素内部に設けた能動素子、一般には、FET（電界効果トランジスタ）の一種である薄膜トランジスタ（TFT; Thin Film Transistor）によって制御する。特許文献１には、このアクティブマトリクス方式の有機EL表示装置の一例が示されており、その一画素分の等価回路を図３１に示す（従来例１）。この回路において各画素は、発光素子である有機EL素子OLED、第一の薄膜トランジスタTFT1、第二の薄膜トランジスタTFT2及びコンデンサCからなる。有機EL素子は多くの場合整流性を持つため、OLED（有機発光ダイオード）と呼ばれており、同図では発光素子OLEDとしてダイオードの記号を用いている。ただし、ここでの発光素子はOLEDに限らず、素子に流れる電流量によって輝度が制御されるものであればよくまた、発光素子は必ずしも整流性が要求されるものではない。図示の例では、Pチャネル型のTFT2のソースをVDD（電源電位）とし、発光素子OLEDのカソード（陰極）はグラウンド電位に接続される一方、アノード（陽極）はTFT2のドレインに接続されている。一方、Nチャネル型のTFT1のゲートは走査線Scanに接続され、ソースはデータ線Dataに接続され、ドレインはコンデンサC及びTFT2のゲートに接続されている。

上記構成において画素を動作させるために、まず、走査線Scanを選択状態とし、データ線Dataに輝度情報を表すデータ電位Vdataを印加すると、TFT1が導通しコンデンサCが充電又は放電され、TFT2のゲート電位はデータ電位Vdataに一致する。走査線Scanを非選択状態とすると、TFT1がオフになり、TFT2は電気的にデータ線Dataから切り離されるが、TFT2のゲート電位はコンデンサCによって安定に保持される。TFT2を介して発光素子OLEDに流れる電流は、TFT2のゲート-ソース間電圧Vgsに応じた値となり、発光素子OLEDはTFT2を通って供給される電流量に応じた輝度で発光し続ける。

TFT2のドレイン-ソース間に流れる電流をIdsとすると、これがOLEDに流れる駆動電流である。TFT2が飽和領域で動作するものとすると、Idsは以下の式で表される。

ここでCoxは単位面積当りのゲート容量であり、以下の式で与えられる。

ここで、VthはTFT2の閾値、μはキャリアの移動度、Wはチャネル幅、Lはチャネル長、ε0は真空の誘電率、εrはゲート絶縁膜の比誘電率、dはゲート絶縁膜厚である。

(1)式によれば、画素へ書き込む電位VgsによってIdsを制御し、その結果発光素子OLEDの輝度を制御できることになる。ここで、TFT2を飽和領域で動作させる理由は、飽和領域においては、IdsはVgsのみによって制御され、ドレイン-ソース間電圧Vdsには依存しないため、OLEDの特性ばらつきによりVdsが変動しても、所定量の駆動電流IdsをOLEDに流すことができるからである。

上述のように、図３１に示した画素の回路構成では、一度Vgsの書き込みを行えば、次に書き換えられるまで１走査期間（１フレーム）の間、OLEDは一定の輝度で発光を継続する。このような画素３を図３２のようにマトリクス状に多数配列すると、アクティブマトリクス型表示装置を構成することができる。同図に示すように、従来の表示装置は、所定の走査期間（例えばNTSC規格に従ったフレーム周期）で画素を選択するための走査線Scan 1〜Scan Nと、画素を駆動するための輝度情報（データ電位Vdata）を与えるデータ線Dataとがマトリクス状に配置されている。走査線Scan 1〜Scan Nは走査線駆動回路１に接続され、データ線Dataはデータ線駆動回路２に接続される。走査線駆動回路１によって走査線Scan 1〜Scan Nを順次選択しながら、データ線駆動回路によってデータ線DataからVgsの書き込みを繰り返すことにより、所望の画像を表示することができる。

単純マトリクス型の表示装置では、各画素に含まれる発光素子は、選択された瞬間にのみ発光するのに対し、図３１に示したアクティブマトリクス型の表示装置では、書き込み終了後も各画素の発光素子が発光を継続するため、単純マトリクス型に比べ瞬間の輝度は低くでき、発光素子の駆動電流のレベルを下げられるなどの点で、特に大型高精細の表示装置では有利となる。

アクティブマトリクス型有機EL表示装置においては、前述した通り、能動素子として一般にガラス基板上に形成容易なTFTが利用される。TFTの形成に使用されるアモルファスシリコンやポリシリコンは、単結晶シリコンに比べて結晶性が悪く、電気伝導機構の制御性が悪いために、形成されたTFTは特性のばらつきが大きいことが知られている。特に、比較的大型のガラス基板上にポリシリコンTFTを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、レーザアニール法が用いられるが、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生じることが避けられない。

この結果、同一基板上に形成したTFTでも、そのVth（閾値）が各画素でばらつき、場合によっては1V以上ばらつくことも希ではない。この場合、例えば異なる画素に対して同じ信号電位Vdataを書き込んでも、画素によってVthがばらつくため、(1)式に示す通り、OLEDに流れる電流Idsは画素毎に大きくばらついて所望の値からはずれる結果となり、表示装置として高い画質を期待することはできない。これはVthのみではなく、キャリア移動度μのばらつきについても同様のことが言える。また、上記の各パラメータのばらつきは、上述のような画素間のばらつきだけでなく、製造ロット毎、あるいは製品毎によっても変動することが避けられない。このような場合は、OLEDに流すべき所望の電流Idsに対し、データ線電位Vdataをどう設定すべきかについて、製品毎に(1)式の各パラメータの出来上がりに応じて決定する必要があるが、これは表示装置の量産工程においては非現実的であるばかりでなく、環境温度によるTFTの特性変動、更に長期間の使用によって生ずるTFT特性の経時変化については対策を講じることが極めて難しい。

特許文献２には、上記従来例1の問題を解決するために、電流源とカレントミラー回路を組み合わせた構成（従来例２）が示されている。その回路構成を図３３に示す。この従来例２においては、TFT3を通じて、輝度に対応した電流IwをTFT1のソース-ドレイン間に流す。その時TFT4は導通状態になっており、TFT1のゲート-ソース間電圧が、電流Iwに応じた電圧になり、コンデンサCがその電圧に設定される。その後、TFT4は非導通状態になり、コンデンサCの電圧、すなわち、TFT2のゲート-ソース間電圧が保持されるので、そのゲート-ソース間電圧に応じた電流がTFT2のソース-ドレイン間、および有機EL素子に流れることになる。

この従来例２の回路においては、発光素子OLEDに流す電流Idrvに対して、データ線から書き込む電流Iwを大きくすることが必要であることが多い。なぜならば、発光素子OLEDに流す電流は通常、最高輝度時でも例えば数μＡ前後であるが、この場合例えば２５６階調の表示を行うとすれば、最小階調付近での電流値は十数ｎＡとなり、このような小さな電流を、大きな静電容量を持つデータ線を介して正確に画素回路に供給することは一般に難しいからである。

このような問題を解決するため、図３３の回路では、TFT1のチャンネル幅、チャンネル長をそれぞれＷ１、Ｌ１とし、TFT2のチャンネル幅、チャンネル長をそれぞれＷ２、Ｌ２としたとき、（Ｗ２／Ｗ１）／（Ｌ２／Ｌ１）の値を小さく設定することによって書き込み電流Iwを大きくすることが可能であるが、この大きな電流Iwを流すためには、TFT1のサイズＷ１／Ｌ１を大きくする必要がある。この場合、チャネル長Ｌ１を小さくするには種々の制約があるため、必然的にチャネル幅Ｗ１を大きくする必要があり、結果として、TFT1が画素面積の多くの部分を占有することになる。

これは、有機ELディスプレイにおいては、通常、画素サイズを一定とした場合に、発光部の面積が小さくなることを意味する。その結果、電流密度の増大による信頼性の低下、駆動電圧の増大による消費電力の増大、発光面積の縮小によるざらつき感の増大などを招く上、画素サイズの縮小化を招き、それによって高解像度化が阻害される。

上述の問題を解決するために、特許文献３には、TFTを複数の画素間で共用するようにし、大サイズのTFTを用いて大電流を流せるようにする一方、１画素当たりのTFTの面積は小さく抑えられるようにした回路（従来例３）が提案されている。以下、図３４を参照して、この従来例３の駆動回路について説明する。なおここでは、図面の簡略化のために、ある１つの列において隣り合う２画素分（画素１，２）の画素回路のみを示している。

この図３４において、画素１の画素回路Ｐ１は、アノードが正電源VDDに接続されたOLED（有機EL素子）１１−１と、ドレインがOLED１１−１のカソードに接続され、ソースが接地されたTFT１２−１と、このTFT１２−１のゲートとグランド（基準電位点）との間に接続されたキャパシタ１３−１と、ドレインがデータ線１７に、ゲートが第１の走査線１８Ａ−１にそれぞれ接続されたTFT１４−１と、ドレインがTFT１４−１のソースに、ソースがTFT１２−１のゲートに、ゲートが第２の走査線１８Ｂ−１にそれぞれ接続されたTFT１５−１とを有している。

同様に画素２の画素回路Ｐ２は、アノードが正電源VDDに接続されたOLED１１−２と、ドレインがOLED１１−２のカソードに接続され、ソースが接地されたTFT１２−２と、このTFT１２−２のゲートとグランドとの間に接続されたキャパシタ１３−２と、ドレインがデータ線１７に、ゲートが第１の走査線１８Ａ−２にそれぞれ接続されたTFT１４−２と、ドレインがTFT１４−２のソースに、ソースがTFT１２−２のゲートに、ゲートが第２の走査線１８Ｂ−２にそれぞれ接続されたTFT１５−２とを有している。

そして、これら２画素分の画素回路Ｐ１，Ｐ２に対して、ドレインとゲートが電気的に短絡されたいわゆるダイオード接続のTFT１６が共通に設けられている。すなわち、TFT１６のドレイン・ゲートが、画素回路Ｐ１のTFT１４−１のソースおよびTFT１５−１のドレイン、並びに画素回路Ｐ２のTFT１４−２のソースおよびTFT１５−２のドレインにそれぞれ接続されている。また、TFT１６のソースは接地されている。

なおこの回路例では、TFT１２−１，１２−２およびTFT１６としてNチャネルMOSトランジスタを、TFT１４−１，１４−２，１５−１，１５−２としてPチャネルMOSトランジスタを用いている。

上記構成の画素回路Ｐ１，Ｐ２において、TFT１４−１，１４−２は、データ線１７から与えられる電流ＩｗをTFT１６に選択的に供給する第１の走査スイッチとしての機能を持つ。TFT１６は、データ線１７からTFT１４−１，１４−２を通して与えられる電流Ｉｗを電圧に変換する変換部としての機能を持つとともに、後述するTFT１２−１，１２−２と共にカレントミラー回路を形成している。ここで、TFT１６を画素回路Ｐ１，Ｐ２間で共用できるのは、TFT１６が電流Ｉｗの書き込みの瞬間だけ利用される素子だからである。

TFT１５−１，１５−２は、TFT１６で変換された電圧をキャパシタ１３−１，１３−２に選択的に供給する第２の走査スイッチとしての機能を持つ。キャパシタ１３−１，１３−２は、TFT１６で電流から変換され、TFT１５−１，１５−２を通して与えられる電圧を保持する保持部としての機能を持つ。TFT１２−１，１２−２は、キャパシタ１３−１，１３−２に保持された電圧を電流に変換し、OLED１１−１，１１−２に流すことによってこれらOLED１１−１，１１−２を発光駆動する駆動部としての機能を持つ。OLED１１−１，１１−２は、流れる電流によって輝度が変化する電気光学素子である。

以下、上記構成の駆動回路における輝度データの書き込み動作について説明する。先ず、画素１に対する輝度データの書き込みについて説明すると、走査線１８Ａ−１，１８Ｂ−１が共に選択された状態（この例では、走査信号ScanA1，B1が共に低レベル）で、データ線１７に輝度データに応じた電流Iwが与えられる。この電流Ｉｗは、導通状態にあるTFT１４−１を通してTFT１６に供給される。TFT１６に電流Iwが流れることにより、TFT１６のゲートには電流Iwに応じた電圧が発生する。この電圧はキャパシタ１３−１に保持される。

そして、キャパシタ１３−１に保持された電圧に応じた電流がTFT１２−１を通してOLED１１−１に流れる。これにより、OLED１１−１が発光を開始する。走査線１８Ａ−１，１８Ｂ−１が非選択状態（走査信号Scan A1，B1が共に高レベル）になると、画素１への輝度データの書き込み動作が完了する。この一連の動作において、走査線１８Ｂ−２は非選択状態にあるので、画素２のOLED１１−２はキャパシタ１３−２に保持された電圧に応じた輝度で発光しており、画素１への書き込み動作は画素２のOLED１１−２の発光状態に影響を与えない。

次に、画素２に対する輝度データの書き込みについて説明すると、走査線１８Ａ−２，１８Ｂ−２が共に選択された状態（走査信号Scan A2，B2が共に低レベル）で、データ線１７に輝度データに応じた電流Iwが与えられる。この電流IwがTFT１４−２を通してTFT１６に流れることで、TFT１６のゲートには電流Iwに応じた電圧が発生する。この電圧はキャパシタ１３−２に保持される。

そして、キャパシタ１３−２に保持された電圧に応じた電流がTFT１２−２を通してOLED１１−２に流れ、よってOLED１１−２が発光を開始する。この一連の動作において、走査線１８Ｂ−１は非選択状態にあるので、画素１のOLED１１−１はキャパシタ１３−１に保持された電圧に応じた輝度で発光しており、画素２への書き込み動作は画素１のOLED１１−１の発光状態に影響を与えない。

以上説明の通り従来例３の駆動回路では、電流−電圧変換を行うTFT１６を２画素間で共用した構成を採っているため、２画素毎にトランジスタを１個省略することが可能となる。ここで、データ線１７に流れる電流Iwは、OLED（有機EL素子）に流れる電流に比べて極めて大きな電流であり、この電流Iwを直接扱う電流−電圧変換TFT１６としては、大きなサイズのトランジスタが用いられ、大きな占有面積を必要とする。しかし本例では、そのような電流−電圧変換TFT１６を２画素間で共用しているので、TFTによる画素回路の占有面積を小さくすることができる。
特開平８−２３４６８３号公報 特開２００１−１４７６５９号公報 特開２００２−２１５０９３号公報

ところが、上記特許文献３に示される従来例３の回路は、複数の画素間で共用するTFTの組合せが固定されているため、複数の画素間で、FETの特性差に起因する表示ムラが生じることが避けられない。

以上、発光素子に流れる電流を制御する能動素子としてTFTを用いる場合を例にとって説明したが、それ以外の能動素子を適用する場合も事情は同じである。また、表示装置に限らず、例えば発光素子をマトリクス状に配置し、それらを順次走査して、設定値が変えられる輝度一定の読取光や記録光を発生させるようにした光走査読取装置や光走査記録装置等においても、事情は同じである。

本発明は上記の事情に鑑みてなされたものであり、アクティブマトリクス型の表示装置等を駆動する電流制御型駆動回路において、書き込み電流を大きく設定可能とし、またアクティブマトリクスを構成する複数の発光素子等の素子間の電流ムラを低減することを目的とする。

また本発明は、上述のような電流制御型駆動回路を用いることにより、発光素子を大電流で駆動可能で、また画素間の表示ムラを低減できる表示装置を提供することを目的とするものである。

本発明による電流制御型駆動回路は、電流供給を受ける素子がマトリクス状に配置されてなる装置において、電流供給する素子を線順次走査により選択する一方、複数のデータ線から印加する印加電流によって出力電流を制御し、その出力電流を、選択された各素子に供給するようにしたアクティブマトリクス方式の電流制御型駆動回路であって、
印加された電流を電圧に変換する変換部（T1）と、この変換部で変換された電圧を保持する保持部(Cs)と、この保持部に保持された電圧を電流に変換して出力電流を流す駆動部(T2)とからなる素子回路を１つの素子毎に有する電流制御型駆動回路において、
前記変換部を相異なる２以上の素子回路間で共有し、
共有された前記変換部同士の間に設けられたスイッチにより、１素子への電流供給期間内に２以上の変換部を、この１素子の保持部に接続する構成を有することを特徴とするものである。

なお、この本発明による電流制御型駆動回路において具体的には、
前記変換部が、ドレインとゲートとが電気的に短絡して、前記データ線から供給された電流によって、ゲート・ソース間に電圧を発生する電界効果トランジスタ（T1）を含み、
前記保持部が、前記電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタ(Cs)を含み、
前記駆動部が、前記キャパシタの保持電圧に基づいて出力電流を制御する電界効果トランジスタ(T2)を含むことが好ましい。

また本発明による電流制御型駆動回路において、より具体的には、
前記データ線から与えられる電流を選択的に通す第１の走査スイッチ(T4)と、
この第１の走査スイッチ(T4)を通して供給される電流を電圧に変換する変換部(T1)と、
この変換部(T1)で変換された電圧を選択的に通す第２の走査スイッチ（T3）と、
この第２の走査スイッチ（T3）を通して供給される電圧を保持する保持部と、
この保持部に保持された電圧を電流に変換して出力電流を流す駆動部(T2)と、
前記変換部(T1)を相異なる２以上の素子回路間で共有するための第３の走査スイッチ(T5)とが設けられていることが好ましい。

また本発明による電流制御型駆動回路において、さらに具体的には、
前記第１の走査スイッチ(T4)が、第１の走査線(ScanA)に接続された第１の電界効果トランジスタ(T4)を含み、
前記変換部(T1)が、ドレインとゲートとが電気的に短絡され、前記第１の電界効果トランジスタ（T4）を通して供給される電流によりゲート・ソース間に電圧を発生させる第２の電界効果トランジスタ（T1）を含み、
前記第２の走査スイッチ（T3）が、第２の走査線(ScanB)にゲートが接続された第３の電界効果トランジスタ（T3）を含み、
前記保持部が、前記第２の電界効果トランジスタ(T1)のゲート・ソース間に発生し、かつ前記第３の電界効果トランジスタ(T3)を通して与えられる電圧を保持するキャパシタを含み、
前記駆動部(T2)が、前記素子に対して直列に接続され、前記キャパシタの保持電圧に基づいて前記素子を駆動する第４の電界効果トランジスタ(T2)を含み、
前記第３の走査スイッチ（T5）が、第３の走査線(ScanC)にゲートが接続された第４の電界効果トランジスタ（T5）を含むことが望ましい。

また本発明の電流制御型駆動回路は、前記選択された各素子に電流供給する際に、電流供給を行う素子回路に対して、走査方向１つ前の素子回路の変換部を共用するように構成されてもよいし、あるいは、走査方向１つ後の素子回路の変換部を共用するように構成されてもよい。

また、本発明の電流制御型駆動回路においては、前記変換部および駆動部を構成するトランジスタがNチャネルMOSトランジスタであり、前記走査スイッチを構成するトランジスタがPチャネルMOSトランジスタであることが望ましいが、これに限定されるものではない。

一方、本発明による表示装置は、
印加電流に応じて輝度が変化する前記有機EL素子等の発光素子をマトリクス状に配して備えるとともに、電流供給する素子を線順次走査により選択する一方、複数のデータ線から印加する印加電流によって出力電流を制御し、その出力電流を、選択された各発光素子に供給するアクティブマトリクス方式の電流制御型駆動回路を備えてなる表示装置であって、
前記電流制御型駆動回路が、印加された電流を電圧に変換する変換部（T1）と、この変換部で変換された電圧を保持する保持部(Cs)と、この保持部に保持された電圧を電流に変換して出力電流を流す駆動部(T2)とからなる画素回路を１つの発光素子毎に有している表示装置において、
前記変換部を相異なる２以上の画素回路間で共有し、
共有された前記変換部同士の間に設けられたスイッチにより、１発光素子への電流供給期間内に２以上の変換部を、この１発光素子の保持部に接続する構成を有することを特徴とするものである。

なお、この本発明による表示装置において具体的には、
前記変換部が、ドレインとゲートとが電気的に短絡して、前記データ線から供給された電流によって、ゲート・ソース間に電圧を発生する電界効果トランジスタ（T1）を含み、
前記保持部が、前記電界効果トランジスタのゲート・ソース間に発生する電圧を保持するキャパシタ(Cs)を含み、
前記駆動部が、前記キャパシタの保持電圧に基づいて出力電流を制御する電界効果トランジスタ(T2)を含むことが好ましい。

また本発明による表示装置において、より具体的には、
前記データ線から与えられる電流を選択的に通す第１の走査スイッチ(T4)と、
この第１の走査スイッチ(T4)を通して供給される電流を電圧に変換する変換部(T1)と、
この変換部(T1)で変換された電圧を選択的に通す第２の走査スイッチ（T3）と、
この第２の走査スイッチ（T3）を通して供給される電圧を保持する保持部と、
この保持部に保持された電圧を電流に変換して出力電流を流す駆動部(T2)と、
前記変換部(T1)を相異なる２以上の画素回路間で共有するための第３の走査スイッチ(T5)とが設けられていることが好ましい。

また本発明による表示装置において、さらに具体的には、
前記第１の走査スイッチ(T4)が、第１の走査線(ScanA)に接続された第１の電界効果トランジスタ(T4)を含み、
前記変換部(T1)が、ドレインとゲートとが電気的に短絡され、前記第１の電界効果トランジスタ（T4）を通して供給される電流によりゲート・ソース間に電圧を発生させる第２の電界効果トランジスタ（T1）を含み、
前記第２の走査スイッチ（T3）が、第２の走査線(ScanB)にゲートが接続された第３の電界効果トランジスタ（T3）を含み、
前記保持部が、前記第２の電界効果トランジスタ(T1)のゲート・ソース間に発生し、かつ前記第３の電界効果トランジスタ(T3)を通して与えられる電圧を保持するキャパシタを含み、
前記駆動部(T2)が、前記発光素子に対して直列に接続され、前記キャパシタの保持電圧に基づいて前記発光素子を駆動する第４の電界効果トランジスタ(T2)を含み、
前記第３の走査スイッチ（T5）が、第３の走査線(ScanC)にゲートが接続された第４の電界効果トランジスタ（T5）を含むことが望ましい。

また本発明の表示装置は、前記選択された各発光素子に電流供給する際に、電流供給を行う画素回路に対して、走査方向１つ前の画素回路の変換部を共用するように構成されてもよいし、あるいは、走査方向１つ後の素子回路の変換部を共用するように構成されてもよい。

また、本発明の表示装置においては、前記変換部および駆動部を構成するトランジスタがNチャネルMOSトランジスタであり、前記走査スイッチを構成するトランジスタがPチャネルMOSトランジスタであることが望ましいが、これに限定されるものではない。

本発明の電流制御型駆動回路は、変換部を相異なる２以上の素子回路間で共有し、共有された変換部同士の間に設けられたスイッチにより、１素子への電流供給期間内に２以上の変換部を、この１素子の保持部に接続する構成を有するので、１つの保持部に対して１つの変換部が接続される従来の電流制御型駆動回路と比較すると、変換部の数が多い分だけより大きな電流で書き込むことが可能となる。

そしてこの電流制御型駆動回路においては、１つの素子用の保持部に対して、スイッチで切り換えて複数の変換部が接続されるようになっているから、１つの変換部は、ある素子用の保持部にも、また別の素子用の保持部にも接続されることになり、変換部を構成するTFT等の素子の特性差が、複数の保持部の間で（つまり複数の素子の間で）均一化され、ひいてはアクティブマトリクスを構成する複数の素子間の電流ムラを低減することができる。

また、本発明による表示装置は上述の通りの電流制御型駆動回路を備えたものであるから、発光素子を大電流で駆動可能で、また発光素子間の電流ムラを低減して画素間の表示ムラを低減できるものとなる。

以下、図面を参照して本発明の実施形態を詳細に説明する。

図１は、本発明の第１実施形態による電流制御型駆動回路を示すものである。この電流制御型駆動回路は、一例として有機EL表示装置のOLED（有機EL素子）を駆動するためのものであり、ここでは図面の簡略化のために、ある１つの列において隣り合う３画素（画素Ｇn-1、画素Ｇn、画素Ｇn+1）の画素回路のみを示している。また、ここに示す電流制御型駆動回路は、先に説明した図３２の走査線駆動回路１およびデータ線駆動回路２に接続されて、表示装置を構成するものである。ただし本実施形態では、後に説明するように、１行当たり３本の走査線が設けられる。

本実施形態の電流制御型駆動回路において、画素Ｇnの画素回路Ｐnは、アノードが正電源VDDに接続された有機EL素子（OLED）と、ドレインがOLEDのカソードに接続され、ソースが接地されたTFT(T2)と、このTFT(T2)のゲートとグランド（基準電位点）との間に接続されたキャパシタCsと、ドレインがデータ線１０に、ゲートが第１の走査線ScanＡ［n］にそれぞれ接続されたTFT(T4)と、ドレインがTFT(T4)のソースに、ソースがTFT(T2)のゲートに、ゲートが第２の走査線ScanＢ［n］にそれぞれ接続されたTFT(T3)と、ドレインとゲートが電気的に短絡されたいわゆるダイオード接続をなし、そのドレイン・ゲートがTFT(T4)のソースおよびTFT(T3)のドレインに接続され、ソースが接地されたTFT(T1)と、ゲートが第３の走査線ScanＣ［n］に接続され、ドレインがTFT(T3)のドレインに接続されたTFT(T5)とから構成されている。

なお本実施形態では、TFT(T1)およびTFT(T2)としてNチャネルMOS FETであるTFTが用いられ、TFT(T3)、TFT(T4)およびTFT(T5)としてPチャネルMOS FETであるTFTが用いられている。

同図に示される通り、画素Ｇn-1の画素回路Ｐn-1、画素Ｇn+1の画素回路Ｐn+1も、基本的に画素Ｇnの画素回路Ｐnと同様に形成されている。そして各画素回路のTFT(T5)のドレイン、ソースは、隣接画素の画素回路のソース、ドレインとそれぞれ接続されている。

上記構成の各画素回路Ｐn-1、ＰnあるいはＰn+1において、TFT(T4)は、データ線１０から与えられる電流IdataをTFT(T1)に選択的に供給する第１の走査スイッチとしての機能を持つ。TFT(T1)は、データ線１０からTFT(T4)を通して与えられる電流Idataを電圧に変換する変換部としての機能を持つとともに、TFT(T2)と共にカレントミラー回路を形成している。

またTFT(T3)は、TFT(T1)で電流から変換された電圧をキャパシタＣｓに選択的に供給する第２の走査スイッチとしての機能を持つ。キャパシタＣｓは、TFT(T1)で電流から変換され、TFT(T3)を通して与えられる電圧を保持する保持部としての機能を持つ。TFT(T2)は、キャパシタＣｓに保持された電圧を電流に変換し、OLEDに流すことによってこのOLEDを発光させる駆動部としての機能を持つ。OLEDは、流れる電流によって輝度が変化する電気光学素子である。

次に、上記構成の画素回路Ｐn-1、ＰnあるいはＰn+1における輝度データの書き込み動作について説明する。上述した通り本例においては、各行毎に第１の走査線ScanＡ、第２の走査線ScanＢおよび第３の走査線ScanＣが設けられており、行n-1における３本の走査線ScanＡ［n-1］、ScanＢ［n-1］およびScanＣ［n-1］と、行nにおける３本の走査線ScanＡ［n］、ScanＢ［n］およびScanＣ［n］と、行n+1における３本の走査線ScanＡ［n+1］、ScanＢ［n+1］およびScanＣ［n+1］の選択状態は、基本的に図２のタイミングチャートに示す通りとなっている。なおこの図２では、各波形の低レベルが選択状態を、高レベルが非選択状態を示している。

そこで、例えば行n-1での書き込み時には、図４のタイミングチャートに示す書き込み期間time１において、３本の走査線ScanＡ［n-1］、ScanＢ［n-1］およびScanＣ［n-1］が図中○印を付して示すように全て選択状態となり、図３に示すように行n-1のTFT(T4)、(T3)および (T5)が全て導通状態となる。なおこの図３では、TFT(T4)、(T3)および (T5)の導通、非導通状態を分かりやすく示すために、それらをスイッチの記号で示している（以下、同様）。

次に、行nでの書き込み時には、図６のタイミングチャートに示す書き込み期間time２において、３本の走査線ScanＡ［n］、ScanＢ［n］およびScanＣ［n］が図中○印を付して示すように全て選択状態となり、それにより、図５に示すように行nのTFT(T4)、(T3)および (T5)が全て導通状態となる。そしてこの状態でデータ線１０に、輝度データに応じた電流Idataが与えられる。この電流Idataは、導通状態にあるTFT(T4)を通してTFT(T1)に供給される。TFT(T1)に電流Idataが流れることにより、そのゲートには電流Idataに応じた電圧が発生する。この電圧は導通状態にあるTFT(T3)を通してキャパシタＣｓに保持される。

また図６に示される通り、書き込み期間time２では、１行前の行n-1の走査線ScanＡ［n-1］も選択されているので、図５に示されるように行n-1のTFT(T4)が導通状態となっている。それに加えて走査線ScanＣ［n］が選択されて行nのTFT(T5)が導通状態となっているので（このとき行n-1のTFT(T5)および(T3)は非導通状態である）、行n-1のTFT(T1)と行ｎのTFT(T1)は並列になっており電流Idataにより生じたドレインーゲート間電圧は平均化されキャパシタＣｓに保持される。

そして、キャパシタＣｓに保持された電圧に応じた電流がTFT(T2)を通してOLEDに流れ、これによりOLEDが発光を開始する。その後、走査線ScanＢ［n］およびScanＣ［n］並びにScanＡ［n-1］が非選択状態（高レベル）になると、画素Ｇnへの輝度データの書き込み動作が完了する。なお図５においては、電圧保持状態になっているキャパシタＣｓを、破線の丸で囲んで示してある（以下、同様）。

以上のように本実施形態においては、行nの画素Ｇnへの書き込み時に、１つ前の行n-1のTFT(T1)にも電流Idataが流れるようになっているから、この書き込み電流Idataの最小値、つまり輝度最小値で発光させるための電流がＩ１であるとすると、データ線１０にはＩ１の２倍の電流を流せるようになる。こうして、より大きな電流をデータ線１０に流すことができれば、配線容量やドライバ容量の影響を小さく抑えて、所望発光輝度に対応した正確な電流Idataで書き込みすることが可能となる。

また本実施形態においては、行nの画素Ｇnへの書き込み時には、その行nのTFT(T1)の特性だけでなく、それと行n-1のTFT(T1)の特性の双方から定まる電流がOLEDに供給され、また同様に行n+1の画素Ｇn+1への書き込み時には、その行n+1のTFT(T1)の特性だけでなく、それと上記行nのTFT(T1)の特性の双方から定まる電流がOLEDに供給されるようになるので、各行間でTFT(T1)の特性にばらつきが有ってもそれらの特性が均一化される。そこで、OLEDに供給される電流が上記TFT(T1)の特性ばらつきに起因して大きく変動することを防止して、各画素間の表示ムラ（輝度ムラ）を少なく抑えることができる。

次の行n+1での書き込み時には、図８のタイミングチャートに示す書き込み期間time３において、３本の走査線ScanＡ［n+1］、ScanＢ［n+1］およびScanＣ［n+1］が図中○印を付して示すように全て選択状態となる。またこの書き込み期間time３において、走査線ScanＡ［n］も選択状態となっている。それにより回路の状態は図７に示す通りとなり、この書き込み期間time３においては、データ線１０に流された電流Idataが、行n+1のTFT(T1)および行nのTFT(T1)に流れるようになる。そこでこの場合も、より大きな電流をデータ線１０に流すことができるので、配線容量やドライバ容量の影響を小さく抑えて、所望発光輝度に対応した正確な電流Idataで書き込みすることが可能となる。また、TFT(T1)の特性ばらつきに起因する各画素間の表示ムラ（輝度ムラ）を低減できることも、上に説明した通りである。

次に図９〜図１４を参照して、本発明の第２実施形態による電流制御型駆動回路について説明する。この電流制御型駆動回路も、一例として有機EL表示装置のOLED（有機EL素子）を駆動するためのものであり、素子の構成は図９に示す通り、第１実施形態におけるものと同様である。なおこの図９において、図１中の要素と同等の要素には同番号を付し、それらについての説明は特に必要のない限り省略する（以下、同様）。そしてこの第２実施形態においては、３本の走査線ScanＡ、ScanＢおよびScanＣの選択状態が、第１実施形態におけるものとは異なって、図１０にタイミングチャートを示す通りとなっている。

本実施形態の電流制御型駆動回路において、例えば行n-1での書き込み時には、図１２のタイミングチャートに示す書き込み期間time２において、図中○印を付して示すように走査線ScanＡ［n-1］およびScanＢ［n-1］が選択状態となり、走査線ScanＣ［n-1］は非選択状態となる。またこの書き込み期間time２には、行n-1の後の行nの走査線ScanＡ［n］およびScanＣ［n］も選択状態となる。そこでこの書き込み期間time２における回路の状態は図１１に示す通りとなり、データ線１０に流された電流Idataが行n-1のTFT(T1)に供給されるとともに、この電流Idataが行nのTFT(T1)にも供給され、この行nのTFT(T1)のゲートに発生した電圧は、行nのTFT(T5)を通して行n-1のキャパシタＣｓに保持される。

次に行nでの書き込み時には、図１４のタイミングチャートに示す書き込み期間time３において、図中○印を付して示すように走査線ScanＡ［n］およびScanＢ［n］が選択状態となり、走査線ScanＣ［n］は非選択状態となる。またこの書き込み期間time３には、行nの後の行n+1の走査線ScanＡ［n+1］およびScanＣ［n+1］も選択状態となる。そこでこの書き込み期間time３における回路の状態は図１３に示す通りとなり、データ線１０に流された電流Idataが行nのTFT(T1)に供給されるとともに、この電流Idataが行n+1のTFT(T1)にも供給され、この行n+1のTFT(T1)のゲートに発生した電圧は、行n+1のTFT(T5)を通して行nのキャパシタＣｓに保持される。

以上のようにして本実施形態でも、２つのTFT(T1)に電流Idataを流すようにしたことにより、データ線１０により大きな電流を流すことができるので、配線容量やドライバ容量の影響を小さく抑えて、所望発光輝度に対応した正確な電流Idataで書き込みすることが可能となる。また、TFT(T1)の特性ばらつきに起因する各画素間の表示ムラ（輝度ムラ）が低減できることも、前述の通りである。

次に図１５〜図２０を参照して、本発明の第３実施形態による電流制御型駆動回路について説明する。この電流制御型駆動回路も、一例として有機EL表示装置のOLED（有機EL素子）を駆動するためのものであり、回路構成は図１５に示す通り、第１実施形態におけるものと同様である。そしてこの第３実施形態においては、３本の走査線ScanＡ、ScanＢおよびScanＣの選択状態が、第１実施形態におけるものとは異なって、図１６にタイミングチャートを示す通りとなっている。

本実施形態の電流制御型駆動回路において、例えば行n-1での書き込み時には、図１６のタイミングチャートに示す書き込み期間time１において、図中○印を付して示すように走査線ScanＡ［n-1］、ScanＢ［n-1］および走査線ScanＣ［n-1］が全て選択状態となる。またこの書き込み期間time１には、行n-1の前の行n-2の走査線ScanＡ［n-2］も選択状態となり、さらに行n-1の後の行nの走査線ScanＡ［n］およびScanＣ［n］も選択状態となる。そこでこの書き込み期間time１における回路の状態は図１５に示す通りとなり、データ線１０に流された電流Idataが行n-1のTFT(T1)に供給されるとともに、この電流Idataが行n-2のTFT(T1)にも、さらに行nのTFT(T1)にも供給されるようになる。

次に行nでの書き込み時には、図１８のタイミングチャートに示す書き込み期間time２において、図中○印を付して示すように走査線ScanＡ［n］、ScanＢ［n］および走査線ScanＣ［n］が全て選択状態となる。またこの書き込み期間time２には、行nの前の行n-1の走査線ScanＡ［n-1］も選択状態となり、さらに行nの後の行n+1の走査線ScanＡ［n+1］およびScanＣ［n+1］も選択状態となる。そこでこの書き込み期間time２における回路の状態は図１７に示す通りとなり、データ線１０に流された電流Idataが行nのTFT(T1)に供給されるとともに、この電流Idataが行n-1のTFT(T1)にも、さらに行n+1のTFT(T1)にも供給されるようになる。

次に行n+1での書き込み時には、図２０のタイミングチャートに示す書き込み期間time３において、図中○印を付して示すように走査線ScanＡ［n+1］、ScanＢ［n+1］および走査線ScanＣ［n+1］が全て選択状態となる。またこの書き込み期間time３には、行n+1の前の行nの走査線ScanＡ［n］も選択状態となり、さらに行n+1の後の行n+2の走査線ScanＡ［n+2］およびScanＣ［n+2］も選択状態となる。そこでこの書き込み期間time３における回路の状態は図１９に示す通りとなり、データ線１０に流された電流Idataが行n+1のTFT(T1)に供給されるとともに、この電流Idataが行nのTFT(T1)にも、さらに行n+2のTFT(T1)にも供給されるようになる。

以上説明した通り本実施形態においては、ある行の画素への書き込み時に、１つ前の行のTFT(T1)にも、そして１つ後の行のTFT(T1)にも電流Idataが流れるようになっているから、この書き込み電流Idataの最小値、つまり輝度最小値で発光させるための電流がＩ１であるとすると、データ線１０にはＩ１の３倍の電流を流せるようになる。こうして、より大きな電流をデータ線１０に流すことができれば、配線容量やドライバ容量の影響を小さく抑えて、所望発光輝度に対応した正確な電流Idataで書き込みすることが可能となる。

次に図２１〜図２６を参照して、本発明の第４実施形態による電流制御型駆動回路について説明する。この電流制御型駆動回路も、一例として有機EL表示装置のOLED（有機EL素子）を駆動するためのものであり、回路構成は図２１に示す通り、第１実施形態におけるものから走査線ScanＣが省かれて、各行のTFT(T5)がTFT(T3)とともにその行の走査線ScanＢによって導通状態、非導通状態に設定されるようになっている。そしてこの第４実施形態において、２本の走査線ScanＡおよびScanＢの選択状態は、図２２にタイミングチャートを示す通りとなっている。

本実施形態において、行n-1での書き込み時には、図２２のタイミングチャートに示す書き込み期間time１において、２本の走査線ScanＡ［n-1］およびScanＢ［n-1］が図中○印を付して示すように全て選択状態となり、図２１に示すように行n-1のTFT(T4)、(T3)および (T5)が全て導通状態となる。

次に、行nでの書き込み時には、図２４のタイミングチャートに示す書き込み期間time２において、２本の走査線ScanＡ［n］およびScanＢ［n］が図中○印を付して示すように全て選択状態となり、それにより、図２３に示すように行nのTFT(T4)、(T3)および (T5)が全て導通状態となる。またこの書き込み期間time２では、１行前の行n-1の走査線ScanＡ［n-1］も選択されているので、図２３に示されるように行n-1のTFT(T4)が導通状態となっている。それに加えて走査線ScanＢ［n］が選択されて行nのTFT(T5)が導通状態となっているので、データ線１０に流された電流Idataが行nのTFT(T1)に供給されるとともに、この電流Idataが行n-1のTFT(T1)にも供給され、それら双方の電流に対応して発生した電圧が行nのキャパシタＣｓに保持されることになる。

次に、行n+1での書き込み時には、図２６のタイミングチャートに示す書き込み期間time３において、２本の走査線ScanＡ［n+1］およびScanＢ［n+1］が図中○印を付して示すように全て選択状態となり、それにより、図２５に示すように行n+1のTFT(T4)、(T3)および (T5)が全て導通状態となる。またこの書き込み期間time３では、１行前の行nの走査線ScanＡ［n］も選択されているので、図２５に示されるように行nのTFT(T4)が導通状態となっている。それに加えて走査線ScanＢ［n+1］が選択されて行n+1のTFT(T5)が導通状態となっているので、データ線１０に流された電流Idataが行n+1のTFT(T1)に供給されるとともに、この電流Idataが行nのTFT(T1)にも供給され、それら双方の電流に対応して発生した電圧が行n+1のキャパシタＣｓに保持されることになる。

以上のように本実施形態においては、行nの画素Ｇnへの書き込み時に、１つ前の行n-1のTFT(T1)にも電流Idataが流れるようになっているから、この書き込み電流Idataの最小値、つまり輝度最小値で発光させるための電流がＩ１であるとすると、データ線１０にはＩ１の２倍の電流を流せるようになる。こうして、より大きな電流をデータ線１０に流すことができれば、配線容量やドライバ容量の影響を小さく抑えて、所望発光輝度に対応した正確な電流Idataで書き込みすることが可能となる。

次に図２７〜図３０を参照して、本発明の第５実施形態による電流制御型駆動回路について説明する。この電流制御型駆動回路も、一例として有機EL表示装置のOLED（有機EL素子）を駆動するためのものであり、回路構成は図２７に示す通り、第１実施形態におけるものから走査線ScanＣが省かれて、各行のTFT(T5)がその１つ前の行の走査線ScanＢによって導通状態、非導通状態に設定されるようになっている。そしてこの第５実施形態において、２本の走査線ScanＡおよびScanＢの選択状態は、図２８にタイミングチャートを示す通りとなっている。

本実施形態において、行n-1での書き込み時には、図２８のタイミングチャートに示す書き込み期間time１において、２本の走査線ScanＡ［n-1］およびScanＢ［n-1］が図中○印を付して示すように全て選択状態となり、図２７に示すように行n-1のTFT(T4)および(T3)が導通状態となる。またこの書き込み期間time１においては、走査線ScanＢ［n-1］が選択状態となることにより、１つ後の行nのTFT(T5)が導通状態に設定されるようになっている。

そこでこの書き込み期間time１においては、データ線１０に流された電流Idataが行n-1のTFT(T1)に供給されるとともに、この電流Idataが行nのTFT(T1)にも供給され、それら双方の電流に対応して発生した電圧が行n-1のキャパシタＣｓに保持されることになる。

次に、行nでの書き込み時には、図３０のタイミングチャートに示す書き込み期間time２において、２本の走査線ScanＡ［n］およびScanＢ［n］が図中○印を付して示すように全て選択状態となり、それにより、図２９に示すように行nのTFT(T4)および(T3)が導通状態となる。またこの書き込み期間time２においては、走査線ScanＢ［n］が選択状態となることにより、１つ後の行n+1のTFT(T5)が導通状態に設定されるようになっている。

そこでこの書き込み期間time２においては、データ線１０に流された電流Idataが行nのTFT(T1)に供給されるとともに、この電流Idataが行n+1のTFT(T1)にも供給され、それら双方の電流に対応して発生した電圧が行nのキャパシタＣｓに保持されることになる。

以上のように本実施形態においては、行nの画素Ｇnへの書き込み時に、１つ後の行n+1のTFT(T1)にも電流Idataが流れるようになっているから、この書き込み電流Idataの最小値、つまり輝度最小値で発光させるための電流がＩ１であるとすると、データ線１０にはＩ１の２倍の電流を流せるようになる。こうして、より大きな電流をデータ線１０に流すことができれば、配線容量やドライバ容量の影響を小さく抑えて、所望発光輝度に対応した正確な電流Idataで書き込みすることが可能となる。

以上、発光素子として有機EL素子が用いられた表示装置に適用された実施形態について説明したが、本発明はその他の電流駆動型発光素子を用いる表示装置に適用することも可能である。さらには、そのような表示装置に限らず、例えば前述したように発光素子をマトリクス状に配置し、それらを順次走査して、設定値が変えられる輝度一定の読取光や記録光を発生させるようにした光走査読取装置や光走査記録装置等に対して本発明の電流制御型駆動回路を適用することも可能であり、その場合も本発明による効果は同様に得られるものである。

本発明の第１実施形態による電流制御型駆動回路を示す回路図 図１の回路における各走査線の選択状態を示すタイミングチャート 図１の回路の一つの動作状態を示す回路図 図３の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図１の回路の別の動作状態を示す回路図 図５の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図１の回路のさらに別の動作状態を示す回路図 図７の回路状態を設定する各走査線の選択状態を示すタイミングチャート 本発明の第２実施形態による電流制御型駆動回路を示す回路図 図９の回路における各走査線の選択状態を示すタイミングチャート 図９の回路の一つの動作状態を示す回路図 図１１の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図９の回路の別の動作状態を示す回路図 図１３の回路状態を設定する各走査線の選択状態を示すタイミングチャート 本発明の第３実施形態による電流制御型駆動回路を示す回路図 図１５の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図１５の回路の別の動作状態を示す回路図 図１７の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図１５の回路のさらに別の動作状態を示す回路図 図１９の回路状態を設定する各走査線の選択状態を示すタイミングチャート 本発明の第４実施形態による電流制御型駆動回路を示す回路図 図２１の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図２１の回路の別の動作状態を示す回路図 図２３の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図２１の回路のさらに別の動作状態を示す回路図 図２５の回路状態を設定する各走査線の選択状態を示すタイミングチャート 本発明の第５実施形態による電流制御型駆動回路を示す回路図 図２７の回路状態を設定する各走査線の選択状態を示すタイミングチャート 図２７の回路の別の動作状態を示す回路図 図２９の回路状態を設定する各走査線の選択状態を示すタイミングチャート 従来の電流制御型駆動回路の一例を示す回路図 従来の電流制御型駆動回路と走査回路とを併せて示すブロック図 従来の電流制御型駆動回路の別の例を示す回路図 従来の電流制御型駆動回路のさらに別の例を示す回路図

符号の説明

Ｃｓ キャパシタ
Ｇ 画素
OLED 有機EL素子
Ｐ 画素回路
T1〜T5 薄膜トランジスタ
１ 走査線駆動回路
２ データ線駆動回路
３ 画素
１０ データ線

Claims (10)

1. 電流供給を受けて駆動する素子がマトリクス状に配置された装置において、電流供給する素子を線順次走査により選択する一方、複数のデータ線から印加する印加電流によって出力電流を制御し、その出力電流を、選択された各素子に供給するようにしたアクティブマトリクス方式の電流制御型駆動回路であって、
   印加された電流を電圧に変換する変換部と、この変換部で変換された電圧を保持する保持部と、この保持部に保持された電圧を電流に変換して前記素子に出力電流を流す駆動部とからなる素子回路を１つの素子毎に有する電流制御型駆動回路において、
   前記データ線から与えられる電流を選択的に通す第１の走査スイッチと、前記変換部で変換された電圧を選択的に通す第２の走査スイッチと、前記変換部を相異なる２以上の素子回路間で共有するための第３の走査スイッチとが設けられ、
   前記変換部が、ドレインとゲートとが電気的に短絡して、前記データ線から前記第１の走査スイッチを通して供給された電流によって、ゲート・ソース間に電圧を発生する電界効果トランジスタを含み、
   前記保持部が、前記電界効果トランジスタのゲート・ソース間に発生して、前記第２の走査スイッチが通した電圧を保持するキャパシタを含み、
   前記駆動部が、前記キャパシタの保持電圧に基づいて出力電流を制御する電界効果トランジスタを含み、
   前記第３の走査スイッチにより、１素子への電流供給期間内に２以上の変換部を、この１素子の保持部に接続する構成を有することを特徴とする電流制御型駆動回路。
2. 前記第１の走査スイッチが、第１の走査線に接続された第１の電界効果トランジスタを含み、
   前記変換部が、ドレインとゲートとが電気的に短絡され、前記第１の電界効果トランジスタを通して供給される電流によりゲート・ソース間に電圧を発生させる第２の電界効果トランジスタを含み、
   前記第２の走査スイッチが、第２の走査線にゲートが接続された第３の電界効果トランジスタを含み、
   前記保持部が、前記第２の電界効果トランジスタのゲート・ソース間に発生し、かつ前記第３の電界効果トランジスタを通して与えられる電圧を保持するキャパシタを含み、
   前記駆動部が、前記素子に対して直列に接続され、前記キャパシタの保持電圧に基づいて前記素子を駆動する第４の電界効果トランジスタを含み、
   前記第３の走査スイッチが、第３の走査線にゲートが接続された第４の電界効果トランジスタを含むことを特徴とする請求項１記載の電流制御型駆動回路。
3. 前記選択された各素子に電流供給する際に、電流供給を行う素子回路に対して、走査方向１つ前の素子回路の変換部を共用する構成を有することを特徴とする請求項１または２記載の電流制御型駆動回路。
4. 前記選択された各素子に電流供給する際に、電流供給を行う素子回路に対して、走査方向１つ後の素子回路の変換部を共用する構成を有することを特徴とする請求項１または２記載の電流制御型駆動回路。
5. 前記変換部および駆動部を構成するトランジスタがNチャネルMOSトランジスタであり、
   前記走査スイッチを構成するトランジスタがPチャネルMOSトランジスタであることを特徴とする請求項１から４いずれか１項記載の電流制御型駆動回路。
6. 印加電流に応じて輝度が変化する発光素子をマトリクス状に配して備えるとともに、電流供給する素子を線順次走査により選択する一方、複数のデータ線から印加する印加電流によって出力電流を制御し、その出力電流を、選択された各発光素子に供給するアクティブマトリクス方式の電流制御型駆動回路を備えてなる表示装置であって、
   前記電流制御型駆動回路が、印加された電流を電圧に変換する変換部と、この変換部で変換された電圧を保持する保持部と、この保持部に保持された電圧を電流に変換して出力電流を前記発光素子に流す駆動部とからなる画素回路を１つの発光素子毎に有している表示装置において、
   前記データ線から与えられる電流を選択的に通す第１の走査スイッチと、前記変換部で変換された電圧を選択的に通す第２の走査スイッチと、前記変換部を相異なる２以上の素子回路間で共有するための第３の走査スイッチとが設けられ、
   前記変換部が、ドレインとゲートとが電気的に短絡して、前記データ線から前記第１の走査スイッチを通して供給された電流によって、ゲート・ソース間に電圧を発生する電界効果トランジスタを含み、
   前記保持部が、前記電界効果トランジスタのゲート・ソース間に発生して、前記第２の走査スイッチが通した電圧を保持するキャパシタを含み、
   前記駆動部が、前記キャパシタの保持電圧に基づいて出力電流を制御する電界効果トランジスタを含み、
   前記第３の走査スイッチにより、１発光素子への電流供給期間内に２以上の変換部を、この１発光素子の保持部に接続する構成を有することを特徴とする表示装置。
7. 前記第１の走査スイッチが、第１の走査線に接続された第１の電界効果トランジスタを含み、
   前記変換部が、ドレインとゲートとが電気的に短絡され、前記第１の電界効果トランジスタを通して供給される電流によりゲート・ソース間に電圧を発生させる第２の電界効果トランジスタを含み、
   前記第２の走査スイッチが、第２の走査線にゲートが接続された第３の電界効果トランジスタを含み、
   前記保持部が、前記第２の電界効果トランジスタのゲート・ソース間に発生し、かつ前記第３の電界効果トランジスタを通して与えられる電圧を保持するキャパシタを含み、
   前記駆動部が、前記発光素子に対して直列に接続され、前記キャパシタの保持電圧に基づいて前記発光素子を駆動する第４の電界効果トランジスタを含み、
   前記第３の走査スイッチが、第３の走査線にゲートが接続された第４の電界効果トランジスタを含むことを特徴とする請求項６記載の表示装置。
8. 前記選択された各発光素子に電流供給する際に、電流供給を行う画素回路に対して、走査方向１つ前の画素回路の変換部を共用する構成を有することを特徴とする請求項６または７記載の表示装置。
9. 前記選択された各発光素子に電流供給する際に、電流供給を行う画素回路に対して、走査方向１つ後の画素回路の変換部を共用する構成を有することを特徴とする請求項６または７記載の表示装置。
10. 前記変換部および駆動部を構成するトランジスタがNチャネルMOSトランジスタであり、
    前記走査スイッチを構成するトランジスタがPチャネルMOSトランジスタであることを特徴とする請求項６から９いずれか１項記載の表示装置。

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