JP6699553B2 - 信号処理装置、撮像素子、並びに、電子機器 - Google Patents

信号処理装置、撮像素子、並びに、電子機器 Download PDF

Info

Publication number
JP6699553B2
JP6699553B2 JP2016544183A JP2016544183A JP6699553B2 JP 6699553 B2 JP6699553 B2 JP 6699553B2 JP 2016544183 A JP2016544183 A JP 2016544183A JP 2016544183 A JP2016544183 A JP 2016544183A JP 6699553 B2 JP6699553 B2 JP 6699553B2
Authority
JP
Japan
Prior art keywords
counter
unit
conversion
conversion unit
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016544183A
Other languages
English (en)
Other versions
JPWO2016027729A1 (ja
Inventor
克彦 半澤
克彦 半澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPWO2016027729A1 publication Critical patent/JPWO2016027729A1/ja
Application granted granted Critical
Publication of JP6699553B2 publication Critical patent/JP6699553B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0845—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of power supply variations, e.g. ripple
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Description

本技術は、信号処理装置、撮像素子、並びに、電子機器に関し、特に、カウンタの駆動による電源変動を抑制することができるようにした信号処理装置、撮像素子、並びに、電子機器に関する。
従来、イメージセンサ等に用いられるA/D変換部は、一般的に、シングルスロープA/D変換方式等でA/D変換を行い、カウンタ回路を有している。このようなカウンタ回路は、カウント値の非反転時は電流が流れないが、カウント値の反転時に電流が流れるため、電源変動によりノイズが発生するおそれがあった。特に、カウント値の一斉反転時（全ビット反転時）には大きな電源変動が生じるおそれがあった。
そこでこのような一斉反転を防ぐ方法が考えられた。例えば、カウンタの動作タイミングを、前カウントと後カウントに分けて動作させる方式が考えられた（例えば、特許文献１および特許文献２参照）。また、カウントタイミングをずらしてA/D変換することができるようにポジ・ネガティブエッジを用いた動作も考えられた（例えば、特許文献３）参照。
特開２００９−４９４５９号公報 特開２００９−２０６７０９号公報 特開２０１１−２５９０１６号公報
しかしながら、カウンタの駆動による電源変動は、カウント値の一斉反転時以外においても発生するため、これらの方法で十分に電源変動を抑制することができない場合があるおそれがあった。
本技術は、このような状況に鑑みて提案されたものであり、カウンタの駆動による電源変動を抑制することができるようにすることを目的とする。
本技術の一側面は、所定のアップカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが前記第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部とを備え、前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される信号処理装置である。
前記第１のカウンタおよび前記第２のカウンタは、非同期式のカウンタであるようにすることができる。
前記第１のカウンタおよび前記第２のカウンタは、同期式のカウンタであるようにすることができる。
前記第１のカウンタおよび前記第２のカウンタは、JKフリップフロップにより構成されるようにすることができる。
前記第１のカウンタおよび前記第２のカウンタは、Ｄフリップフロップにより構成されるようにすることができる。
前記第１のカウンタは、アップダウンカウンタをアップカウンタとして駆動させたものであり、前記第２のカウンタは、前記アップダウンカウンタをダウンカウンタとして駆動させたものであるようにすることができる。
前記第１のカウンタおよび前記第２のカウンタは、バイナリカウンタであるようにすることができる。
前記第１のカウンタおよび前記第２のカウンタは、グレイコードカウンタであるようにすることができる。
前記第１のカウンタおよび前記第２のカウンタは、TDC（Time to Digital Converter）を用いたカウンタであるようにすることができる。
前記第１のA/D変換部および前記第２のA/D変換部は、シングルスロープA/D変換方式で前記アナログ信号をA/D変換することができる。
前記第１のA/D変換部および前記第２のA/D変換部は、積分型A/D変換方式で前記アナログ信号をA/D変換することができる。
前記第１のA/D変換部および前記第２のA/D変換部が、１つずつ交互に並ぶように１行に配置されるようにすることができる。
前記第１のA/D変換部および前記第２のA/D変換部が、複数個ずつ交互に並ぶように１行に配置されるようにすることができる。
前記第１のA/D変換部および前記第２のA/D変換部が、行方向に１つずつ交互に並ぶように行列状に配置されるようにすることができる。
前記第１のA/D変換部および前記第２のA/D変換部が、行方向および列方向に１つずつ交互に並ぶように行列状に配置されるようにすることができる。
前記第１のA/D変換部および前記第２のA/D変換部は、画素領域内の、自身に割り当てられた単位画素列に属する単位画素から読み出された信号をA/D変換することができる。
前記第１のA/D変換部および前記第２のA/D変換部は、画素領域内の、自身に割り当てられた部分領域内の単位画素から読み出された信号をA/D変換することができる。
本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、所定のアップカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが前記第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部とを備え、前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される撮像素子である。
本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、所定のアップカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが前記第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部とを備え、前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される電子機器である。
本技術の一側面においては、所定のアップカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部とが、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。
本技術の他の側面においては、撮像素子において、所定のアップカウンタである第１のカウンタを用いて、複数の単位画素が行列状に配置される画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第２のA/D変換部とが、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。
本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、所定のアップカウンタである第１のカウンタを用いて、画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、画素アレイに配置された単位画素から読み出されたアナログ信号をA/D変換する第２のA/D変換部とが、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。
本技術によれば、信号を処理することが出来る。また本技術によれば、カウンタの駆動による電源変動を抑制することができる。
イメージセンサの主な構成例を示す図である。 画素アレイの主な構成例を示す図である。 単位画素の主な構成例を示す図である。 A/D変換部の主な構成例を示す図である。 カウンタの主な構成例を示す図である。 カウント値の変動の様子の例を説明するタイミングチャートである。 電源変動の様子の例を説明するタイミングチャートである。 電源変動の様子の例を説明するタイミングチャートである。 カウンタ動作時の電源変動を説明する図である。 AC特性についてのシミュレーションの様子を説明する図である。 実負荷での特性についてのシミュレーションの様子を説明する図である。 実負荷での特性についてのシミュレーションの様子を説明する図である。 実負荷での特性についてのシミュレーションの様子を説明する図である。 カウンタの他の構成例を示す図である。 カウンタの他の構成例を示す図である。 カウンタの他の構成例を示す図である。 カウンタの他の例を示すタイミングチャートである。 カウンタの他の例を示すタイミングチャートである。 カラムA/D変換部の他の構成例を示す図である。 カウンタの配置例を示す図である。 イメージセンサの物理構成の例を示す図である。 イメージセンサの他の構成例を示す図である。 イメージセンサの他の構成例を示す図である。 カウンタの他の配置例を示す図である。 カウンタの他の配置例を示す図である。 カウンタの他の配置例を示す図である。 撮像装置の主な構成例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ・カラムA/D変換部）
２．第２の実施の形態（イメージセンサ・エリアA/D変換部）
３．第３の実施の形態（撮像装置）
＜１．第１の実施の形態＞
＜カウンタ駆動による電源変動＞
イメージセンサ等に用いられるA/D変換部は、一般的に、シングルスロープA/D変換方式等でA/D変換を行うものであり、カウンタ回路を有している。このようなカウンタ回路は、カウント値の非反転時は電流が流れないが、カウント値の反転時に電流が流れるため、電源変動によりノイズが発生するおそれがあった。特に、カウント値の一斉反転時（全ビット反転時）には大きな電源変動が生じるおそれがあった。
そこでこのような一斉反転を防ぐ方法が考えられた。例えば、特許文献１や特許文献２においては、カウンタの動作タイミングを、前カウントと後カウントに分けて動作させる方式が開示された。また、特許文献３においては、カウントタイミングをずらしてA/D変換することができるようにポジ・ネガティブエッジを用いた動作が開示された。ただし、これらの方法の場合、DDR（Double Data Rate）駆動した場合に比べ、A/D周波数が半分になってしまう。
また、カウンタの駆動による電源変動は、カウント値の一斉反転時以外においても発生するため、これらの方法で十分に電源変動を抑制することができない場合があった。
例えば、イメージセンサにおいて、画素領域の単位画素のカラム（列）毎にA/D変換部（カラムA/D変換部）を設け、各カラムの信号を並行してA/D変換する方法があるが、このような場合、イメージセンサには多数のカラムA/D変換部が互いの近傍に配置され、それらが同時に駆動する。そのため、カウント値が1bit反転する場合でも、全カラムが反転することにより大きな電流変動が起き、電源が大きく揺れるおそれがあった。
したがって、この電源変動を考慮してカウンタの動作マージンを確保しなければならず、それにより電源電圧を低減することが困難になってしまうことがあった。また、大きな電源変動が発生するおそれがあるため、その電源変動を抑制するために大きなデカップ容量を設ける必要があった。
＜極性の異なるカウンタの併用＞
そこで、カウントタイミングが互いに同一で、カウント値の極性が互いに反対である２種類のカウンタの一方を有する第１のA/D変換部と、他方を有する第２のA/D変換部とを、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置するようにする。
例えば、信号処理装置において、所定のカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、カウントタイミングが第１のカウンタと同一であり、かつ、カウント値の極性が第１のカウンタと反対である第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部とを備え、第１のA/D変換部および第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置されるようにする。
このようにすることにより、第１のA/D変換部のカウンタの駆動による電源変動と、第２のA/D変換部のカウンタの駆動による電源変動とが互いに打ち消し合うので、全体として、カウンタの駆動による電源変動が抑制される。これによりノイズの発生が抑制される。したがって、例えばイメージセンサの場合、撮像画像の画質の低減を抑制することができる。
＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図１に示す。図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
図１に示されるように、イメージセンサ１００は、画素アレイ１０１、参照電圧発生部１０２、A/D変換部１０３、水平転送部１０４、制御部１１１、および垂直走査部１１２を有する。
画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。画素アレイ１０１の構成の詳細については後述するが、単位画素から読み出されたアナログ信号は、垂直信号線１２１−１乃至垂直信号線１２１−Ｎのいずれかを介してA/D変換部１０３に伝送される。以下において、垂直信号線１２１−１乃至垂直信号線１２１−Ｎを互いに区別して説明する必要が無い場合、垂直信号線１２１と称する。
参照電圧発生部１０２は、A/D変換部１０３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。この参照信号の波形は任意である。例えば、参照信号をランプ波（のこぎり波）としてもよい。以下においては、参照信号としてランプ波（Ramp）を用いる場合を例に説明する。参照電圧発生部１０２は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線１２２を介してA/D変換部１０３に供給される。
A/D変換部１０３は、その参照信号を用いて、画素アレイ１０１から垂直信号線１２１を介して伝送される（各単位画素から読み出された）アナログ信号等をA/D変換し、そのデジタルデータを、信号線１２３−１乃至信号線１２３−Ｎのいずれかを介して水平転送部１０４に出力する。以下において、信号線１２３−１乃至信号線１２３−Ｎを互いに区別して説明する必要が無い場合、信号線１２３と称する。
水平転送部１０４は、A/D変換部１０３から信号線１２３を介して供給されるデジタルデータを、信号線１２４を介してイメージセンサ１００の外部等に転送する。
制御部１１１は、制御線１３１を介して制御信号を供給することにより参照電圧発生部１０２を制御する。また、制御部１１１は、制御線１３２を介して制御信号を供給することによりA/D変換部１０３を制御する。また、制御部１１１は、制御線１３３を介して制御信号を供給することにより水平転送部１０４を制御する。また、制御部１１１は、制御線１３４を介して制御信号を供給することにより垂直走査部１１２を制御する。このように、イメージセンサ１００の各部を制御することにより、制御部１１１は、イメージセンサ１００全体の動作（各部の動作）を制御する。
なお、図１においては、上述した制御線１３１乃至制御線１３４がそれぞれ１本の点線（点線矢印）により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。
垂直走査部１１２は、制御部１１１に制御されて、制御線１２５−１乃至制御線１２５−Ｍを介して制御信号を供給することにより、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。なお、以下において、制御線１２５−１乃至制御線１２５−Ｍを互いに区別して説明する必要が無い場合、制御線１２５と称する。
＜画素アレイ＞
画素アレイ１０１の主な構成例を図２に示す。上述したように、画素領域（画素アレイ１０１）には、複数の単位画素が面状に並べられて配置されている。図２の例の場合、Ｍ×Ｎ個の単位画素１４１（単位画素１４１−１１乃至単位画素１４１−ＭＮ）が、Ｍ行Ｎ列の行列状（アレイ状）に並べられて配置されている（Ｍ、Ｎは任意の自然数）。以下において、単位画素１４１−１１乃至単位画素１４１−ＭＮを互いに区別して説明する必要が無い場合、単位画素１４１と称する。単位画素１４１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。
図２に示されるように、単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）が形成されている。そして、各垂直信号線１２１は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号をA/D変換部１０３に伝送する。また、図２に示されるように、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線１２５（制御線１２５−１乃至制御線１２５−Ｍ）が形成されている。そして、各制御線１２５は、自身に対応する単位画素行の各単位画素に接続され、垂直走査部１１２から供給される制御信号を、その各単位画素に伝送する。
つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線１２１と、自身が属する単位画素行に割り当てられた制御線１２５とに接続されており、その制御線１２５を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２１を介してA/D変換部１０３に供給する。
なお、図２において各行の制御線１２５は１本の線として示されているが、この各行の制御線１２５が複数の制御線により構成されるようにしてもよい。
＜単位画素構成＞
図３は、単位画素１４１の回路構成の主な構成の例を示す図である。図３に示されるように、単位画素１４１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、およびセレクトトランジスタ１５５を有する。
フォトダイオード（PD）１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード（PD）１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続され、光電荷が光正孔として読み出される方式としてもよい。
転送トランジスタ１５２は、フォトダイオード（PD）１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、垂直走査部１１２から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。つまり、この転送制御線（TRG）は、図２の制御線１２５に含まれる。
転送制御線（TRG）の信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１５１からの光電荷の転送が行われない（フォトダイオード（PD）１５１において光電荷が蓄積される）。これに対して、転送制御線（TRG）の信号がオン状態のとき、フォトダイオード（PD）１５１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。
リセットトランジスタ１５３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１５３のゲート電極には、垂直走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。つまり、このリセット制御線（RST）は、図２の制御線１２５に含まれる。
リセット制御線（RST）の信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。
増幅トランジスタ１５４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。
例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１５５に出力する。
セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２１（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、垂直走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。つまり、このセレクト制御線（SEL）は、図２の制御線１２５に含まれる。
セレクト制御線（SEL）の信号（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号として、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。
＜A/D変換部の構成＞
次に、図４を参照して、A/D変換部１０３（図１）の構成例について説明する。図４に示されるように、A/D変換部１０３は、カラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎを有する。以下において、カラムA/D変換部１６１−1乃至カラムA/D変換部１６１−Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部１６１と称する。カラムA/D変換部１６１は、画素アレイ１０１のカラム（単位画素列）毎に設けられている。
そして、図４に示されるように、各カラムA/D変換部１６１（カラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎ）には、自身に対応するカラムの垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）と、参照信号線１２２とが接続されている。カラムA/D変換部１６１は、シングルスロープA/D変換方式でA/D変換を行う。すなわち、各カラムA/D変換部１６１は、自身に対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される信号を、参照信号線１２２を介して参照電圧発生部１０２から供給される参照信号を利用して、A/D変換する。
また、図４に示されるように、各カラムA/D変換部１６１には、自身に対応するカラムの信号線１２３（信号線１２３−１乃至信号線１２３−Ｎ）が接続されている。各カラムA/D変換部１６１は、自身において得られたA/D変換結果を、自身に対応する信号線１２３を介して水平転送部１０４に供給する。
各カラムA/D変換部１６１は、制御線１３２を介して制御部１１１から供給される制御信号（すなわち、制御部１１１の制御）に基づいて駆動する。
図４において左から奇数番目のカラムに対応するカラムA/D変換部１６１（例えば、カラムA/D変換部１６１−１、カラムA/D変換部１６１−３、・・・カラムA/D変換部１６１−（Ｎ−１））は、比較部１７１、アップカウンタ１７２、キャパシタ１７３、およびキャパシタ１７４を有する。また、左から偶数番目のカラムに対応するカラムA/D変換部１６１（例えば、カラムA/D変換部１６１−２、カラムA/D変換部１６１−４、・・・カラムA/D変換部１６１−Ｎ）は、比較部１７１、キャパシタ１７３、キャパシタ１７４、およびダウンカウンタ１７５を有する。なお、図４においては、Ｎが偶数の場合の例を示しているが、Ｎは、奇数であってもよい。その場合、カラムA/D変換部１６１−Ｎが左から奇数番目のカラムA/D変換部１６１となり、カラムA/D変換部１６１−（Ｎ−１）が左から偶数番目のカラムA/D変換部１６１となる。
比較部１７１は、垂直信号線１２１およびキャパシタ１７４を介して入力される入力信号（例えば単位画素１４１から読み出されたアナログ信号）と、参照信号線１２２およびキャパシタ１７３を介して入力される参照信号とを比較し（信号レベルの比較を行い）、その比較結果をアップカウンタ１７２若しくはダウンカウンタ１７５に出力する。つまり、比較部１７１は、入力信号と参照信号とのいずれの信号レベルが大きいかを示す信号を出力する。
例えば、この比較結果を示す信号は、１ビットのデジタルデータである。例えば、参照信号の信号レベルが、入力信号の信号レベルより大きい場合、この比較結果を示す信号の値が「０」となり、逆の場合、値が「１」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。
キャパシタ１７３およびキャパシタ１７４は、容量が固定の（所定の容量を有する）キャパシタである。
アップカウンタ１７２およびダウンカウンタ１７５は、カウント開始から、比較部１７１から供給される比較結果が反転（比較部１７１の出力の信号レベルが変化）するまでの時間（例えば、クロック信号のクロック数）をカウントする。そして、アップカウンタ１７２およびダウンカウンタ１７５は、比較結果が反転した時点でそれまでのカウント値を、入力信号のA/D変換結果（つまり、単位画素１４１から読み出された信号のデジタルデータ）として、信号線１２３を介して水平転送部１０４に出力する。なお、アップカウンタ１７２およびダウンカウンタ１７５が出力するカウント値のビット長（桁数）は、任意である。
アップカウンタ１７２とダウンカウンタ１７５は、カウントタイミングが互いに同一であるが、カウント値の極性が互いに反対のカウンタである。例えば、アップカウンタ１７２は、全ビット「０」の状態からカウントを開始し、カウントの度にカウント値を「１」ずつ増加させる（インクリメントする）。これに対してダウンカウンタ１７５は、例えば、全ビット「１」の状態からカウントを開始し、カウントの度にカウント値を「１」ずつ減少させる（デクリメントする）。アップカウンタ１７２とダウンカウンタ１７５は、このようなカウントを同一のタイミングで行う。
アップカウンタ１７２やダウンカウンタ１７５の駆動により電源変動が生じるが、イメージセンサ１００において、このような構成のカラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎは、その互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される。
＜カウンタの構成＞
次に、図５を参照して、アップカウンタ１７２やダウンカウンタ１７５の構成例について説明する。アップカウンタ１７２やダウンカウンタ１７５として、例えば、バイナリカウンタを用いるようにしてもよい。アップカウンタ１７２は、例えば図５のＡのように組み合わされた複数のJKフリップフロップ（例えば、JKフリップフロップ１８１−１、JKフリップフロップ１８１−２、JKフリップフロップ１８１−３、・・・）を有する非同期式のカウンタにより構成されるようにしてもよい。同様に、ダウンカウンタ１７５は、例えば図５のＢのように組み合わされた複数のJKフリップフロップ（例えば、JKフリップフロップ１８１−１、JKフリップフロップ１８１−２、JKフリップフロップ１８１−３、・・・）を有する非同期式のカウンタにより構成されるようにしてもよい。以下において、これらのJKフリップフロップを互いに区別して説明する必要が無い場合、JKフリップフロップ１８１と称する。
図５のＡに示される構成のカウンタは、カウント値が３ビットであるとすると、図５のＣの例のようにカウント値を出力する。また、図５のＢに示される構成のカウンタは、カウント値が３ビットであるとすると、図５のＤの例のようにカウント値を出力する。A/D変換部１０３（各カラムA/D変換部１６１）においては、これらのカウントタイミングが互いに揃えられ、図６の例のようにカウント値を出力する。図６のＡは、アップカウンタ１７２が出力するカウント値（４ビット）の例を示し、図６のＢは、ダウンカウンタ１７５が出力するカウント値（４ビット）の例を示す。このように、アップカウンタ１７２とダウンカウンタ１７５は、カウントタイミングが互いに同一であり、かつ、カウント値の極性が互いに反対である。そのため、カウント値の各ビットは、同時刻に互いに逆向きに変動する。例えば、アップカウンタ１７２のBIT1がロー（Low）からハイ（High）に変化するのと同時に、ダウンカウンタ１７５のBIT1がハイ（High）からロー（Low）に変化する。他のビットも同様である。
＜電源変動の比較＞
一般的なイメージセンサのように、全てのカラムA/D変換部において同一のカウンタを用いると、図７に示される例のように、VDDとVSSの両方で電源変動が生じるが、それらの変動タイミングが互いにずれており、それぞれ大きな変動となっている。
これに対して、図４の例のように、アップカウンタ１７２を有するカラムA/D変換部１６１と、ダウンカウンタ１７５を有するカラムA/D変換部１６１とを用いることにより、図８に示される例のように、VDDとVSSの電源変動のタイミングが一致するので、互いに打ち消し合い、その変動幅が抑制される。
より具体的に説明すると、一般的なイメージセンサのように、全てのカラムA/D変換部において同一のカウンタを用いる場合、図９のＡに示されるように、入出力端子の信号レベルの変化の方向が全カラムで揃っているため、VDDの電源変動とVSSの電源変動が互いに異なるタイミングに集中する。そのため、それらの電源変動がそれぞれ大きなものとなってしまう。
これに対して、図４の例のように、アップカウンタ１７２を有するカラムA/D変換部１６１と、ダウンカウンタ１７５を有するカラムA/D変換部１６１とを用いる場合、図９のＢに示されるように、入出力端子の信号レベルの変化の方向が全カラムで揃わないため、VDDの電源変動とVSSの電源変動が、図９のＡの例におけるVDDの電源変動タイミングと、VSSの電源変動タイミングの両方に分散する。そのため、それぞれの電源変動のピークが抑制される。さらに、VDDの電源変動とVSSの電源変動が同タイミングにおいて発生するため、互いに打ち消し合うので、さらに、電源変動のピークが抑制される。
このように、電源とGNDが同時かつ反対に動作するため、ミラー効果が生まれる。これによりデカップ容量が大きく見え、従来と同サイズの容量でも電源変動をより抑制することができる。換言するに、変動量を同じで良いなら、デカップ容量をより小さくすることができる。
＜AC特性＞
このように、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１との両方を有するA/D変換部１０３と、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１との内の一方のみを有する一般的なA/D変換部とでその周波数特性（AC特性）を比較する。
図１０のＡは、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１との内の一方のみを有する一般的なA/D変換部を表した回路である。図１０のＢは、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１との両方を有するA/D変換部１０３を表した回路である。図１０のＣは、理想的なローパスフィルタを表した回路である。
これらの回路を用いて周波数特性をシミュレーションして比較した結果を図１０のＤに示す。図１０のＤに示されるグラフにおいて、点線は図１０のＡに示される回路（すなわち、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１との内の一方のみを有する一般的なA/D変換部）の周波数特性を示す。また、実線は図１０のＢに示される回路（すなわち、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１との両方を有するA/D変換部１０３）の周波数特性を示し、一点鎖線は図１０のＣに示される回路（すなわち、理想的なローパスフィルタ）の周波数特性を示す。
図１０のＤのグラフに示されるように、A/D変換部１０３は、一般的なA/D変換部やさらには理想的なローパスフィルタよりも高周波成分を抑制することができる。特に、上述した一般的なA/D変換部の場合、対向電極にも抵抗があり、高周波のゲインが0.5程度になっていたが、A/D変換部１０３の場合、理想的なローパスフィルタの場合と同様に、高周波ゲインを略「０」まで抑制することができる。ミラー効果によりデカップ容量の容量値が２倍の場合と等価となるので、カットオフ周波数を半分にすることができる。
なお、仮に、デカップ容量の対極電源線に抵抗が無い場合、フィルタ効果が低減してしまうが、理想的なローパスフィルタと同様に対極電源線に抵抗が無いものと同様の効果が得られ、高周波成分のゲインをより低く抑えることができる。
＜実負荷での特性＞
次に、互いに同一のカウントタイミングを有し、互いにカウント値の極性が反対のアップカウンタとダウンカウンタの両方を用いる場合の、実負荷の特性のシミュレーションについて説明する。
シミュレーション条件を図１１のＡのようにし、図１１のＢに示されるような構成の回路を用いてシミュレーションを行う。そして、図１１のＢに示される回路（すなわち、本技術を適用したA/D変換部１０３を表す回路）のシミュレーション結果と、図１１のＢに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路（すなわち、一般的なA/D変換部を表す回路）のシミュレーション結果とを比較する。
これらの回路のシミュレーション結果について、図１１のＢに示される観測点において観測したVDD電圧とVDD電流を比較したものを図１２に示す。図１２の上側のVDD電圧とVDD電流が、図１１のＢに示される回路のシミュレーション結果を示し、下側のVDD電圧とVDD電流が、図１１のＢに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路のシミュレーション結果を示す。
図１２に示されるように、図１１のＢに示される回路（すなわち、本技術を適用したA/D変換部１０３を表す回路）の方が、図１１のＢに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路（すなわち、一般的なA/D変換部を表す回路）よりも、VDD電圧の変動のピークを抑制することができる。
また、図１１のＢに示される観測点において観測したVSS電圧とVSS電流を比較したものを図１３に示す。図１３の上側のVSS電圧とVSS電流が、図１１のＢに示される回路のシミュレーション結果を示し、下側のVSS電圧とVSS電流が、図１１のＢに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路のシミュレーション結果を示す。
図１２に示されるように、図１１のＢに示される回路（すなわち、本技術を適用したA/D変換部１０３を表す回路）の方が、図１１のＢに示される回路に含まれるカウンタをアップカウンタのみ若しくはダウンカウンタのみとした回路（すなわち、一般的なA/D変換部を表す回路）よりも、VSS電圧の変動のピークを抑制することができる。
以上のように、A/D変換部１０３は、カウンタの駆動による電源変動を抑制することができる。これにより、カラムA/D変換部１６１（A/D変換部１０３）は、より正確にA/D変換を行うことができる。そして、イメージセンサ１００は、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
また、これにより、カウンタの動作マージンを低減させることができ、電源電圧を低減させることができる。
＜カウンタの構成の他の例＞
なお、上述したアップカウンタ１７２およびダウンカウンタ１７５の構成は、任意であり、図５の例に限定されない。例えば、図５においては、非同期式のアップカウンタおよびダウンカウンタを用いるように説明したが、図１４のＡに示されるような非同期式のアップダウンカウンタを用いるようにしてもよい。図１４のＡに示されるように、この非同期式のアップダウンカウンタは、JKフリップフロップ１８１とセレクタ（セレクタ２０１−１、セレクタ２０１−２、・・・）により構成される。各セレクタを互いに区別して説明する必要が無い場合、セレクタ２０１と称する。
セレクタ２０１の構成は任意であるが、例えば、図１４のＢに示されるような構成としてもよい。図１４のＢの例において、セレクタ２０１は、NOT２１１、AND２１２、AND２１３、およびOR２１４を有し、前段のJKフリップフロップ１８１の２出力のうちの一方を選択する。このセレクタ２０１を選択することにより、この非同期式のアップダウンカウンタは、アップカウンタとしてもダウンカウンタとしても動作させることができる。
つまり、図１４のＡに示される非同期式のアップダウンカウンタをアップカウンタとして動作させて、それをアップカウンタ１７２とし、図１４のＡに示される非同期式のアップダウンカウンタをダウンカウンタとして動作させて、それをダウンカウンタ１７５としてもよい。このようにすることにより、アップカウンタ１７２を用いるカラムA/D変換部１６１の構成と、ダウンカウンタ１７５を用いるカラムA/D変換部１６１の構成とを互いに同一とすることができるので、構成の違いにより生じるカラム間の特性の差を抑制することができる。
また、同期式のカウンタを用いるようにしてもよい。例えば、アップカウンタ１７２として、図１５のＡに示されるように組み合わせられた複数のJKフリップフロップ１８１とAND２２１を有する同期式のアップカウンタを用いるようにしてもよい。このカウンタのカウント値の波形の例を図１５のＢに示す。この場合、ダウンカウンタ１７５についても、同期式のダウンカウンタを用いるようにすればよい。
また、Ｄフリップフロップを用いたカウンタを適用するようにしてもよい。例えば、アップカウンタ１７２として、図１６のＡに示されるように組み合わせられた複数のＤフリップフロップ（Ｄフリップフロップ２３１−１、Ｄフリップフロップ２３１−２、Ｄフリップフロップ２３１−３、・・・）を有する非同期式のアップカウンタを用いるようにしてもよい。以下において、各Ｄフリップフロップを互いに区別して説明する必要が無い場合、Ｄフリップフロップ２３１と称する。このカウンタのカウント値の波形の例を図１６のＢに示す。この場合、ダウンカウンタ１７５についても、Ｄフリップフロップ２３１を有する非同期式のダウンカウンタを用いるようにすればよい。
さらに、アップカウンタ１７２およびダウンカウンタ１７５として、バイナリカウンタではなく、グレイコードカウンタ（グレイコードを用いたアップカウンタをグレイコードアップカウンタとも称する。各ビットを反転させたダウンカウンタをグレイコードダウンカウンタとも称する。）を用いるようにしてもよい。図１７のＡに、グレイコードアップカウンタから出力されるカウント値の各ビットの波形の例を示し、図１７のＢに、グレイコードダウンカウンタから出力されるカウント値の各ビットの波形の例を示す。
さらに、アップカウンタ１７２およびダウンカウンタ１７５として、バイナリカウンタではなく、TDC（Time to Digital Converter）を用いたカウンタ（TDCカウンタとも称する。TDCを用いたアップカウンタをTDCアップカウンタとも称する。TDCを用いたダウンカウンタをTDCダウンカウンタとも称する）を用いるようにしてもよい。図１８のＡに、TDCアップカウンタから出力されるカウント値の各ビットの波形の例を示し、図１８のＢに、TDCダウンカウンタから出力されるカウント値の各ビットの波形の例を示す。
これらのいずれの場合も、アップカウンタ１７２とダウンカウンタ１７５との間で、カウントタイミングを互いに同一とし、カウント値の極性を互いに反対とすることにより、A/D変換部１０３は、カウンタの駆動による電源変動を抑制することができる。
＜カラムA/D変換部の他の構成＞
また、図４を参照して、カラムA/D変換部１６１の構成例について説明したが、カラムA/D変換部１６１の構成は任意である。また、カラムA/D変換部１６１のA/D変換の方式も任意であり、シングルスロープA/D変換方式以外の方式でA/D変換を行うようにしてもよい。
例えば、カラムA/D変換部１６１が、積分型のA/D変換方式でA/D変換を行うようにしてもよい。その場合の、カラムA/D変換部１６１の構成例を図１９に示す。
この場合、図１９に示されるように、カラムA/D変換部１６１−１は、スイッチ２４１、抵抗２４２、積分部２４３、キャパシタ２４４、比較部２４５、およびアップカウンタ２４６を有する。これに対して、カラムA/D変換部１６１−２は、スイッチ２４１、抵抗２４２、積分部２４３、キャパシタ２４４、比較部２４５、およびダウンカウンタ２４７を有する。
つまり、図４の例の場合と同様に、アップカウンタ２４６を有するカラムA/D変換部１６１と、ダウンカウンタ２４７を有するカラムA/D変換部１６１とが、１つずつ交互に並べられている。つまり、このような構成の複数のカラムA/D変換部１６１が、その互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置されている。そして、アップカウンタ２４６とダウンカウンタ２４７は、カウントタイミングを互いに同一とし、カウント値の極性を互いに反対として動作する。
このようにカラムA/D変換部１６１が、積分型のA/D変換方式でA/D変換を行う場合であっても、アップカウンタ２４６とダウンカウンタ２４７の動作により電源変動が生じる。そのため、上述したような構成とすることにより、VDDとVSSの電源変動のタイミングが一致して互いに打ち消し合うので、電源変動幅が抑制される。つまり、この場合も、A/D変換部１０３は、カウンタの駆動による電源変動を抑制することができる。
以上においては、本技術を適用したA/D変換部１０３をイメージセンサに適用し、画素領域から読み出された画素信号等をA/D変換するように説明したが、本技術を適用したA/D変換部１０３がA/D変換するアナログ信号は任意であり、画素信号以外の信号をA/D変換することができる。例えば、マイクロホン等から出力される音声信号やモータ出力等であってもよい。すなわち、本技術を適用したA/D変換部１０３は、イメージセンサ以外の、アナログ信号をA/D変換する任意のデバイスに適用することができる。特に、互いに近傍に配置された複数のA/D変換部を用いて、多数のアナログ信号を並行してA/D変換するようなデバイスに適用するとより大きな効果を得ることができる。
また、以上においては、カウンタを用いてA/D変換を行うA/D変換部を例に用いて本技術を説明したが、カウンタを用いて行われる処理はA/D変換に限らずどのような処理であってもよい。すなわち、本技術は、複数のカウンタを用いて処理を行う任意の処理部に適用することができる。
＜カウンタの配置＞
なお、以上においては、アップカウンタを有するカラムA/D変換部と、ダウンカウンタを有するカラムA/D変換部とを互いの近傍に配置するように説明したが、それらのカラムA/D変換部の配置位置は、互いの近傍である限り任意である。例えば、図２０のＡに示されるように、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１とが１つずつ交互に並ぶように１行に配置されるようにしてもよい。また、例えば、図２０のＢに示されるように、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１とが複数ずつ交互に並ぶように１行に配置されるようにしてもよい。これらの例のように各カラムA/D変換部１６１を配置することにより、アップカウンタ１７２とダウンカウンタ１７５とを互いの近傍に配置することができ、カウンタの駆動による電源変動を抑制することができる。
なお、カラムA/D変換部の配置位置は、上述した例に限定されない。例えば、カラムA/D変換部を複数行に配置するようにしてもよい。また、アップカウンタ１７２を有するカラムA/D変換部１６１とダウンカウンタ１７５を有するカラムA/D変換部１６１とが互いに同数でなくてもよい。
そして、さらに、各カラムA/D変換部１６１のカウンタを、そのカラムA/D変換部１６１が配置される領域内の所定の位置に配置するようにしてもよい。例えば、図２０の例のように、カラムA/D変換部１６１の図中下側に、カウンタ（アップカウンタ１７２若しくはダウンカウンタ１７５）を配置するようにしてもよい。
このようにすることにより、図２０のＡの例の場合、アップカウンタ１７２およびダウンカウンタ１７５が１つずつ交互に並ぶように１行に配置される。また、図２０のＢの例の場合、アップカウンタ１７２およびダウンカウンタ１７５が複数ずつ交互に並ぶように１行に配置される。つまり、アップカウンタ１７２とダウンカウンタ１７５とを互いのより近傍に配置することができ、カウンタの駆動による電源変動を抑制することができる。
もちろん、カウンタのカラムA/D変換部内における位置は任意であり、これらの例以外であってもよい。例えば、各カラムA/D変換部（カウンタを用いる何らかの処理部）におけるカウンタの位置が全て同一でなくてもよい。また、各カラムA/D変換部（カウンタを用いる何らかの処理部）が有するカウンタの数が全て同一でなくてもよい。
＜イメージセンサの物理構成＞
なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ（チップ）や、そのパッケージ（チップ）が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ（チップ）として実現する場合、そのパッケージ（チップ）において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。
図２１は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。
図２１のＡに示される例の場合、図１等を参照して説明したイメージセンサ１００の回路構成は、全て単一の半導体基板に形成される。図２１のＡの例の場合、画素・アナログ処理部３０１、デジタル処理部３０２、およびフレームメモリ３０３を囲むように出力部３０４−１乃至出力部３０４−４が配置されている。画素・アナログ処理部３０１は、画素アレイ１０１やA/D変換部１０３等のアナログ構成が形成される領域である。出力部３０４−１乃至出力部３０４−４は、例えば、I/Oセル等の構成が配置される領域である。
もちろん、図２１のＡの構成例は一例であり、各処理部の構成の配置は、この例に限らない。
図２１のＢに示される例の場合、図１等を参照して説明したイメージセンサ１００の回路構成は、互いに重畳される２枚の半導体基板（積層基板（画素基板３１１および回路基板３１２））に形成される。
画素基板３１１には、画素・アナログ処理部３０１、デジタル処理部３０２、並びに、出力部３０４−１および出力部３０４−２が形成される。出力部３０４−１および出力部３０４−２は、例えば、I/Oセル等の構成が配置される領域である。
また、回路基板３１２には、フレームメモリ３０３が形成されている。
上述したように画素基板３１１および回路基板３１２は、互いに重畳され、多層構造（積層構造）を形成する。画素基板３１１に形成される画素・アナログ処理部３０１と、回路基板３１２に形成されるフレームメモリ３０３とは、ビア領域（VIA）３１３−１とビア領域（VIA）３１４−１とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。同様に、画素基板３１１に形成されるデジタル処理部３０２と、回路基板３１２に形成されるフレームメモリ３０３とは、ビア領域（VIA）３１３−２とビア領域（VIA）３１４−２とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。
このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層チップ）の数（層数）は任意であり、例えば、図２１のＣに示されるように、３層以上であってもよい。
図２１のＣの例の場合、イメージセンサ１００は、半導体基板３２１、半導体基板３２２、および半導体基板３２３を有する。半導体基板３２１乃至半導体基板３２３は、互いに重畳され、多層構造（積層構造）を形成する。半導体基板３２１には、画素・アナログ処理部３０１が形成され、半導体基板３２２には、デジタル処理部３０２、出力部３０４−１、および出力部３０４−２が形成され、半導体基板３２３には、フレームメモリ３０３が形成されている。各半導体基板の各処理部は、ビア領域（VIA）３２４−１、ビア領域（VIA）３２５−１、およびビア領域（VIA）３２６−１に形成される貫通ビア（VIA）、並びに、ビア領域（VIA）３２４−２、ビア領域（VIA）３２５−２、およびビア領域（VIA）３２６−２に形成される貫通ビア（VIA）を介して互いに電気的に接続されている。
このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は任意であり、図２１の例に限定されない。
＜２．第２の実施の形態＞
＜エリアA/D変換部＞
例えば、以上においては、A/D変換部１０３には単位画素列毎にA/D変換部（カラムA/D変換部１６１）が設けられ、各カラムA/D変換部１６１が、その単位画素列の各単位画素から読み出される信号をA/D変換するように説明したが、A/D変換部１０３の構成例はこれに限定されない。例えば、画素アレイ１０１において、所定数の単位画素毎に画素ユニットが形成され、A/D変換部１０３にはその画素ユニット毎にA/D変換部（エリアA/D変換部）が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニットに属する各単位画素から読み出される信号をA/D変換するようにしてもよい。
その場合、例えば、図２２に示される例のように、画素ユニットとエリアA/D変換部とが互いに同一の半導体基板に形成されるようにしてもよい。図２２の例の場合、画素ユニット３４０−１乃至画素ユニット３４０−３と、それぞれに対応するエリアA/D変換部３４１−１乃至エリアA/D変換部３４１−３が、同一の半導体基板上に形成されている。もちろん、画素ユニットとエリアA/D変換部の数は任意である。
以下において、画素アレイ１０１に形成される各画素ユニットを互いに区別して説明する必要が無い場合、画素ユニット３４０と称し、A/D変換部１０３に形成される各エリアA/D変換部を互いに区別して説明する必要が無い場合、エリアA/D変換部３４１と称する。
また、この場合も、イメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば図２３に示されるように、イメージセンサ１００が互いに重畳される２枚の半導体基板（積層チップ（画素基板３５１および回路基板３５２））を有するようにしてもよい。
図２３の例の場合、画素基板３５１に、画素領域（すなわち、画素アレイ１０１）のＮ個の画素ユニット３４０（画素ユニット３４０−１乃至画素ユニット３４０−Ｎ）が形成されている。また、回路基板３５２の、各画素ユニット３４０に重畳する位置には、その画素ユニット３４０に対応するエリアA/D変換部３４１が形成されている。例えば、回路基板３５２の、画素基板３５１における画素ユニット３４０−Ｋの位置と同じ位置（画素ユニット３４０−Ｋに重畳する位置）には、その画素ユニット３４０−Ｋの単位画素から読み出された信号をA/D変換するエリアA/D変換部３４１−Ｋが形成されている。
もちろん、この場合も、イメージセンサ１００の半導体基板の数（層数）は任意であり、３層以上であってもよい。
＜カウンタの配置＞
このようなエリアA/D変換部３４１の場合も、第１の実施の形態のカラムA/D変換部１６１の場合と同様に、アップカウンタ１７２とダウンカウンタ１７５とを互いの近傍に配置するようにしてもよい。すなわち、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが互いの近傍に配置されるようにしてもよい。例えば、図２４のＡ、図２５のＡ、図２６のＡに示されるように、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが行方向（図中横方向）に１つずつ交互に並ぶように行列状に配置されるようにしてもよい。また、例えば、図２４のＢ、図２５のＢ、図２６のＢに示されるように、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが行方向および列方向（図中縦方向）に１つずつ交互に並ぶように行列状に配置されるようにしてもよい。
このように配置することにより、アップカウンタ１７２とダウンカウンタ１７５とを互いの近傍に配置することができる。したがって、カウンタの駆動による電源変動を抑制することができる。
なお、エリアA/D変換部の配置位置は、上述した例に限定されない。例えば、図２４乃至図２６の例において、アップカウンタ１７２を有するエリアA/D変換部３４１の位置とダウンカウンタ１７５を有するエリアA/D変換部３４１の位置とを入れ替えるようにしてもよい。また、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが列方向（図中縦方向）に１つずつ交互に並ぶように行列状に配置されるようにしてもよい。さらに、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが行方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。同様に、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが行方向および列方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。さらに、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが互いに同数でなくてもよい。
そして、さらに、各エリアA/D変換部３４１のカウンタを、そのエリアA/D変換部３４１が配置される領域内の所定の位置に配置するようにしてもよい。例えば、図２４に示されるように、エリアA/D変換部３４１が行列状に配置され、各エリアA/D変換部３４１において、カウンタ（アップカウンタ１７２若しくはダウンカウンタ１７５）が、そのエリアA/D変換部３４１自身が配置される領域の図中右側若しくは左側（すなわち、その領域の外縁の右辺近傍若しくは左辺近傍）に配置されるようにしてもよい。
より具体的には、図２４のＡの例の場合、アップカウンタ１７２が図中左側に配置されるエリアA/D変換部３４１の列と、ダウンカウンタ１７５が図中右側に配置されるエリアA/D変換部３４１の列とが１列ずつ交互に並ぶように配置されている。また、図２４のＢの例の場合、各エリアA/D変換部３４１のカウンタの位置は図２４のＡの例と同一であるものの一部のアップカウンタ１７２とダウンカウンタ１７５が入れ替えられており、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが列方向および行方向に１つずつ交互に並ぶように配置されている。
また、図２５に示される例のように、エリアA/D変換部３４１が行列状に配置され、各エリアA/D変換部３４１において、カウンタ（アップカウンタ１７２若しくはダウンカウンタ１７５）が、そのエリアA/D変換部３４１自身が配置される領域の図中右側および下側、図中右側および上側、図中左側および下側、または、図中左側および上側（すなわち、その領域の外縁の右辺および下辺近傍、右辺および上辺近傍、左辺および下辺近傍、または、左辺および上辺近傍）に配置されるようにしてもよい。
より具体的には、図２５のＡの例の場合、アップカウンタ１７２が図中左側および下側に配置されるエリアA/D変換部３４１とアップカウンタ１７２が図中左側および上側に配置されるエリアA/D変換部３４１とが１つずつ交互に並ぶ列と、ダウンカウンタ１７５が図中右側および下側に配置されるエリアA/D変換部３４１とダウンカウンタ１７５が図中右側および上側に配置されるエリアA/D変換部３４１とが１つずつ交互に並ぶ列とが、１列ずつ交互に並ぶように配置されている。また、図２５のＢの例の場合、各エリアA/D変換部３４１のカウンタの位置は図２５のＡの例と同一であるものの一部のアップカウンタ１７２とダウンカウンタ１７５が入れ替えられており、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが列方向および行方向に１つずつ交互に並ぶように配置されている。
また、図２６に示される例のように、エリアA/D変換部３４１が行列状に配置され、各エリアA/D変換部３４１において、カウンタ（アップカウンタ１７２若しくはダウンカウンタ１７５）が、そのエリアA/D変換部３４１自身が配置される領域の図中右下側、図中右上側、図中左下側、または、図中左上側（すなわち、その領域の外縁の４隅のうちいずれか１つの近傍）に配置されるようにしてもよい。
より具体的には、図２６のＡの例の場合、アップカウンタ１７２が図中左下側に配置されるエリアA/D変換部３４１とアップカウンタ１７２が図中左上側に配置されるエリアA/D変換部３４１とが１つずつ交互に並ぶ列と、ダウンカウンタ１７５が図中右下側に配置されるエリアA/D変換部３４１とダウンカウンタ１７５が図中右上側に配置されるエリアA/D変換部３４１とが１つずつ交互に並ぶ列とが、１列ずつ交互に並ぶように配置されている。また、図２６のＢの例の場合、各エリアA/D変換部３４１のカウンタの位置は図２６のＡの例と同一であるものの一部のアップカウンタ１７２とダウンカウンタ１７５が入れ替えられており、アップカウンタ１７２を有するエリアA/D変換部３４１とダウンカウンタ１７５を有するエリアA/D変換部３４１とが列方向および行方向に１つずつ交互に並ぶように配置されている。
これらの例のように各エリアA/D変換部３４１においてカウンタを所定の位置に配置することにより、アップカウンタ１７２とダウンカウンタ１７５とを互いのより近傍に配置することができる。したがって、カウンタの駆動による電源変動を抑制することができる。
もちろん、カウンタの配置例は任意であり、これらの例以外であってもよい。例えば、図２４乃至図２６の例において、アップカウンタ１７２の位置とダウンカウンタ１７５の位置とを入れ替えるようにしてもよい。また、アップカウンタ１７２とダウンカウンタ１７５とが行方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。同様に、アップカウンタ１７２とダウンカウンタ１７５とが行方向および列方向に複数ずつ交互に並ぶように行列状に配置されるようにしてもよい。
また、例えば、アップカウンタ１７２やダウンカウンタ１７５がエリアA/D変換部３４１が配置される領域の図中上側若しくは下側に配置されるようにしてもよい。また、例えば、アップカウンタ１７２やダウンカウンタ１７５がエリアA/D変換部３４１が配置される領域の外縁の任意の３辺の近傍に配置されるようにしてもよい。また、例えば、アップカウンタ１７２やダウンカウンタ１７５がエリアA/D変換部３４１が配置される領域の外縁の任意の複数の隅の近傍に配置されるようにしてもよい。さらに、各エリアA/D変換部（カウンタを用いる何らかの処理部）が有するカウンタの数が全て同一でなくてもよい。
＜３．第３の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図２７は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２７に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図２７に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS（Correlated Double Sampling）等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力したりするようにしてもよい。
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させることができる。
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、A/D変換部のカウンタの駆動による電源変動を抑制することができ、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図２７に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。
その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
なお、本技術は以下のような構成も取ることができる。
（１） 所定のカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、
カウントタイミングが前記第１のカウンタと同一であり、かつ、カウント値の極性が前記第１のカウンタと反対である第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部と
を備え、
前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
信号処理装置。
（２） 前記第１のカウンタは、アップカウンタであり、
前記第２のカウンタは、ダウンカウンタである
（１）に記載の信号処理装置。
（３） 前記第１のカウンタおよび前記第２のカウンタは、非同期式のカウンタである
（２）に記載の信号処理装置。
（４） 前記第１のカウンタおよび前記第２のカウンタは、同期式のカウンタである
（２）または（３）に記載の信号処理装置。
（５） 前記第１のカウンタおよび前記第２のカウンタは、JKフリップフロップにより構成される
（２）乃至（４）のいずれかに記載の信号処理装置。
（６） 前記第１のカウンタおよび前記第２のカウンタは、Ｄフリップフロップにより構成される
（２）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記第１のカウンタは、アップダウンカウンタをアップカウンタとして駆動させたものであり、
前記第２のカウンタは、前記アップダウンカウンタをダウンカウンタとして駆動させたものである
（２）乃至（６）のいずれかに記載の信号処理装置。
（８） 前記第１のカウンタおよび前記第２のカウンタは、バイナリカウンタである
（２）乃至（７）のいずれかに記載の信号処理装置。
（９） 前記第１のカウンタおよび前記第２のカウンタは、グレイコードカウンタである
（２）乃至（８）のいずれかに記載の信号処理装置。
（１０） 前記第１のカウンタおよび前記第２のカウンタは、TDC（Time to Digital Converter）を用いたカウンタである
（２）乃至（９）のいずれかに記載の信号処理装置。
（１１） 前記第１のA/D変換部および前記第２のA/D変換部は、シングルスロープA/D変換方式で前記アナログ信号をA/D変換する
（１）乃至（１０）のいずれかに記載の信号処理装置。
（１２） 前記第１のA/D変換部および前記第２のA/D変換部は、積分型A/D変換方式で前記アナログ信号をA/D変換する
（１）乃至（１１）のいずれかに記載の信号処理装置。
（１３） 前記第１のA/D変換部および前記第２のA/D変換部が、１つずつ交互に並ぶように１行に配置される
（１）乃至（１２）のいずれかに記載の信号処理装置。
（１４） 前記第１のA/D変換部および前記第２のA/D変換部が、複数個ずつ交互に並ぶように１行に配置される
（１）乃至（１３）のいずれかに記載の信号処理装置。
（１５） 前記第１のA/D変換部および前記第２のA/D変換が、行方向に１つずつ交互に並ぶように行列状に配置される
（１）乃至（１４）のいずれかに記載の信号処理装置。
（１６） 前記第１のA/D変換部および前記第２のA/D変換部が、行方向および列方向に１つずつ交互に並ぶように行列状に配置される
（１）乃至（１５）のいずれかに記載の信号処理装置。
（１７） 前記第１のA/D変換部および前記第２のA/D変換部は、画素領域内の、自身に割り当てられた単位画素列に属する単位画素から読み出された信号をA/D変換する
（１）乃至（１６）のいずれかに記載の信号処理装置。
（１８） 前記第１のA/D変換部および前記第２のA/D変換部は、画素領域内の、自身に割り当てられた部分領域内の単位画素から読み出された信号をA/D変換する
（１）乃至（１７）のいずれかに記載の信号処理装置。
（１９） 複数の単位画素が行列状に配置される画素アレイと、
所定のカウンタである第１のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第１のA/D変換部と、
カウントタイミングが前記第１のカウンタと同一であり、かつ、カウント値の極性が前記第１のカウンタと反対である第２のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第２のA/D変換部と
を備え、
前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
所定のカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、
カウントタイミングが前記第１のカウンタと同一であり、かつ、カウント値の極性が前記第１のカウンタと反対である第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部と
を備え、
前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
電子機器。
１００ イメージセンサ， １０１ 画素アレイ， １０２ 参照電圧発生部， １０３ A/D変換部， １０４ 水平転送部， １１１ 制御部， １１２ 垂直走査部， １２１ 垂直信号線， １２２ 参照信号線， １２３および１２４ 信号線， １２５ 制御線， １３１乃至１３４ 制御線， １４１ 単位画素， １６１ カラムA/D変換部， １７１ 比較部、 １７２ アップカウンタ， １７３および１７４ キャパシタ， １７５ ダウンカウンタ， １８１ JKフリップフロップ， ２０１ セレクタ， ２３１ Dフリップフロップ， ２４１ スイッチ， ２４２ 抵抗， ２４３ 積分部， ２４４ キャパシタ， ２４５ 比較部， ２４６ アップカウンタ， ２４７ ダウンカウンタ， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (19)

  1. 所定のアップカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、
    カウントタイミングが前記第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部と
    を備え、
    前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
    信号処理装置。
  2. 前記第１のカウンタおよび前記第２のカウンタは、非同期式のカウンタである
    請求項１に記載の信号処理装置。
  3. 前記第１のカウンタおよび前記第２のカウンタは、同期式のカウンタである
    請求項１に記載の信号処理装置。
  4. 前記第１のカウンタおよび前記第２のカウンタは、JKフリップフロップにより構成される
    請求項１に記載の信号処理装置。
  5. 前記第１のカウンタおよび前記第２のカウンタは、Ｄフリップフロップにより構成される
    請求項１に記載の信号処理装置。
  6. 前記第１のカウンタは、アップダウンカウンタをアップカウンタとして駆動させたものであり、
    前記第２のカウンタは、前記アップダウンカウンタをダウンカウンタとして駆動させたものである
    請求項１に記載の信号処理装置。
  7. 前記第１のカウンタおよび前記第２のカウンタは、バイナリカウンタである
    請求項１に記載の信号処理装置。
  8. 前記第１のカウンタおよび前記第２のカウンタは、グレイコードカウンタである
    請求項１に記載の信号処理装置。
  9. 前記第１のカウンタおよび前記第２のカウンタは、TDC（Time to Digital Converter）を用いたカウンタである
    請求項１に記載の信号処理装置。
  10. 前記第１のA/D変換部および前記第２のA/D変換部は、シングルスロープA/D変換方式で前記アナログ信号をA/D変換する
    請求項１に記載の信号処理装置。
  11. 前記第１のA/D変換部および前記第２のA/D変換部は、積分型A/D変換方式で前記アナログ信号をA/D変換する
    請求項１に記載の信号処理装置。
  12. 前記第１のA/D変換部および前記第２のA/D変換部が、１つずつ交互に並ぶように１行に配置される
    請求項１に記載の信号処理装置。
  13. 前記第１のA/D変換部および前記第２のA/D変換部が、複数個ずつ交互に並ぶように１行に配置される
    請求項１に記載の信号処理装置。
  14. 前記第１のA/D変換部および前記第２のA/D変換部が、行方向に１つずつ交互に並ぶように行列状に配置される
    請求項１に記載の信号処理装置。
  15. 前記第１のA/D変換部および前記第２のA/D変換部が、行方向および列方向に１つずつ交互に並ぶように行列状に配置される
    請求項１に記載の信号処理装置。
  16. 前記第１のA/D変換部および前記第２のA/D変換部は、画素領域内の、自身に割り当てられた単位画素列に属する単位画素から読み出された信号をA/D変換する
    請求項１に記載の信号処理装置。
  17. 前記第１のA/D変換部および前記第２のA/D変換部は、画素領域内の、自身に割り当てられた部分領域内の単位画素から読み出された信号をA/D変換する
    請求項１に記載の信号処理装置。
  18. 複数の単位画素が行列状に配置される画素アレイと、
    所定のアップカウンタである第１のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第１のA/D変換部と、
    カウントタイミングが前記第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、前記画素アレイに配置された前記単位画素から読み出されたアナログ信号をA/D変換する第２のA/D変換部と
    を備え、
    前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
    撮像素子。
  19. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    所定のアップカウンタである第１のカウンタを用いてアナログ信号をA/D変換する第１のA/D変換部と、
    カウントタイミングが前記第１のカウンタと同一のダウンカウンタである第２のカウンタを用いて、アナログ信号をA/D変換する第２のA/D変換部と
    を備え、
    前記第１のA/D変換部および前記第２のA/D変換部が、互いの電源変動が影響を及ぼし合う程度に互いの近傍に配置される
    電子機器。
JP2016544183A 2014-08-20 2015-08-11 信号処理装置、撮像素子、並びに、電子機器 Expired - Fee Related JP6699553B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014167498 2014-08-20
JP2014167498 2014-08-20
PCT/JP2015/072722 WO2016027729A1 (ja) 2014-08-20 2015-08-11 信号処理装置、撮像素子、並びに、電子機器

Publications (2)

Publication Number Publication Date
JPWO2016027729A1 JPWO2016027729A1 (ja) 2017-06-01
JP6699553B2 true JP6699553B2 (ja) 2020-05-27

Family

ID=55350674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016544183A Expired - Fee Related JP6699553B2 (ja) 2014-08-20 2015-08-11 信号処理装置、撮像素子、並びに、電子機器

Country Status (3)

Country Link
US (1) US10154219B2 (ja)
JP (1) JP6699553B2 (ja)
WO (1) WO2016027729A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6312575B2 (ja) * 2014-10-27 2018-04-18 三菱電機株式会社 カウント装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243034B1 (en) * 1998-10-29 2001-06-05 National Instruments Corporation Integrating analog to digital converter with improved resolution
US7129883B2 (en) * 2004-02-23 2006-10-31 Sony Corporation Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus
US7671317B2 (en) * 2007-07-25 2010-03-02 Panasonic Corporation Physical quantity detecting apparatus and method for driving the same
JP4379504B2 (ja) 2007-08-13 2009-12-09 ソニー株式会社 固体撮像素子、およびカメラシステム
JP2009206709A (ja) 2008-02-27 2009-09-10 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP2010232747A (ja) 2009-03-26 2010-10-14 Olympus Corp 固体撮像装置
JP2011049459A (ja) * 2009-08-28 2011-03-10 Kenwood Corp ケーブル接続構造
JP2011259016A (ja) 2010-06-04 2011-12-22 Sony Corp 固体撮像素子及び撮像装置
JP5637816B2 (ja) * 2010-10-29 2014-12-10 キヤノン株式会社 撮像装置、放射線撮影装置および放射線撮影システム
JP2012151613A (ja) * 2011-01-18 2012-08-09 Panasonic Corp 固体撮像装置及び撮像装置
EP2816731A4 (en) * 2012-02-17 2015-12-30 Univ Hokkaido Nat Univ Corp INTEGRATED ANALOG DIGITAL TRANSFORMER AND CMOS IMAGE SENSOR
JP2013251824A (ja) 2012-06-01 2013-12-12 Nikon Corp 撮像素子

Also Published As

Publication number Publication date
US10154219B2 (en) 2018-12-11
WO2016027729A1 (ja) 2016-02-25
JPWO2016027729A1 (ja) 2017-06-01
US20170237924A1 (en) 2017-08-17

Similar Documents

Publication Publication Date Title
US10840283B2 (en) Imaging element and imaging apparatus
US10567685B2 (en) Signal processing device and method, imaging element, and electronic device
JP6493411B2 (ja) 撮像装置
TW201507472A (zh) 攝像裝置、電子機器
JP6691668B2 (ja) 信号処理装置、制御方法、撮像素子、並びに、電子機器
JP6863368B2 (ja) 信号処理装置および方法、撮像素子、並びに電子機器
TW201511564A (zh) 轉換裝置、攝像裝置、電子機器、轉換方法
US9479718B2 (en) Signal processing apparatus, signal processing method, image pickup element, and imaging apparatus
US11252358B2 (en) Signal processing apparatus, control method, image pickup element, and electronic device
JP6699553B2 (ja) 信号処理装置、撮像素子、並びに、電子機器
JP6688854B2 (ja) 撮像装置
WO2016035587A1 (ja) 信号処理装置、制御方法、撮像素子、並びに、電子機器
JP2015076722A (ja) 固体撮像素子および撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200413

R151 Written notification of patent or utility model registration

Ref document number: 6699553

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees