JP2013251824A - 撮像素子 - Google Patents

Abstract

【課題】ノイズを低減すること。
【解決手段】撮像素子１は、入射光に応じた光電変換を行って撮像信号を出力する複数の画素４と、時間の経過に応じて電圧が変化する参照電圧を出力するチャージポンプ回路１３と、画素４からの出力信号電圧と参照電圧とを比較して、この比較結果を示す信号を出力する比較回路１０と、入力されるクロックをカウントし、このカウント値をグレイコードにより出力するグレイコードカウンタ１２と、比較回路１０の出力信号に応じてグレイコードカウンタ１２から出力されたカウント値を保持するメモリ１１と、を備える。
【選択図】図１

Description

本発明は、撮像素子に関する。

撮像素子の高機能化を目的として、画素からのアナログ出力信号を画素チップ上でデジタル信号に変換するためのアナログデジタル変換器（ＡＤ変換器）を搭載した撮像素子が知られている（特許文献１参照）。この撮像素子では、ＡＤ変換のためのカウンタとしてグレイコードカウンタを用いることで、低消費電力や低ノイズ性などの効果を得ている。

特許第４４２３１１１号公報

従来技術では、比較回路に入力する参照電圧を出力するためのＤＡコンバータにバイナリコードを使用している。したがって、ＤＡコンバータにバイナリコードを入力しなければならず、バイナリコードにおいて一度に複数ビットが変化することでノイズが大きくなるという問題があった。

本発明による撮像素子は、入射光に応じた光電変換を行って撮像信号を出力する複数の画素と、時間の経過に応じて電圧が変化する参照電圧を出力するチャージポンプ回路と、画素からの出力信号電圧と参照電圧とを比較して、この比較結果を示す信号を出力する比較回路と、入力されるクロックをカウントし、このカウント値をグレイコードにより出力するグレイコードカウンタと、比較回路の出力信号に応じてグレイコードカウンタから出力されたカウント値を保持するメモリと、を備えることを特徴とする。

本発明によれば、ノイズを低減することができる。

第１の実施の形態による撮像素子の構成例を説明するブロック図である。 １本の信号線の信号レベルを「０」から「１」または「１」から「０」へ変化させる様子を説明する図である。 チャージポンプ回路の構成を例示する図である。 参照電圧の波形を説明する図である。 第２の実施の形態による撮像素子の構成例を説明するブロック図である。 （ａ）は第１カウンタの符号化パターンを示す図であり、（ｂ）は第２カウンタの符号化パターンを示す図である。 第１カウンタおよび第２カウンタの電源配線を説明する図である。

（第１の実施の形態）
図面を参照して、本発明による第１の実施の形態について説明する。図１は、本発明の第１の実施の形態による撮像素子１の構成例を示すブロック図である。この撮像素子１では、画素部２と画素部２からの画素信号をＡＤ変換して出力する出力回路３とがワンチップ上に設けられている。

画素部２では、複数の画素４が２次元マトリクス状（図１では３行×４列）に配列されている。各画素４は、入射光を光電変換し、入射光に応じたアナログ撮像信号を生成して出力する。

各画素４は、行単位で読出しやリセットの制御を行うための行選択信号線５に接続されている。また各画素４は、画素４からの信号を読み出すための垂直信号線６に列単位で接続されている。

行選択信号線５は、垂直方向に順次走査を行う垂直シフトレジスタ７に接続されている。この垂直シフトレジスタ７により読出しやリセットを行う行が選択される。

垂直信号線６は、シングルスロープ型のＡＤ変換器８へ接続されている。なお、図１では１列の画素列に対して１つのＡＤ変換器８を設ける例について図示しているが、２列以上の画素列に対して１つのＡＤ変換器８を設けるようにしてもよい。

各ＡＤ変換器８は、サンプルホールド回路９、比較回路１０、メモリ１１およびカウンタ１２を含む。サンプルホールド回路９は、垂直信号線６を介して入力された画素４からのアナログ出力信号を一時的に保持する。サンプルホールド回路９の出力信号は、比較回路１０の＋端子に入力される。比較回路１０の−端子には、チャージポンプ回路１３から出力された参照電圧Ｖｃが比較信号線１４を介して入力される。比較回路１０は、＋端子に入力された信号電圧（画素２からの出力信号電圧）Ｖｒと−端子に入力された参照電圧Ｖｃの大きさを比較して、比較結果を示す比較信号Ｖcompを出力する。なお、参照電圧Ｖｃは、時間の経過に応じて変化する階段波である。比較信号Ｖcompは、参照電圧Ｖｃが画素４からの出力信号電圧Ｖｒに一致したときに反転する。

比較回路１０からの比較信号Ｖcompは、メモリ１１およびカウンタ１２に入力される。制御回路１５はクロック回路を含み、カウンタ１２は、制御回路１５のクロック回路から出力されるクロック数をカウントし、カウント値をメモリ１１に出力する。またカウンタ１２は、比較信号Ｖcompが反転したときにカウント値をリセットする。メモリ１１には、比較信号Ｖcompが反転したときのカウント値がラッチされる。すなわちメモリ１１には、参照電圧Ｖｃが画素４からの出力信号電圧Ｖｒに一致するまでの時間をカウントしたカウント値がラッチされる。これにより、画素４からの出力信号電圧Ｖｒがデジタル信号に変換される。

また、上記カウンタ１２は、カウント値をグレイコードにより出力するグレイコードカウンタである。グレイコードカウンタは、カウント値をバイナリコードにより出力するバイナリコードカウンタに比べてノイズを低減できる。このことについて以下説明する。バイナリコードでは信号変化の際、全ビット中複数ビットが変化する場合がある。たとえば「０１１１」が「１０００」に桁上がりする場合には４つのビットが反転する。これに対し、グレイコードでは信号変化の際、常に全ビット中一つのビットのみ変化する。

図２は、１本の信号線の信号レベルを「０」から「１」または「１」から「０」へ変化させる様子を説明する図である。図２に示すように、「０」から「１」へ変化される信号線では、電源から充電されることにより電位が変化される。一方、「１」から「０」へ変化される信号線では、信号線からグラウンドへ放電されることにより電位が変化される。この充放電電流により発生したスパイクノイズが撮像素子１のアナログ配線に重畳することで、縦線、横線などの固定パターンノイズが画像に生じてしまう。

また、同時に複数の信号線で「０」から「１」へ変化すると、充電電流が変化本数分電源配線から信号線へ流れるため、充電電流のレベルが大きくなる。一方、同時に複数の信号線で「１」から「０」へ変化すると、放電電流が変化本数分グラウンド配線へ流れるため、放電電流のレベルが大きくなる。このように充放電電流のレベルが大きくなると、発生するノイズも大きくなってしまう。

ゆえに常に一つのビットのみが変化するグレイコードカウンタを用いることで、複数ビットが変化するバイナリコードカウンタを用いる場合と比較して、ノイズを低減することができる。また充放電電流が小さくなるので、発熱量を抑えることができる。撮像素子の発熱は、暗時出力の増加要因である。本実施形態では、グレイコードカウンタを用いることで発熱が抑えられるので、暗い環境での撮影品質も向上する。ゆえに、縦線横線などの固定パターンノイズや暗時ノイズが抑制されて品質の高い画像を得ることができる。

また本実施形態では、上述したように比較回路１０に入力する参照電圧Ｖｃがチャージポンプ回路１３により出力される。ここで、図３を用いて、チャージポンプ回路１３の回路構成について説明する。

第１のドライバＤｒ１および第２のドライバＤｒ２は、制御回路１５のクロック回路からのクロック信号が供給される入力端子Ｉｎ１に接続される。第１のドライバＤｒ１は、第１のインバータＩｖおよび第２のインバータＩｖ２から構成され、制御回路１５のクロック回路と同位相のクロック信号を出力する。第２のドライバＤｒ２は、第３のインバータＩｖ３から構成され、制御回路１５のクロック回路と逆位相のクロック信号を出力する。

第１のドライバＤｒ１の出力端子には、第１のコンデンサＣ１が接続される。第２のドライバＤｒ２の出力端子には、第２のコンデンサＣ２が接続される。第１のコンデンサＣ１には、第１のダイオードＤｙ１のアノードが接続される。第２のコンデンサＣ２には、第２のダイオードＤｙ２のアノードが接続される。第１のダイオードＤｙ１のカソードおよび第２のダイオードＤｙ２のカソードは、グラウンドに接続される。

また、第１のダイオードＤｙ１のアノードと第２のダイオードＤｙ２のアノードとの間には、第３のダイオードＤｙ３が接続される。さらに、第３のダイオードＤｙ３のアノードと出力端子Ｏｕｔとの間には、第４のダイオードＤｙ４が接続される。さらに、第３のダイオードＤｙ３のカソードと出力端子Ｏｕｔとの間には、第５のダイオードＤｙ５が接続されている。第１〜第５のダイオードＤｙ１〜Ｄｙ５は、逆流防止用に設けられている。

また、第４のダイオードＤｙ４のアノードおよび第５のダイオードＤｙ５のアノードと、出力端子Ｏｕｔとの間にある接続点Ｐには、リセットトランジスタＲｔのドレインが接続されている。リセットトランジスタＲｔのソースは、電源Ｓｐに接続されている。リセットトランジスタＲｔのゲートは、リセットトランジスタＲｔをオン／オフするための制御信号が供給される入力端子Ｉｎ２に接続されている。このリセットトランジスタＲｔをオン／オフするための制御信号は、制御回路１５から供給される。

リセットトランジスタＲｔがオンされると、電源Ｓｐから電圧が供給されて、接続点Ｐの電圧（すなわち出力端子Ｏｕｔから出力される参照電圧Ｖｃ）がリセット電圧Ｖｒとなる。その後、リセットトランジスタＲｔはオフされる。この状態で、制御回路１５からのクロック信号がローレベルであると、接続点Ｐから第５のダイオードＤｙ５を通って第１のコンデンサＣ１に電荷が転送されることで、接続点Ｐの電圧が降下する。これと共に、第２のコンデンサＣ２に蓄えられた電荷が第２のダイオードＤｙ２を通って排出される。一方、制御回路１５からのクロック信号がハイレベルであると、接続点Ｐから第４のダイオードＤｙ４を通って第２のコンデンサＣ２に電荷が転送されることで、接続点Ｐの電圧が降下する。これと共に、第１のコンデンサＣ１に蓄えられた電荷が第１のダイオードＤｙ１を通って排出される。

この結果、図４に示すように、参照電圧Ｖｃは、クロック信号に応じてリセット電圧Ｖｒから階段状に降下していく。そして、再度リセットトランジスタＲｔがオンされると、参照電圧Ｖｃがリセット電圧Ｖｒにリセットされる。

なお、本実施形態では、制御回路１５が参照電圧Ｖｃを監視し、参照電圧Ｖｃが所定値まで降下するとリセットトランジスタＲｔをオンさせると共に、垂直シフトレジスタ７を制御して次の画素の読出しを開始するようになっている。すなわち、リセットトランジスタＲｔは、１画素の読出しごとにオンされる。

このようにチャージポンプ回路１３には、時間の経過に応じて参照電圧Ｖｃを降下させる回路と、所定のタイミングごとに参照電圧Ｖｃをリセット電圧Ｖｒにリセットさせる回路とが設けられている。

以上のように本実施形態では、チャージポンプ回路１３を用いて参照電圧Ｖｃを出力するようにしたことで、バイナリコードを用いずに参照電圧Ｖｃを出力することができる。したがって、バイナリコードを使用するＤＡコンバータを用いて参照電圧Ｖｃを出力する場合と比べて、バイナリコードによるノイズが発生しない分、ノイズを低減することができる。また、チャージポンプ回路１３は、ＤＡコンバータよりも簡易な回路で構成することができるので、撮像素子１を小型化することもできる。さらに、チャージポンプ回路１３は、上述したように第１のドライバＤｒ１および第２のドライバＤｒ２から出力される互いに逆相のクロックを用いるので、それぞれのクロックで発生するノイズが打ち消され、信号への影響を及ぼし難くすることができる。

以上説明した第１の実施の形態によれば、次の作用効果が得られる。
（１）撮像素子１は、入射光に応じた光電変換を行って撮像信号を出力する複数の画素４と、時間の経過に応じて電圧が変化する参照電圧Ｖｃを出力するチャージポンプ回路１３と、画素４からの出力信号電圧Ｖｒと参照電圧Ｖｃとを比較して、この比較結果を示す信号を出力する比較回路１０と、入力されるクロックをカウントし、このカウント値をグレイコードにより出力するカウンタ１２と、比較回路１０の出力信号に応じてカウンタ１２から出力されたカウント値を保持するメモリと、を備えるので、バイナリコードを使用するＤＡコンバータを用いて参照電圧Ｖｃを出力する場合と比べて、ノイズを低減することができる。

（第２の実施の形態）
図面を参照して、本発明による第２の実施の形態について説明する。なお、第１の実施の形態と同一の箇所については第１の実施の形態と同一の符号を付し、説明を省略する。

図５は、本発明の第２の実施の形態による撮像素子２０の構成例を説明するブロック図である。第２の実施の形態では、各ＡＤ変換器８に設けられたグレイコードカウンタが第１の実施の形態と異なっているため、以下この相違点について説明する。

第２の実施の形態による撮像素子２０では、各ＡＤ変換器８に、符号化のパターンが異なる２種類のグレイコードカウンタ（第１カウンタ２１および第２カウンタ２２）のいずれか一方が設けられている。第１カウンタ２１および第２カウンタ２２は、交互に設けられている（すなわち、隣接するＡＤ変換器８同士で異なる種類のカウンタが設けられている）。第１カウンタ２１の個数と第２カウンタ２２の個数は等しい。

また本実施形態では、第１カウンタ２１が出力データの所定のビットを「１」から「０」へ変化させると同時に、第２のカウンタ２２が出力データの所定のビットを「０」から「１」へ変化させ、第１のカウンタ２１が出力データの所定のビットを「０」から「１」へ変化させると同時に、第２のカウンタ２２が出力データの所定のビットを「１」から「０」へ変化させるように構成されている。

具体的に、図６に、第１カウンタ２１および第２カウンタ２２が仮に３ビットカウンタであるとした場合の出力データのパターン（カウント値の符号化パターン）を示す。図６（ａ）は、第１カウンタ２１の符号化パターンを示し、図６（ｂ）は、第２カウンタ２２の符号化パターンを示す。図６に示すように、たとえば、カウント値が「１」から「２」にアップする際には、第１カウンタ２１の出力データの第２ビットが「０」から「１」へ変化し、第２カウンタ２２の出力データの第２ビットが「１」から「０」へ変化する。

このように第１カウンタ２１と第２のカウンタ２２の出力データの変化が互いに反転するように構成されていることにより、電源ラインでの信号変化やスプリアス雑音が打ち消される方向に働くので、さらにノイズを低減することができる。

また、図７は、第１カウンタ２１および第２カウンタ２２の電源配線を説明する図である。電源からの主配線２３には、分岐配線２５および２６が接続されている。分岐配線２５および２６は、それぞれ、１つの第１カウンタ２１と１つの第２カウンタ２２とに接続されている。同様に、グラウンドへの主配線２４にも分岐配線２７および２８が接続されており、分岐配線２７および２８が、それぞれ、１つの第１カウンタ２１と１つの第２カウンタ２２とに接続されている。すなわち、本実施形態では、１つの第１カウンタ２１および１つの第２カウンタ２２を１セットとして、分岐配線２５〜２８により電源電圧を供給するように構成されている。このような構成により、上述したノイズの打ち消し効果をさらに高めることができる。

以上説明した第２の実施の形態によれば、次の作用効果が得られる。
（１）撮像素子２０において、複数のＡＤ変換器８には、グレイコードカウンタとして第１カウンタ２１が設けられているＡＤ変換器８と、グレイコードカウンタとして第２カウンタ２２が設けられているＡＤ変換器８とがあり、第１カウンタ２１が出力データの所定のビットを「１」から「０」へ変化させる際に、第２カウンタ２２が出力データの所定のビットを「０」から「１」へ変化させ、第１カウンタ２１が出力データの所定のビットを「０」から「１」へ変化させる際に、第２カウンタ２２が出力データの所定のビットを「１」から「０」へ変化させるように構成されている。これにより、第１カウンタ２１によるノイズと第２カウンタ２２によるノイズとが打ち消し合うので、第１の実施の形態による撮像素子１よりもさらにノイズを低減することができる。

（２）上記（１）の撮像素子２０において、第１カウンタ２１および第２カウンタ２２は、交互に配置されているので、上記ノイズの打消し効果をさらに高めることができる。

（３）上記（１）または（２）の撮像素子２０において、同数（本実施形態では一つずつ）の第１カウンタ２１および第２カウンタ２２が１セットで、電源の主配線から分岐された分岐配線に接続されているので、上記ノイズの打消し効果をさらに高めることができる。

（変形例１）
上述した実施の形態では、チャージポンプ回路１３において、第１〜第３のインバータＩｖ１〜Ｉｖ３を用いて互いに逆相のクロックを出力する例について説明した。しかしながら、例えば、１組のフリップフロップ回路（１ビットカウンタ）を用いて互いに逆相のクロックを出力するようにしてもよい。

（変形例２）
上述した実施の形態では、チャージポンプ回路１３が、時間の経過に応じて降下する参照電圧Ｖｃを出力する例について説明した。しかしながら、チャージポンプ回路１３が、時間の経過に応じて上昇する参照電圧Ｖｃを出力するようにしてもよい。

（変形例３）
上述した第２の実施の形態では、１つの第１カウンタ２１および１つの第２カウンタ２２が１セットで、電源の主配線から分岐された分岐配線に接続されている場合について説明した。しかしながら、１セットにおける第１カウンタ２１および第２カウンタ２２の数が同数であればよく、複数の第１カウンタ２１および複数の第２カウンタ２２を１セットして分岐配線に接続するようにしてもよい。

以上の説明はあくまで一例であり、上記の実施形態の構成に何ら限定されるものではない。また、上記実施形態に各変形例の構成を適宜組み合わせてもかまわない。

１、２０…撮像素子
４…画素
８…ＡＤ変換器
１０…比較回路
１１…メモリ
１２…カウンタ
１３…チャージポンプ回路
１５…制御回路
２１…第１カウンタ
２２…第２カウンタ

Claims (5)

1. 入射光に応じた光電変換を行って撮像信号を出力する複数の画素と、
   時間の経過に応じて電圧が変化する参照電圧を出力するチャージポンプ回路と、
   前記画素からの出力信号電圧と前記参照電圧とを比較して、この比較結果を示す信号を出力する比較回路と、
   入力されるクロックをカウントし、このカウント値をグレイコードにより出力するグレイコードカウンタと、
   前記比較回路の出力信号に応じて前記グレイコードカウンタから出力されたカウント値を保持するメモリと、
   を備えることを特徴とする撮像素子。
2. 請求項１に記載の撮像素子において、
   前記比較回路、前記グレイコードカウンタ、および前記メモリを含むアナログデジタル変換器が、所定数の画素列ごとに複数設けられており、
   複数の前記アナログデジタル変換器には、前記グレイコードカウンタとして第１カウンタが設けられている前記アナログデジタル変換器と、前記グレイコードカウンタとして第２カウンタが設けられている前記アナログデジタル変換器とがあり、
   前記第１カウンタが出力データの所定のビットを「１」から「０」へ変化させる際に、前記第２カウンタが出力データの所定のビットを「０」から「１」へ変化させ、前記第１カウンタが出力データの所定のビットを「０」から「１」へ変化させる際に、前記第２カウンタが出力データの所定のビットを「１」から「０」へ変化させることを特徴とする撮像素子。
3. 請求項２に記載の撮像素子において、
   前記第１カウンタおよび前記第２カウンタは、交互に配置されていることを特徴とする撮像素子。
4. 請求項２または３に記載の撮像素子において、
   同数の前記第１カウンタおよび前記第２カウンタが１セットで、電源の主配線から分岐された分岐配線に接続されていることを特徴とする撮像素子。
5. 請求項１〜４のいずれか一項に記載の撮像素子において、
   前記チャージポンプ回路は、
   時間の経過に応じて上記参照電圧を上昇または降下させる第１の回路と、
   所定のタイミングごとに上記参照電圧を所定の電圧にリセットさせる第２の回路と、
   を有することを特徴とする撮像素子。