JP2014135553A - 固体撮像装置 - Google Patents

Abstract

【課題】アナログデジタル変換する際に用いる多相クロックの相数に応じて駆動能力が定まる回路の回路面積や消費電流を削減することができる固体撮像装置を提供する。
【解決手段】入射した光量に応じた光電変換信号を発生する光電変換素子が第１の基板上に配置された画素が二次元の行列状に複数配置され、画素のそれぞれが発生した光電変換信号を画素信号として行毎に出力する画素部１０２と、画素部の１列毎または複数列毎に配置され、予め定めた一定の間隔で互いに位相が異なる複数の相の多相クロックの位相の状態を画素信号に応じて数値化したデジタル信号を生成するアナログデジタル変換器２００とを備え、多相クロックに応じて回路規模が定まる第１の回路構成部２０１および第２の回路構成部２０２のそれぞれを、第１の基板１０または第２の基板２０の異なる基板上に配置する。
【選択図】図１

Description

本発明は、固体撮像装置に関する。

近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳイメージセンサは、例えば、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込むことによって、多機能化を実現することが可能となっている。

そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、例えば、特許文献１や特許文献２のように、アナログデジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路においては、ランプ型Ａ／Ｄ変換回路を用いる場合がある。なお、以下の説明においてＡ／Ｄ変換回路といった場合には、ランプ型Ａ／Ｄ変換回路のことを示すものとする。

図７は、従来の固体撮像装置の概略構成を示したブロック図である。図７に示した従来の固体撮像装置８００は、垂直走査回路８０１と、画素アレイ部８０２と、アナログ信号処理回路８０３と、参照信号生成回路（以下、「ＤＡＣ」という）８０４と、クロック生成回路８０５と、カラムＡ／Ｄ変換回路８０６と、水平走査回路８０７と、制御回路８０８と、を備えている。

固体撮像装置８００は、画素アレイ部８０２内の各画素８１から出力されたそれぞれの画素信号Ｖｐに対して、アナログ信号処理回路８０３が、雑音（ノイズ）を除去することによってアナログ信号Ｖｉｎを生成する。そして、アナログ信号処理回路８０３が生成したそれぞれのアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路８０６内に備えたそれぞれのＡ／Ｄ変換回路８０９がアナログデジタル変換し、デジタル信号ＤＯＵＴとして順次出力する。

垂直走査回路８０１は、制御回路８０８から入力された制御信号に応じて、画素アレイ部８０２内の画素８１を画素アレイ部８０２の行単位で選択し、選択した行の各画素８１で発生した画素信号Ｖｐをアナログ信号処理回路８０３に出力させる。なお、以下の説明においては、画素アレイ部８０２のある行が選択されてから、次の行が選択されるまでの期間を「水平期間」という。

画素アレイ部８０２は、複数の画素８１を、固体撮像装置８００の水平方向（図７における横方向）、および垂直方向（図７における縦方向）の二次元的に配置した画素アレイである。画素８１のそれぞれは、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号（画素信号）Ｖｐを発生する。そして、画素アレイ部８０２は、垂直走査回路８０１からの選択に応じて、選択された画素８１が発生した画素信号Ｖｐを、アナログ信号処理回路８０３に出力する。

アナログ信号処理回路８０３は、制御回路８０８から入力された制御信号に応じて、画素アレイ部８０２から入力された画素信号Ｖｐからリセット雑音や１／ｆ雑音などのノイズを除去した後、ノイズ除去後の画素信号Ｖｐを増幅する。そして、アナログ信号処理回路８０３は、増幅したノイズ除去後の画素信号Ｖｐを、アナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路８０６に出力する。

ＤＡＣ８０４は、制御回路８０８から入力された制御信号に応じて、それぞれの水平期間において、時間に対し一定の割合で電圧値が変化するランプ波Ｖｒａｍｐを生成し、生成したランプ波ＶｒａｍｐをカラムＡ／Ｄ変換回路８０６に出力する。

クロック生成回路８０５は、カラムＡ／Ｄ変換回路８０６がアナログデジタル変換する際に用いる、一定の間隔で互いに位相の異なる複数のクロック（以下、「多相クロック」という）ＤＵを生成する。そして、クロック生成回路８０５は、生成した多相クロックＤＵのそれぞれを、カラムＡ／Ｄ変換回路８０６に出力する。

カラムＡ／Ｄ変換回路８０６は、コンパレータ（比較器）８２とデータ処理回路９００とを備えた同じ構成のＡ／Ｄ変換回路８０９を、画素アレイ部８０２の列の数だけ複数備えている。画素アレイ部８０２の各列に備えたＡ／Ｄ変換回路８０９のそれぞれは、各水平期間において、コンパレータ８２が、入力されたアナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値との比較処理（以下、単に「比較処理」という）を行う。そして、データ処理回路９００が、ランプ波Ｖｒａｍｐの初期値のタイミングからコンパレータ８２の比較処理が完了したタイミングまでの時間を、多相クロックＤＵに基づいて数値化（２進化）することによって、それぞれのＡ／Ｄ変換回路８０９に入力されたアナログ信号Ｖｉｎの大きさに応じたデジタル信号ＤＯＵＴを生成する。

水平走査回路８０７は、カラムＡ／Ｄ変換回路８０６内に備えたそれぞれのＡ／Ｄ変換回路８０９によってアナログデジタル変換されたデジタル信号ＤＯＵＴを、画素アレイ部８０２の列単位で選択し、選択した列のデジタル信号ＤＯＵＴを固体撮像装置８００の出力として順次出力する。

ここで、従来の固体撮像装置８００において、Ａ／Ｄ変換回路８０９に備えたデータ処理回路９００について説明する。図８は、従来の固体撮像装置８００に備えたＡ／Ｄ変換回路８０９内のデータ処理回路９００の概略構成を示したブロック図である。図８に示した従来のデータ処理回路９００は、ラッチ部９０１とデジタル生成部９０２とを備えている（特許文献１参照）。

データ処理回路９００は、多相クロックの位相の状態を、コンパレータ８２が比較処理を完了したタイミングでラッチ部９０１に保持し、保持した多相クロックの位相の状態をデジタル生成部９０２で数値化することによって、２進化したデジタル信号を生成して出力する。なお、以下の説明においては、符号に続く“［ ］：括弧”内に示した数字で、それぞれの信号のビットを表すこととする。例えば、２ビット目の信号は、“［１］”、１６ビット目の信号は、“［１５］”と表す。

ラッチ部９０１は、多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、多相クロックＤＵの数と同じ数のリピータ９１およびラッチ回路９２を備えている。図８に示したデータ処理回路９００に備えたラッチ部９０１では、Ｌ相（Ｌは正の整数）の多相クロックＤＵ［Ｌ−１：０］のそれぞれの相に対応したＬ個のリピータ９１（ＲＰ［Ｌ−１：０］）およびラッチ回路９２（ＤＦ［Ｌ−１：０］）を備えている場合を示している。

なお、図８に示したラッチ部９０１では、リピータ９１の符号として「ＲＰ」を、ラッチ回路９２の符号として「ＤＦ」をそれぞれ付与し、符号「ＲＰ」および「ＤＦ」に続く“［ ］：括弧”内に、多相クロックＤＵにおいてビットに相当するそれぞれの相を表す数字を示すことによって、リピータ９１およびラッチ回路９２のそれぞれが対応する多相クロックＤＵの相を表している。例えば、多相クロックＤＵの２相目は、多相クロックＤＵ［１］と表し、多相クロックＤＵ［１］に対応するリピータ９１をリピータＲＰ［１］と表し、リピータＲＰ［１］に対応するラッチ回路９２をラッチ回路ＤＦ［１］と表している。

各リピータ９１は、対応する相の多相クロックＤＵの電圧を補償して駆動するバッファ回路であり、駆動した多相クロックＤＵを、対応するラッチ回路９２のそれぞれに出力する。図８では、図７に示した従来の固体撮像装置８００において、データ処理回路９００の外部に配置されたクロック生成回路８０５から入力された多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［Ｌ−１］のそれぞれを、対応するリピータＲＰ［０］、ＲＰ［１］、・・・、ＲＰ［Ｌ−１］のそれぞれが駆動し、対応するラッチ回路ＤＦ［０］、ＤＦ［１］、・・・、ＤＦ［Ｌ−１］のそれぞれに出力している（特許文献２参照）。

各ラッチ回路９２は、コンパレータ８２による比較処理において、アナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値とが一致したことを表す、すなわち、コンパレータ８２が比較処理を完了したことを表すラッチ信号ＬＡＴの反転タイミング（立ち上がり、または立ち下がりのタイミング）で、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチ（保持）する。

そして、ラッチ部９０１は、各ラッチ回路ＤＦ［Ｌ−１：０］にラッチした多相クロックＤＵ［Ｌ−１：０］のそれぞれの相のクロック信号の状態を表す出力信号ＤＯ［Ｌ−１：０］を、それぞれのラッチ回路９２に対応した読み出しスイッチ信号ＳＷ［Ｌ−１：０］のタイミングに従って、デジタル生成部９０２に順次出力する。また、ラッチ部９０１は、最終段のラッチ回路ＤＦ［Ｌ−１］にラッチした多相クロックＤＵ［Ｌ−１］と同一の周波数を表す出力信号ＤＯ［Ｌ−１］を、デジタル生成部９０２がデジタル信号ＤＯＵＴを生成する際に用いるカウントクロックＵＰＣＬＫとして、デジタル生成部９０２に出力する。

デジタル生成部９０２は、ラッチ部９０１から順次出力された出力信号ＤＯ［Ｌ−１：０］に基づいて、コンパレータ８２が比較処理を完了したときの多相クロックＤＵの位相の状態を２進化したデジタル信号ＤＯＵＴを生成する回路であり、例えば、図８に示すように、エンコーダ９３と、下位カウンタ９４と、マルチプレクサ９５と、上位カウンタ９６とを備えている。

エンコーダ９３は、一般的な論理回路で構成され、ラッチ部９０１から入力された出力信号ＤＯ［Ｌ−１：０］に基づいて、下位カウンタ９４が計数（カウント）に用いるカウントクロックＢＯＣＬＫを生成して、下位カウンタ９４に出力する。

下位カウンタ９４は、カウントクロックＢＯＣＬＫが“Ｈｉｇｈ”の状態である回数を計数（カウント）することによって、２進化した下位側のデジタル信号ＢＯＯＵＴを生成する。また、下位カウンタ９４は、下位側のデジタル信号ＢＯＯＵＴの内、最上位ビットのデジタル信号を、出力信号ＢＯＭＳＢとして、上位カウンタ９６に接続されたマルチプレクサ９５に出力する。

マルチプレクサ９５は、上位カウンタ９６に出力する信号を、ラッチ回路ＤＦ［Ｌ−１］から出力されたカウントクロックＵＰＣＬＫ（出力信号ＤＯ［Ｌ−１］）、または下位カウンタ９４から出力された出力信号ＢＯＭＳＢのいずれか一方に切り替える。

上位カウンタ９６は、マルチプレクサ９５から入力されたカウントクロックＵＰＣＬＫ、または出力信号ＢＯＭＳＢのいずれか一方の信号が“Ｈｉｇｈ”の状態である回数を計数（カウント）することによって、２進化した上位側のデジタル信号ＵＰＯＵＴを生成する。

そして、デジタル生成部９０２は、上位カウンタ９６が生成した上位側のデジタル信号ＵＰＯＵＴを上位ビットとし、下位カウンタ９４が生成した下位側のデジタル信号ＢＯＯＵＴを下位ビットとして合成したデジタル信号を、デジタル信号ＤＯＵＴとして出力する。

このようにして、従来の固体撮像装置８００では、画素アレイ部８０２の各画素８１で発生したそれぞれの画素信号Ｖｐに応じたアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路８０６によってそれぞれアナログデジタル変換したデジタル信号ＤＯＵＴを出力する。

特開２０１１−１６６２３５号公報 特開２０１１−１６６１９７号公報

ところで、従来からある一般的な固体撮像装置では、図７に示したように、Ａ／Ｄ変換回路８０９を、画素８１の列毎に備えているため、Ａ／Ｄ変換回路８０９に備えたデータ処理回路９００も、画素８１の列毎に備えることになる。このとき、各列のデータ処理回路９００自体を配置するために使用することができる領域の横幅は、画素アレイ部８０２に配置される画素８１の間隔（画素ピッチ）以内に収める、すなわち、画素８１の一列の幅（図７における１画素分の横方向の長さ）以内に収める必要がある。

また、近年では、固体撮像装置の高画素化や画素の微細化が求められており、画素８１が配置される列の幅（図７における横方向の長さ）が、さらに狭く（短く）なる傾向にある。このため、固体撮像装置に、図８に示した構成のデータ処理回路９００を配置する場合には、画素８１の水平方向（図７における横方向）にデータ処理回路９００を配置する領域を広げることが困難になり、画素８１の垂直方向（図７における縦方向）にデータ処理回路９００を配置する領域を広げて、それぞれの回路を順に配置することになる。

より具体的には、図８に示したデータ処理回路９００では、リピータＲＰ［０］、ラッチ回路ＤＦ［０］、リピータＲＰ［１］、ラッチ回路ＤＦ［１］・・・リピータＲＰ［Ｌ−１］、ラッチ回路ＤＦ［Ｌ−１］、エンコーダ９３、下位カウンタ９４、マルチプレクサ９５、上位カウンタ９６の順番（図８の左側から右側に向かった順番）で、画素８１の垂直方向（図７における縦方向）に、それぞれの回路を配置することになる。

また、近年では、固体撮像装置が出力するデジタル信号ＤＯＵＴの高分解能化も求められている。これに対しては、固体撮像装置８００に備えたＡ／Ｄ変換回路８０９に入力する多相クロックＤＵの相数Ｌを増やすことによって、固体撮像装置８００が出力するデジタル信号ＤＯＵＴのビット数を増加させ、出力分解能を高くすることができる。

しかしながら、Ａ／Ｄ変換回路８０９に入力する多相クロックＤＵの相数Ｌを増やすと、データ処理回路９００内のラッチ部９０１に備えるリピータ９１およびラッチ回路９２の段数が多くなり、つまり、リピータ９１およびラッチ回路９２の個数Ｌが多くなり、データ処理回路９００の回路規模が増大する。これにより、データ処理回路９００を配置するために画素８１の垂直方向（図７における縦方向）に広げる領域が大きくなる。このため、多相クロックＤＵの相数Ｌに応じて、回路間の配線長が長くなる箇所が存在してしまい、配線長が長い信号線を駆動する回路では、より大きな駆動能力を必要としてしまう。これにより、回路の駆動能力を大きくした回路では、回路面積や消費電流が増大してしまう、という問題がある。

例えば、図８に示したデータ処理回路９００では、ラッチ部９０１内のリピータ９１およびラッチ回路９２を、多相クロックＤＵの相数Ｌと同じ数だけ備えているため、それぞれのラッチ回路９２が対応する多相クロックＤＵの各相のクロック信号の状態をラッチ（保持）するためのラッチ信号ＬＡＴの配線長が、多相クロックＤＵの相数Ｌに応じて長くなってしまう。このため、ラッチ信号ＬＡＴの信号線の配線負荷が大きくなり、ラッチ信号ＬＡＴを出力するコンパレータ８２の出力回路（バッファ回路）の駆動能力を大きくして、ラッチ信号ＬＡＴの駆動能力を高める必要がでてくる。これにより、コンパレータ８２の出力回路の回路面積や消費電流が増大してしまう、という問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、固体撮像装置に備えたＡ／Ｄ変換回路がアナログデジタル変換する際に用いる多相クロックの相数に応じて駆動能力が定まる回路の、回路面積や消費電流を削減することができる固体撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明の固体撮像装置は、第１の基板と第２の基板とが、接続部によって電気的に接続された固体撮像装置であって、入射した光量に応じた光電変換信号を発生する光電変換素子が前記第１の基板上に配置された画素が、二次元の行列状に複数配置され、前記画素のそれぞれが発生した光電変換信号を画素信号として行毎に出力する画素部と、前記画素部に具備した複数の前記画素の１列毎または複数列毎に配置され、予め定めた一定の間隔で互いに位相が異なる複数の相のクロック信号からなる多相クロックの位相の状態を、前記画素信号に応じて数値化したデジタル信号を生成するアナログデジタル変換器と、を備え、前記アナログデジタル変換器は、前記多相クロックに応じて回路規模が定まる第１の回路構成部および第２の回路構成部を具備し、前記第１の回路構成部を、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、前記第２の回路構成部を、前記第１の回路構成部が配置されていない、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置する、ことを特徴とする。

また、本発明の固体撮像装置における前記アナログデジタル変換器は、入力された前記画素信号と、時間の経過とともに単調に増加または減少する参照信号とを比較し、該参照信号と該画素信号との関係が、予め定められた条件を満たしたことを表す比較信号を出力する比較回路と、前記比較信号が出力されたタイミングで、前記多相クロックの対応する相の前記クロック信号の位相の状態を保持する複数のラッチ回路を有するラッチ部と、前記多相クロックの対応する相の前記クロック信号の電圧を補償して駆動し、該駆動したクロック信号を、対応する前記ラッチ回路に出力する複数のバッファ回路を有するリピータ部と、を具備し、前記第１の回路構成部は、前記ラッチ部であり、前記第２の回路構成部は、前記リピータ部である、ことを特徴とする。

また、本発明の固体撮像装置における前記アナログデジタル変換器は、入力された前記画素信号と、時間の経過とともに単調に増加または減少する参照信号とを比較し、該参照信号と該画素信号との関係が、予め定められた条件を満たしたことを表す比較信号を出力する比較回路と、前記比較信号が出力されたタイミングで、前記多相クロックの対応する相の前記クロック信号の位相の状態を保持する複数のラッチ回路を有するラッチ部と、前記ラッチ部の予め定めたラッチ回路の出力信号を駆動する信号駆動回路と、前記ラッチ部のそれぞれのラッチ回路の出力信号に基づいて、前記多相クロックの位相の状態を数値化した下位側のデジタル信号を生成する下位デジタル信号生成部と、前記信号駆動回路が駆動した予め定めた前記ラッチ回路の出力信号、または前記下位デジタル信号生成部が生成した下位側のデジタル信号の予め定めたビットの信号に基づいて、数値化した上位側のデジタル信号を生成する上位デジタル信号生成部と、を具備し、前記第１の回路構成部は、前記信号駆動回路であり、前記第２の回路構成部は、前記下位デジタル信号生成部である、ことを特徴とする。

また、本発明の固体撮像装置における前記信号駆動回路は、シュミットトリガ回路であり、前記下位デジタル信号生成部は、前記ラッチ部のそれぞれのラッチ回路の出力信号に基づいて、前記多相クロックの位相の状態をエンコードするエンコーダと、前記エンコーダの出力信号が予め定めた状態となる回数を計数する下位カウンタと、を有し、前記上位デジタル信号生成部は、前記信号駆動回路が駆動した予め定めた前記ラッチ回路の出力信号、または前記下位カウンタの予め定めたビットの出力信号のいずれか一方の出力信号を出力するマルチプレクサと、前記マルチプレクサの出力信号が予め定めた状態となる回数を計数する上位カウンタと、を有し、前記第２の回路構成部は、前記エンコーダまたは前記下位カウンタの内、少なくとも１つの回路要素を備える、ことを特徴とする。

また、本発明の固体撮像装置は、前記第２の基板上に配置され、前記参照信号を生成する参照信号生成回路と、前記第２の基板上に配置され、前記アナログデジタル変換器がアナログデジタル変換を開始するタイミングで前記多相クロックを生成するクロック生成回路と、をさらに備える、ことを特徴とする。

また、本発明の固体撮像装置は、前記第１の回路構成部を前記第１の基板に配置し、前記第２の回路構成部を前記第２の基板に配置する、ことを特徴とする。

本発明によれば、固体撮像装置に備えたＡ／Ｄ変換回路がアナログデジタル変換する際に用いる多相クロックの相数に応じて駆動能力が定まる回路の、回路面積や消費電流を削減することができるという効果が得られる。

本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。 本第１の実施形態の固体撮像装置に備えたＡ／Ｄ変換回路の概略構成を示したブロック図である。 本発明の第２の実施形態における固体撮像装置の概略構成を示したブロック図である。 本第２の実施形態の固体撮像装置に備えたＡ／Ｄ変換回路内のデータ処理回路の概略構成を示したブロック図である。 本発明の第３の実施形態における固体撮像装置の概略構成を示したブロック図である。 本第３の実施形態の固体撮像装置に備えたＡ／Ｄ変換回路内のデータ処理回路の概略構成を示したブロック図である。 従来の固体撮像装置の概略構成を示したブロック図である。 従来の固体撮像装置に備えたＡ／Ｄ変換回路内のデータ処理回路の概略構成を示したブロック図である。

＜第１の実施形態＞
以下、本発明の第１の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。

図１は、本第１の実施形態における固体撮像装置の概略構成を示したブロック図である。図１に示した本第１の実施形態の固体撮像装置１００は、第１の基板１０と、第２の基板２０と、基板間接続部３０とから構成される。固体撮像装置１００では、画素アレイ部１０２が第１の基板１０に配置され、カラムＡ／Ｄ変換回路１０６が第１の基板１０と第２の基板２０とに分かれて配置されている。第１の基板１０と第２の基板２０とは、それぞれ別々に作製し、基板間接続部３０によって電気的に接続されて、第１の基板１０と第２の基板２０とが貼り合わされた状態で固体撮像装置１００を形成している。

固体撮像装置１００は、画素アレイ部１０２内の各画素１１から出力されたそれぞれのアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路１０６内に備えたそれぞれのアナログデジタル変換器（以下、「Ａ／Ｄ変換回路」という）２００によってアナログデジタル変換し、デジタル信号ＤＯＵＴとして順次出力する。

画素アレイ部１０２は、複数の画素１１を、固体撮像装置１００の水平方向（図１における横方向）、および垂直方向（図１における縦方向）の二次元的に配置した画素アレイである。画素１１のそれぞれは、フォトダイオード（光電変換素子）を備え、一定の蓄積時間内に入射した光量に応じた光電変換信号（画素信号）を発生する。そして、画素アレイ部１０２は、画素１１が発生した光電変換信号（画素信号）を、行毎にアナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路１０６に出力する。

カラムＡ／Ｄ変換回路１０６は、第１の基板１０に配置された第１Ａ／Ｄ変換部１０６１と、第２の基板２０に配置された第２Ａ／Ｄ変換部１０６２とによって構成されている。また、第１Ａ／Ｄ変換部１０６１は、同じ構成の第１Ａ／Ｄ変換回路２０１を、画素アレイ部１０２の列の数だけ複数備え、第２Ａ／Ｄ変換部１０６２は、同じ構成の第２Ａ／Ｄ変換回路２０２を、画素アレイ部１０２の列の数だけ複数備えている。そして、カラムＡ／Ｄ変換回路１０６内では、画素アレイ部１０２のある同じ列に対応した第１Ａ／Ｄ変換回路２０１と第２Ａ／Ｄ変換回路２０２とで、画素アレイ部１０２のある列に対応したＡ／Ｄ変換回路２００を構成している。

画素アレイ部１０２の各列に備えたＡ／Ｄ変換回路２００のそれぞれは、一定の間隔で互いに位相の異なる複数のクロック（以下、「多相クロック」という）を、アナログ信号Ｖｉｎの大きさに応じて計数（カウント）することによって、アナログ信号Ｖｉｎの大きさを数値化（２進化）する。

そして、カラムＡ／Ｄ変換回路１０６は、画素アレイ部１０２の各列に備えたそれぞれのＡ／Ｄ変換回路２００が多相クロックをカウントしたそれぞれの結果を、画素アレイ部１０２の各列のアナログ信号Ｖｉｎの大きに応じたデジタル信号ＤＯＵＴとして、列毎に順次出力する。

次に、本第１の実施形態の固体撮像装置１００に備えたＡ／Ｄ変換回路２００の構成について説明する。図２は、本第１の実施形態の固体撮像装置１００に備えたＡ／Ｄ変換回路２００の概略構成を示したブロック図である。図２に示したＡ／Ｄ変換回路２００は、第１の基板１０に配置された第１Ａ／Ｄ変換回路２０１と、第２の基板２０に配置された第２Ａ／Ｄ変換回路２０２とから構成されている。また、第１Ａ／Ｄ変換回路２０１は、駆動回路２０１１と、データ処理回路２０１２とを備えている。

駆動回路２０１１は、入力されたアナログ信号Ｖｉｎに基づいて、データ処理回路２０１２に備えた一部の回路を駆動する回路であり、対象の回路を駆動するための駆動信号ＤＩＶＯＵＴを、データ処理回路２０１２に出力する。

データ処理回路２０１２と第２Ａ／Ｄ変換回路２０２とは、共に動作することによって、多相クロックを、駆動回路２０１１から入力された駆動信号ＤＩＶＯＵＴに応じてカウントし、カウントした結果に基づいて、アナログ信号Ｖｉｎの大きさに応じたデジタル信号ＤＯＵＴを生成する。

なお、第２Ａ／Ｄ変換回路２０２は、Ａ／Ｄ変換回路２００に入力される多相クロックの相数に応じて回路規模が増大し、回路面積が大きくなる回路である。つまり、第２Ａ／Ｄ変換回路２０２は、多相クロックの相数に応じて画素アレイ部１０２に配置された画素１１の垂直方向（図１における縦方向）に領域を広げる必要がある回路である。

ここで、例えば、Ａ／Ｄ変換回路２００のそれぞれの構成要素を、図７に示した従来の固体撮像装置８００に備えたＡ／Ｄ変換回路８０９のような従来のＡ／Ｄ変換回路と同様に配置にした場合を考える。この場合には、１つの基板内に、駆動回路２０１１、第２Ａ／Ｄ変換回路２０２、データ処理回路２０１２の順番で、画素アレイ部１０２に配置された画素１１の垂直方向に配置する構成になる。このため、例えば、従来のＡ／Ｄ変換回路８０９におけるラッチ信号ＬＡＴに相当する駆動信号ＤＩＶＯＵＴは、第２Ａ／Ｄ変換回路２０２に備えた構成要素の領域を通過してデータ処理回路２０１２に入力されることになる。第２Ａ／Ｄ変換回路２０２は、上述したように、Ａ／Ｄ変換回路に入力される多相クロックの相数に応じて回路規模が増大するため、駆動信号ＤＩＶＯＵＴの配線長は、従来のＡ／Ｄ変換回路８０９と同様に、多相クロックの相数に応じて長くなり、駆動信号ＤＩＶＯＵＴの信号線の配線負荷が大きくなってしまう。このことから、従来のＡ／Ｄ変換回路では、駆動回路２０１１の駆動能力を高くして駆動信号ＤＩＶＯＵＴを駆動することが必要になり、駆動回路２０１１の回路面積や消費電流が増大してしまうことになる。

しかし、図２に示したように、固体撮像装置１００に備えたＡ／Ｄ変換回路２００では、多相クロックの相数に応じて回路規模が増大する第２Ａ／Ｄ変換回路２０２を、駆動回路２０１１およびデータ処理回路２０１２を備えた第１Ａ／Ｄ変換回路２０１が配置されている第１の基板１０とは別の第２の基板２０内に配置し、基板間接続部３０を介して第１Ａ／Ｄ変換回路２０１と接続している。

これにより、固体撮像装置１００では、それぞれのＡ／Ｄ変換回路２００内において、駆動回路２０１１からデータ処理回路２０１２に入力される駆動信号ＤＩＶＯＵＴの配線長が、第２Ａ／Ｄ変換回路２０２の回路規模に影響されることがなくなり、駆動信号ＤＩＶＯＵＴの配線長を短くして、駆動信号ＤＩＶＯＵＴの信号線の配線負荷を小さくすることができる。このことにより、固体撮像装置１００に備えたＡ／Ｄ変換回路２００では、駆動回路２０１１の駆動能力を低くすることができ、駆動回路２０１１の回路面積や消費電流を削減することができる。

上記に述べたとおり、本第１の実施形態の固体撮像装置１００では、Ａ／Ｄ変換回路２００の構成要素の内、多相クロックの相数に応じて回路規模が増大する第２Ａ／Ｄ変換回路２０２を、駆動回路２０１１およびデータ処理回路２０１２を備えた第１Ａ／Ｄ変換回路２０１が配置されている第１の基板１０とは別の第２の基板２０内に配置する。これにより、本第１の実施形態の固体撮像装置１００では、Ａ／Ｄ変換回路２００に備えた駆動回路２０１１がデータ処理回路２０１２に出力する駆動信号ＤＩＶＯＵＴの配線長を、従来のＡ／Ｄ変換回路よりも短くすることができ、駆動信号ＤＩＶＯＵＴの信号線の配線負荷を小さくすることができる。これにより、本第１の実施形態の固体撮像装置１００では、画素アレイ部１０２の各列に対応するそれぞれのＡ／Ｄ変換回路２００に備えた駆動回路２０１１の駆動能力を低くして消費電流を削減することができ、固体撮像装置１００自体の消費電力を削減することができる。

また、本第１の実施形態の固体撮像装置１００では、上述したように第１Ａ／Ｄ変換回路２０１と第２Ａ／Ｄ変換回路２０２とを第１の基板１０と第２の基板２０とに分けて配置することにより、画素アレイ部１０２の各列に備えたＡ／Ｄ変換回路２００のそれぞれにおいて、駆動回路２０１１の駆動能力を低くすることができ、駆動回路２０１１の回路面積を小さくすることができる。さらに、本第１の実施形態の固体撮像装置１００では、第２Ａ／Ｄ変換回路２０２を第２の基板２０内に配置することにより、Ａ／Ｄ変換回路２００を形成する画素アレイ部１０２の垂直方向（図１における縦方向）の領域を小さくすることができる。より具体的には、駆動回路２０１１、第２Ａ／Ｄ変換回路２０２、データ処理回路２０１２の順番で、画素アレイ部１０２の垂直方向に配置して形成する従来のＡ／Ｄ変換回路に比べて、Ａ／Ｄ変換回路２００の垂直方向の回路長を、第２Ａ／Ｄ変換回路２０２の垂直方向の回路長の分だけ短くして形成することができる。これにより、本第１の実施形態の固体撮像装置１００では、画素アレイ部１０２が配置されている第１の基板１０のチップ面積、すなわち、固体撮像装置１００の実装面積を縮小し、固体撮像装置１００自体の小型化を実現することができる。

なお、上述した本第１の実施形態の固体撮像装置１００における効果は、固体撮像装置１００が出力するデジタル信号ＤＯＵＴの高分解能化に対応するために多相クロックの相数を増やすにつれて、より大きな効果を得ることができる。

なお、本第１の実施形態の固体撮像装置１００では、図１に示したように、画素アレイ部１０２とカラムＡ／Ｄ変換回路１０６内の第１Ａ／Ｄ変換部１０６１とを第１の基板１０に配置し、カラムＡ／Ｄ変換回路１０６内の第２Ａ／Ｄ変換部１０６２を第２の基板２０に配置した場合について説明した。しかし、第１の基板１０と第２の基板２０とのそれぞれに配置するカラムＡ／Ｄ変換回路１０６の構成要素は、図１に示した配置に限定されるものではなく、例えば、図１に示した配置と逆の配置にすることもできる。すなわち、画素アレイ部１０２とカラムＡ／Ｄ変換回路１０６内の第２Ａ／Ｄ変換部１０６２とを第１の基板１０に配置し、カラムＡ／Ｄ変換回路１０６内の第１Ａ／Ｄ変換部１０６１を第２の基板２０に配置する構成にすることもできる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図３は、本第２の実施形態における固体撮像装置の概略構成を示したブロック図である。図３に示した本第２の実施形態の固体撮像装置３００は、図１に示した第１の実施形態の固体撮像装置１００と同様に、第１の基板１０と、第２の基板２０と、基板間接続部３０とから構成される。固体撮像装置３００では、垂直走査回路３０１と、画素アレイ部１０２と、アナログ信号処理回路３０３と、水平走査回路３０７と、制御回路３０８とが第１の基板１０に配置され、参照信号生成回路（以下、「ＤＡＣ」という）３０４と、クロック生成回路３０５とが第２の基板２０に配置されている。また、固体撮像装置３００では、カラムＡ／Ｄ変換回路３０６が第１の基板１０と第２の基板２０とに分かれて配置されている。第１の基板１０と第２の基板２０とは、それぞれ別々に作製され、第１の実施形態の固体撮像装置１００と同様に、基板間接続部３０によって電気的に接続されて、第１の基板１０と第２の基板２０とが貼り合わされた状態で固体撮像装置３００を形成している。

なお、図３に示した本第２の実施形態の固体撮像装置３００のブロック図では、固体撮像装置３００の構成要素において、第１の実施形態の固体撮像装置１００と同様の構成要素には、同一の符号を付与して示している。

固体撮像装置３００は、画素アレイ部１０２内の各画素１１から出力されたそれぞれの画素信号Ｖｐに対して、アナログ信号処理回路３０３が、雑音（ノイズ）を除去することによってアナログ信号Ｖｉｎを生成する。そして、アナログ信号処理回路３０３が生成したそれぞれのアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路３０６内に備えたそれぞれのＡ／Ｄ変換回路３０９がアナログデジタル変換し、デジタル信号ＤＯＵＴとして順次出力する。

垂直走査回路３０１は、制御回路３０８から入力された制御信号に応じて、画素アレイ部１０２内の画素１１を画素アレイ部１０２の行単位で選択し、選択した行の各画素１１で発生した画素信号Ｖｐをアナログ信号処理回路３０３に出力させる。なお、以下の説明においては、画素アレイ部１０２のある行が選択されてから、次の行が選択されるまでの期間を「水平期間」という。

画素アレイ部１０２は、第１の実施形態の固体撮像装置１００に備えた画素アレイ部１０２と同様であるため、詳細な説明は省略する。ただし、固体撮像装置３００では、垂直走査回路３０１からの選択に応じて選択された画素１１が発生した光電変換信号（画素信号）を、画素信号Ｖｐとしてアナログ信号処理回路３０３に出力する。

アナログ信号処理回路３０３は、制御回路３０８から入力された制御信号に応じて、画素アレイ部１０２から入力された画素信号Ｖｐからリセット雑音や１／ｆ雑音などのノイズを除去した後、ノイズ除去後の画素信号Ｖｐを増幅する。そして、アナログ信号処理回路３０３は、増幅したノイズ除去後の画素信号Ｖｐを、アナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路３０６に出力する。

ＤＡＣ３０４は、制御回路３０８から入力された制御信号に応じて、それぞれの水平期間において、時間に対し一定の割合で電圧値が変化するランプ波Ｖｒａｍｐ（参照信号）を生成し、生成したランプ波ＶｒａｍｐをカラムＡ／Ｄ変換回路３０６に出力する。ＤＡＣ３０４が出力するランプ波Ｖｒａｍｐは、時間の経過とともに電圧値が単調に増加または減少する信号である。

クロック生成回路３０５は、カラムＡ／Ｄ変換回路３０６がアナログデジタル変換を開始するときに、アナログデジタル変換に用いる、一定の間隔で互いに位相の異なる複数のクロック（以下、「多相クロック」という）ＤＵを生成する。そして、クロック生成回路３０５は、生成した多相クロックＤＵのそれぞれを、カラムＡ／Ｄ変換回路３０６に出力する。

カラムＡ／Ｄ変換回路３０６は、第１の基板１０に配置された、画素アレイ部１０２の列の数と同じ数の複数のコンパレータ（比較器，比較回路）３２、および第１データ処理群３０６１と、第２の基板２０に配置された第２データ処理群３０６２とによって構成されている。また、第１データ処理群３０６１は、同じ構成の第１データ処理回路４０１を、画素アレイ部１０２の列の数だけ複数備え、第２データ処理群３０６２は、同じ構成の第２データ処理回路４０２を、画素アレイ部１０２の列の数だけ複数備えている。そして、カラムＡ／Ｄ変換回路３０６内では、画素アレイ部１０２のある同じ列に対応した第１データ処理回路４０１と第２データ処理回路４０２とで、画素アレイ部１０２のある列に対応したデータ処理回路４００を構成し、このデータ処理回路４００と同じ画素アレイ部１０２のある列に対応したコンパレータ３２とで、画素アレイ部１０２のある列に対応したＡ／Ｄ変換回路３０９を構成している。

画素アレイ部１０２の各列に備えたＡ／Ｄ変換回路３０９のそれぞれは、各水平期間において、コンパレータ３２が、入力されたアナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値との比較処理（以下、単に「比較処理」という）を行う。そして、データ処理回路４００が、ランプ波Ｖｒａｍｐの初期値のタイミングからコンパレータ３２の比較処理が完了したタイミングまでの時間を、多相クロックＤＵに基づいて数値化（２進化）することによって、それぞれのＡ／Ｄ変換回路３０９に入力されたアナログ信号Ｖｉｎの大きさに応じたデジタル信号ＤＯＵＴを生成する。

コンパレータ３２は、比較処理において、入力されたアナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値との関係が、予め定められた条件を満たしたときに比較処理を完了したことを表すラッチ信号ＬＡＴ（比較信号）を出力する。なお、予め定められた条件は、例えば、アナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値とが一致するなどの条件である。

水平走査回路３０７は、カラムＡ／Ｄ変換回路３０６内に備えたそれぞれのＡ／Ｄ変換回路３０９によってアナログデジタル変換されたデジタル信号ＤＯＵＴを、画素アレイ部１０２の列単位で選択し、選択した列のデジタル信号ＤＯＵＴを固体撮像装置３００の出力として順次出力する。

次に、本第２の実施形態の固体撮像装置３００に備えたＡ／Ｄ変換回路３０９内のデータ処理回路４００の構成について説明する。図４は、本第２の実施形態の固体撮像装置３００に備えたＡ／Ｄ変換回路３０９内のデータ処理回路４００の概略構成を示したブロック図である。図４に示したデータ処理回路４００は、第１の基板１０に配置された第１データ処理回路４０１と、第２の基板２０に配置された第２データ処理回路４０２とから構成されている。また、第１データ処理回路４０１は、ラッチ部４０１１と、デジタル生成部４０１２とを備え、ラッチ部４０１１は、複数のラッチ回路４２を備えている。また、第２データ処理回路４０２は、リピータ部のみを備え、リピータ部は、複数のリピータ４１を備えている。以下の説明においては、第２データ処理回路４０２を、リピータ部４０２ともいう。

データ処理回路４００は、多相クロックＤＵの位相の状態を、コンパレータ３２が比較処理を完了したタイミングで第１データ処理回路４０１内のラッチ部４０１１に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部４０１２で数値化することによって、２進化したデジタル信号を生成して出力する。なお、以下の説明においては、符号に続く“［ ］：括弧”内に示した数字で、それぞれの信号のビットを表すこととする。例えば、２ビット目の信号は、“［１］”、１６ビット目の信号は、“［１５］”と表す。

リピータ部４０２（第２データ処理回路４０２）は、対応する相の多相クロックＤＵの電圧を補償して駆動するバッファ回路であるリピータ４１を、多相クロックＤＵの相数Ｌ（Ｌは正の整数）と同じ数だけ、複数備えている。図４に示したリピータ部４０２では、Ｌ相の多相クロックＤＵ［Ｌ−１：０］のそれぞれの相に対応したＬ個のリピータ４１（ＲＰ［Ｌ−１：０］）を備えている場合を示している。

なお、図４に示したリピータ部４０２では、リピータ４１の符号として「ＲＰ」を付与し、符号「ＲＰ」に続く“［ ］：括弧”内に、多相クロックＤＵにおいてビットに相当するそれぞれの相を表す数字を示すことによって、それぞれのリピータ４１が対応する多相クロックＤＵの相を表している。例えば、多相クロックＤＵの２相目は、多相クロックＤＵ［１］と表し、多相クロックＤＵ［１］に対応するリピータ４１をリピータＲＰ［１］と表している。

各リピータ４１は、第２の基板２０で、Ａ／Ｄ変換回路３０９の外部に配置されたクロック生成回路３０５から入力された多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［Ｌ−１］のそれぞれを、対応するリピータＲＰ［０］、ＲＰ［１］、・・・、ＲＰ［Ｌ−１］のそれぞれが駆動する。そして、各リピータ４１は、駆動したそれぞれの相の多相クロックＤＵを、基板間接続部３０を介して、第１の基板１０に配置された第１データ処理回路４０１に備えたラッチ部４０１１内の対応するラッチ回路４２のそれぞれに出力する。

ラッチ部４０１１は、対応する相の多相クロックＤＵのそれぞれの状態をラッチ（保持）する回路であるラッチ回路４２を、多相クロックＤＵの相数Ｌと同じ数だけ、複数備えている。図４に示したラッチ部４０１１では、Ｌ相の多相クロックＤＵ［Ｌ−１：０］のそれぞれの相に対応したＬ個のラッチ回路４２（ＤＦ［Ｌ−１：０］）を備えている場合を示している。

なお、図４に示したラッチ部４０１１では、ラッチ回路４２の符号として「ＤＦ」を付与し、リピータ４１と同様に、符号「ＤＦ」に続く“［ ］：括弧”内に、多相クロックＤＵのそれぞれの相を表す数字を示すことによって、それぞれのラッチ回路４２が対応する多相クロックＤＵの相を表している。例えば、多相クロックＤＵ［１］に対応するラッチ回路４２をラッチ回路ＤＦ［１］と表している。

各ラッチ回路４２は、コンパレータ３２による比較処理において、アナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値とが一致したことを表す、すなわち、コンパレータ３２が比較処理を完了したことを表すラッチ信号ＬＡＴの反転タイミング（立ち上がり、または立ち下がりのタイミング）で、多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチ（保持）する。

より具体的には、ラッチ回路ＤＦ［０］、ＤＦ［１］、・・・、ＤＦ［Ｌ−１］のそれぞれは、ラッチ信号ＬＡＴの反転タイミングで、第２の基板２０に配置されたリピータ部４０２内の対応するリピータＲＰ［０］、ＲＰ［１］、・・・、ＲＰ［Ｌ−１］から基板間接続部３０を介して入力された、多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［Ｌ−１］の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。

そして、ラッチ部４０１１は、各ラッチ回路ＤＦ［Ｌ−１：０］にラッチした多相クロックＤＵ［Ｌ−１：０］のそれぞれの相のクロック信号の状態を表す出力信号ＤＯ［Ｌ−１：０］を、それぞれのラッチ回路４２に対応した読み出しスイッチ信号ＳＷ［Ｌ−１：０］のタイミングに従って、デジタル生成部４０１２に順次出力する。また、ラッチ部４０１１は、最終段のラッチ回路ＤＦ［Ｌ−１］にラッチした多相クロックＤＵ［Ｌ−１］と同一の周波数を表す出力信号ＤＯ［Ｌ−１］を、デジタル生成部４０１２がデジタル信号ＤＯＵＴを生成する際に用いるカウントクロックとして、デジタル生成部４０１２に出力する。

デジタル生成部４０１２は、ラッチ部４０１１から順次出力された出力信号ＤＯ［Ｌ−１：０］に基づいて、コンパレータ３２が比較処理を完了したときの多相クロックＤＵの位相の状態を２進化したデジタル信号ＤＯＵＴを生成する。なお、デジタル生成部４０１２の構成および動作は、図８に示したデータ処理回路９００内のデジタル生成部９０２の構成および動作と同様であるため、詳細な説明は省略する。

このような構成によって、固体撮像装置３００では、画素アレイ部１０２の各画素１１で発生したそれぞれの画素信号Ｖｐに応じたアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路３０６によってそれぞれアナログデジタル変換したデジタル信号ＤＯＵＴを出力する。

そして、固体撮像装置３００では、Ａ／Ｄ変換回路３０９のデータ処理回路４００の構成要素を、上述したように配置する。より具体的には、固体撮像装置３００では、Ａ／Ｄ変換回路３０９に入力される多相クロックの相数Ｌに応じて回路規模が増大し、回路面積が大きくなるデータ処理回路４００内のラッチ部４０１１と、リピータ部４０２（第２データ処理回路４０２）とのそれぞれを、第１の基板１０と第２の基板２０とに分けて配置し、基板間接続部３０で接続する。

つまり、図８に示した従来のデータ処理回路９００においては、ラッチ部９０１の構成要素であるリピータ９１とラッチ回路９２とを、１つの基板内で垂直方向（図７における縦方向）に交互に配置することによって、多相クロックの相数Ｌに応じてラッチ部９０１の回路規模が増大していた。これに対して、固体撮像装置３００では、多相クロックの相数Ｌに応じて回路規模が増大する（数が増加する）、ラッチ部９０１の構成要素であるリピータ９１に対応するリピータ４１と、ラッチ回路９２に対応するラッチ回路４２とを、第１の基板１０と第２の基板２０とのそれぞれに分けて配置する。

これにより、固体撮像装置３００では、それぞれのＡ／Ｄ変換回路３０９内において、コンパレータ３２から第１データ処理回路４０１に備えたラッチ部４０１１内のそれぞれのラッチ回路４２に入力されるラッチ信号ＬＡＴの配線長が、リピータ部４０２の回路規模に影響されることがなくなり、ラッチ信号ＬＡＴの配線長を、従来のＡ／Ｄ変換回路８０９よりも短くして、ラッチ信号ＬＡＴの信号線の配線負荷を小さくすることができる。このことにより、固体撮像装置３００に備えたＡ／Ｄ変換回路３０９では、コンパレータ３２の駆動能力を低くすることができ、コンパレータ３２の回路面積や消費電流を削減することができる。

上記に述べたとおり、本第２の実施形態の固体撮像装置３００では、Ａ／Ｄ変換回路３０９の構成要素の内、多相クロックの相数Ｌに応じて回路規模が増大するデータ処理回路４００内のラッチ部４０１１と、リピータ部４０２（第２データ処理回路４０２）とのそれぞれを、第１の基板１０と第２の基板２０とに分けて配置する。これにより、本第２の実施形態の固体撮像装置３００では、Ａ／Ｄ変換回路３０９に備えたコンパレータ３２が第１データ処理回路４０１に備えたラッチ部４０１１内のそれぞれのラッチ回路４２に出力するラッチ信号ＬＡＴの配線長を、従来のＡ／Ｄ変換回路よりも短くすることができ、ラッチ信号ＬＡＴの信号線の配線負荷を小さくすることができる。これにより、本第２の実施形態の固体撮像装置３００では、画素アレイ部１０２の各列に対応するそれぞれのＡ／Ｄ変換回路３０９に備えたコンパレータ３２の駆動能力を低くして消費電流を削減することができ、第１の実施形態の固体撮像装置１００と同様に、固体撮像装置３００自体の消費電力を削減することができる。

また、本第２の実施形態の固体撮像装置３００では、上述したようにラッチ部４０１１とリピータ部４０２（第２データ処理回路４０２）とを第１の基板１０と第２の基板２０とに分けて配置することにより、画素アレイ部１０２の各列に備えたＡ／Ｄ変換回路３０９のそれぞれにおいて、コンパレータ３２の駆動能力を低くすることができ、コンパレータ３２の回路面積を小さくすることができる。さらに、本第２の実施形態の固体撮像装置３００では、リピータ部４０２（第２データ処理回路４０２）を第２の基板２０内に配置することにより、Ａ／Ｄ変換回路３０９を形成する画素アレイ部１０２の垂直方向（図３における縦方向）の領域を小さくすることができる。より具体的には、コンパレータ３２、リピータ部４０２およびラッチ部４０１１、デジタル生成部４０１２の順番で、画素アレイ部１０２の垂直方向に配置して形成する従来のＡ／Ｄ変換回路に比べて、Ａ／Ｄ変換回路３０９の垂直方向の回路長を、リピータ部４０２の垂直方向の回路長の分だけ短くして形成することができる。これにより、本第２の実施形態の固体撮像装置３００でも、第１の実施形態の固体撮像装置１００と同様に、画素アレイ部１０２が配置されている第１の基板１０のチップ面積、すなわち、固体撮像装置３００の実装面積を縮小し、固体撮像装置３００自体の小型化を実現することができる。

なお、上述した本第２の実施形態の固体撮像装置３００における効果は、第１の実施形態の固体撮像装置１００と同様に、固体撮像装置３００が出力するデジタル信号ＤＯＵＴの高分解能化に対応するために多相クロックの相数Ｌを増やすにつれて、より大きな効果を得ることができる。

なお、本第２の実施形態の固体撮像装置３００では、アナログ信号Ｖｉｎのアナログデジタル変換に関わる構成要素を、図３に示したように配置した場合について説明した。より具体的には、カラムＡ／Ｄ変換回路３０６内の第１データ処理群３０６１を第１の基板１０に配置し、ＤＡＣ３０４、クロック生成回路３０５、およびカラムＡ／Ｄ変換回路３０６内の第２データ処理群３０６２を第２の基板２０に配置した場合について説明した。しかし、第１の基板１０と第２の基板２０とのそれぞれに配置するアナログ信号Ｖｉｎのアナログデジタル変換に関わる構成要素は、図３に示した配置に限定されるものではなく、異なる構成要素の組み合わせで、第１の基板１０と第２の基板２０とのそれぞれに配置することもできる。例えば、クロック生成回路３０５およびカラムＡ／Ｄ変換回路３０６内の第２データ処理群３０６２を第１の基板１０に配置し、ＤＡＣ３０４およびカラムＡ／Ｄ変換回路３０６内の第１データ処理群３０６１を第２の基板２０に配置する構成にすることもできる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図５は、本第３の実施形態における固体撮像装置の概略構成を示したブロック図である。図５に示した本第３の実施形態の固体撮像装置５００は、図１に示した第１の実施形態の固体撮像装置１００および図３に示した第２の実施形態の固体撮像装置３００と同様に、第１の基板１０と、第２の基板２０と、基板間接続部３０とから構成される。固体撮像装置５００では、垂直走査回路３０１と、画素アレイ部１０２と、アナログ信号処理回路３０３と、水平走査回路３０７と、制御回路３０８とが第１の基板１０に配置され、ＤＡＣ３０４と、クロック生成回路３０５とが第２の基板２０に配置されている。また、固体撮像装置５００では、カラムＡ／Ｄ変換回路５０６が第１の基板１０と第２の基板２０とに分かれて配置されている。第１の基板１０と第２の基板２０とは、それぞれ別々に作製され、第１の実施形態の固体撮像装置１００および第２の実施形態の固体撮像装置３００と同様に、基板間接続部３０によって電気的に接続されて、第１の基板１０と第２の基板２０とが貼り合わされた状態で固体撮像装置５００を形成している。

なお、固体撮像装置５００は、第２の実施形態の固体撮像装置３００に備えたカラムＡ／Ｄ変換回路３０６に代わって、カラムＡ／Ｄ変換回路５０６を備えた構成である。より具体的には、カラムＡ／Ｄ変換回路３０６内の第１データ処理群３０６１および第２データ処理群３０６２のそれぞれを、第１データ処理群５０６１および第２データ処理群５０６２に変更した構成である。そして、図５に示した本第３の実施形態の固体撮像装置５００のブロック図では、固体撮像装置５００の構成要素において、第１の実施形態の固体撮像装置１００および第２の実施形態の固体撮像装置３００と同様の構成要素には、同一の符号を付与して示している。従って、以下の説明においては、第１の実施形態の固体撮像装置１００または第２の実施形態の固体撮像装置３００から変更された構成要素および動作のみを説明し、第１の実施形態の固体撮像装置１００または第２の実施形態の固体撮像装置３００と同様の構成要素および動作に関する詳細な説明は省略する。

固体撮像装置５００は、固体撮像装置３００と同様に、画素アレイ部１０２内の各画素１１から出力されたそれぞれの画素信号Ｖｐに対して雑音（ノイズ）を除去したアナログ信号Ｖｉｎを生成し、カラムＡ／Ｄ変換回路５０６内に備えたそれぞれのＡ／Ｄ変換回路５０９が、それぞれのアナログ信号Ｖｉｎをアナログデジタル変換して、デジタル信号ＤＯＵＴとして順次出力する。

アナログ信号処理回路３０３は、制御回路３０８から入力された制御信号に応じて、ノイズ除去後に増幅した、画素アレイ部１０２から入力された画素信号Ｖｐに基づいたアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路５０６に出力する。
ＤＡＣ３０４は、制御回路３０８から入力された制御信号に応じて、それぞれの水平期間におけるランプ波ＶｒａｍｐをカラムＡ／Ｄ変換回路５０６に出力する。
クロック生成回路３０５は、カラムＡ／Ｄ変換回路５０６がアナログデジタル変換する際に用いる多相クロックＤＵのそれぞれを、カラムＡ／Ｄ変換回路５０６に出力する。

カラムＡ／Ｄ変換回路５０６は、第１の基板１０に配置された、画素アレイ部１０２の列の数と同じ数の複数のコンパレータ（比較器，比較回路）３２、および第１データ処理群５０６１と、第２の基板２０に配置された第２データ処理群５０６２とによって構成されている。また、第１データ処理群５０６１は、同じ構成の第１データ処理回路６０１を、画素アレイ部１０２の列の数だけ複数備え、第２データ処理群５０６２は、同じ構成の第２データ処理回路６０２を、画素アレイ部１０２の列の数だけ複数備えている。そして、カラムＡ／Ｄ変換回路５０６内では、画素アレイ部１０２のある同じ列に対応した第１データ処理回路６０１と第２データ処理回路６０２とで、画素アレイ部１０２のある列に対応したデータ処理回路６００を構成し、このデータ処理回路６００と同じ画素アレイ部１０２のある列に対応したコンパレータ３２とで、画素アレイ部１０２のある列に対応したＡ／Ｄ変換回路５０９を構成している。

画素アレイ部１０２の各列に備えたＡ／Ｄ変換回路５０９のそれぞれは、各水平期間において、コンパレータ３２が、入力されたアナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値との比較処理を行う。そして、データ処理回路６００が、ランプ波Ｖｒａｍｐの初期値のタイミングからコンパレータ３２の比較処理が完了したタイミングまでの時間を、多相クロックＤＵに基づいて数値化（２進化）することによって、それぞれのＡ／Ｄ変換回路５０９に入力されたアナログ信号Ｖｉｎの大きさに応じたデジタル信号ＤＯＵＴを生成する。

水平走査回路３０７は、カラムＡ／Ｄ変換回路５０６内に備えたそれぞれのＡ／Ｄ変換回路５０９によってアナログデジタル変換されたデジタル信号ＤＯＵＴを、画素アレイ部１０２の列単位で選択し、選択した列のデジタル信号ＤＯＵＴを固体撮像装置５００の出力として順次出力する。

次に、本第３の実施形態の固体撮像装置５００に備えたＡ／Ｄ変換回路５０９内のデータ処理回路６００の構成について説明する。図６は、本第３の実施形態の固体撮像装置５００に備えたＡ／Ｄ変換回路５０９内のデータ処理回路６００の概略構成を示したブロック図である。図６に示したデータ処理回路６００は、第１の基板１０に配置された第１データ処理回路６０１と、第２の基板２０に配置された第２データ処理回路６０２とから構成されている。また、第１データ処理回路６０１は、ラッチ部６０１１と、第１デジタル生成部６０１２とを備えている。また、ラッチ部６０１１は、複数のラッチユニット６１を備え、第１デジタル生成部６０１２は、シュミットトリガ６２と、マルチプレクサ６５と、上位カウンタ６６とを備えている。また、第２データ処理回路６０２は、エンコーダ６３と、下位カウンタ６４とを備えている。以下の説明においては、第２データ処理回路６０２を、第２デジタル生成部６０２ともいう。

データ処理回路６００は、多相クロックＤＵの位相の状態を、コンパレータ３２が比較処理を完了したタイミングで第１データ処理回路６０１内のラッチ部６０１１に保持し、保持した多相クロックＤＵの位相の状態を第１デジタル生成部６０１２および第２デジタル生成部６０２（第２データ処理回路６０２）で数値化することによって、２進化したデジタル信号を生成して出力する。なお、以下の説明においては、符号に続く“［ ］：括弧”内に示した数字で、それぞれの信号のビットを表すこととする。例えば、２ビット目の信号は、“［１］”、１６ビット目の信号は、“［１５］”と表す。

ラッチ部６０１１は、対応する相の多相クロックＤＵのそれぞれの状態をラッチ（保持）する回路であるラッチユニット６１を、多相クロックＤＵの相数Ｌ（Ｌは正の整数）と同じ数だけ、複数備えている。図６に示したラッチ部６０１１では、Ｌ相の多相クロックＤＵ［Ｌ−１：０］のそれぞれの相に対応したＬ個のラッチユニット６１を備えている場合を示している。なお、各ラッチユニット６１は、対応する相の多相クロックＤＵの電圧を補償して駆動するバッファ回路であるリピータを備えている。

各ラッチユニット６１は、コンパレータ３２から入力されたラッチ信号ＬＡＴの反転タイミング（立ち上がり、または立ち下がりのタイミング）で、多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチ（保持）する。

そして、ラッチ部６０１１は、各ラッチユニット６１にラッチした多相クロックＤＵ［Ｌ−１：０］のそれぞれの相のクロック信号の状態を表す出力信号ＤＯ［Ｌ−１：０］を、基板間接続部３０を介して、第２の基板２０に配置された第２デジタル生成部６０２に備えたエンコーダ６３に順次出力する。また、ラッチ部６０１１は、最終段のラッチユニット６１［Ｌ−１］にラッチした多相クロックＤＵ［Ｌ−１］と同一の周波数を表す出力信号ＤＯ［Ｌ−１］を、第１デジタル生成部６０１２がデジタル信号ＤＯＵＴを生成する際に用いるカウントクロックとして、第１デジタル生成部６０１２に備えたシュミットトリガ６２に出力する。

エンコーダ６３は、一般的な論理回路で構成され、第１の基板１０に配置されたラッチ部６０１１から入力された出力信号ＤＯ［Ｌ−１：０］に基づいて、下位カウンタ６４が計数（カウント）に用いるカウントクロックＢＯＣＬＫを生成して、下位カウンタ６４に出力する。

下位カウンタ６４は、カウントクロックＢＯＣＬＫが“Ｈｉｇｈ”の状態である回数を計数（カウント）することによって、２進化した下位側のデジタル信号ＢＯＯＵＴを生成し、基板間接続部３０を介して、第１の基板１０に配置された第１データ処理回路６０１に備えた第１デジタル生成部６０１２に出力する。また、下位カウンタ６４は、下位側のデジタル信号ＢＯＯＵＴの内、最上位ビットのデジタル信号を、出力信号ＢＯＭＳＢとして、基板間接続部３０を介して、第１の基板１０に配置された第１データ処理回路６０１に備えた第１デジタル生成部６０１２内で上位カウンタ６６に接続されたマルチプレクサ６５に出力する。

シュミットトリガ６２は、ラッチ部６０１１から入力されたカウントクロックの状態遷移中の変動を抑えることによって、カウントクロックの中間の遷移状態を上位カウンタ６６が計数（カウント）してしまう誤動作（ミスカウント）を防ぐ回路であり、カウントクロックを駆動する。シュミットトリガ６２は、ラッチ部６０１１内の最終段のラッチユニット６１［Ｌ−１］から入力されたカウントクロック（出力信号ＤＯ［Ｌ−１］）の変動を抑えたカウントクロックＵＰＣＬＫを、上位カウンタ６６に接続されたマルチプレクサ６５に出力する。

マルチプレクサ６５は、上位カウンタ６６に出力する信号を、シュミットトリガ６２から出力されたカウントクロックＵＰＣＬＫ、または基板間接続部３０を介して第２の基板２０に配置された第２デジタル生成部６０２内の下位カウンタ６４から出力された出力信号ＢＯＭＳＢのいずれか一方に切り替える。

上位カウンタ６６は、マルチプレクサ６５から入力されたカウントクロックＵＰＣＬＫ、または出力信号ＢＯＭＳＢのいずれか一方の信号が“Ｈｉｇｈ”の状態である回数を計数（カウント）することによって、２進化した上位側のデジタル信号ＵＰＯＵＴを生成する。

そして、第１デジタル生成部６０１２は、上位カウンタ９６が生成した上位側のデジタル信号ＵＰＯＵＴを上位ビットとし、基板間接続部３０を介して第２の基板２０に配置された第２デジタル生成部６０２内の下位カウンタ６４から出力された下位側のデジタル信号ＢＯＯＵＴを下位ビットとして合成したデジタル信号を、デジタル信号ＤＯＵＴとして出力する。

このような構成によって、固体撮像装置５００では、画素アレイ部１０２の各画素１１で発生したそれぞれの画素信号Ｖｐに応じたアナログ信号Ｖｉｎを、カラムＡ／Ｄ変換回路５０６によってそれぞれアナログデジタル変換したデジタル信号ＤＯＵＴを出力する。

なお、第２デジタル生成部６０２（第２データ処理回路６０２）は、Ａ／Ｄ変換回路５０９に入力される多相クロックの相数Ｌに応じたビット数の２進化した下位側のデジタル信号ＢＯＯＵＴを生成する回路である。つまり、第２デジタル生成部６０２（第２データ処理回路６０２）は、Ａ／Ｄ変換回路５０９に入力される多相クロックの相数Ｌに応じて回路規模が増大し、回路面積が大きくなることによって、画素アレイ部１０２に配置された画素１１の垂直方向（図５における縦方向）に領域を広げる必要がある回路である。特に下位カウンタ６４は、多相クロックの相数Ｌに応じて生成する下位側のデジタル信号ＢＯＯＵＴのビット数が増加するため、回路規模の増大が顕著であり、回路面積が大きくなる。

ここで、例えば、Ａ／Ｄ変換回路５０９内のデータ処理回路６００のそれぞれの構成要素を、図７に示した従来の固体撮像装置８００に備えたＡ／Ｄ変換回路８０９のような従来のＡ／Ｄ変換回路と同様に配置にした場合を考える。この場合には、１つの基板内に、シュミットトリガ６２、エンコーダ６３、下位カウンタ６４、マルチプレクサ６５、上位カウンタ６６の順番で、画素アレイ部１０２に配置された画素１１の垂直方向（図５における縦方向）に配置する構成になる。このため、シュミットトリガ６２が出力するカウントクロックＵＰＣＬＫは、多相クロックの相数Ｌに応じて回路規模が増大するエンコーダ６３および下位カウンタ６４が配置された領域を通過してマルチプレクサ６５に入力されることになる。このことにより、カウントクロックＵＰＣＬＫの配線長は、多相クロックの相数Ｌに応じて長くなり、カウントクロックＵＰＣＬＫの信号線の配線負荷が大きくなってしまう。このことから、データ処理回路６００のそれぞれの構成要素を従来のＡ／Ｄ変換回路と同様に配置にした場合には、シュミットトリガ６２の駆動能力を高くしてカウントクロックＵＰＣＬＫを駆動することが必要になり、シュミットトリガ６２の回路面積や消費電流が増大してしまうことになる。

しかし、図６に示したように、固体撮像装置５００では、Ａ／Ｄ変換回路５０９のデータ処理回路６００の構成要素を、上述したように配置する。より具体的には、固体撮像装置５００では、Ａ／Ｄ変換回路５０９に入力される多相クロックの相数Ｌに応じて回路規模が増大するデータ処理回路６００内の第２デジタル生成部６０２（第２データ処理回路６０２）を、ラッチ部６０１１および第１デジタル生成部６０１２を備えた第１データ処理回路６０１が配置されている第１の基板１０とは別の第２の基板２０内に配置し、基板間接続部３０を介して第１データ処理回路６０１と接続している。つまり、固体撮像装置５００では、多相クロックの相数Ｌに応じて回路規模が増大するエンコーダ６３および下位カウンタ６４を、シュミットトリガ６２が配置されている第１の基板１０と異なる第２の基板２０内に配置する。

これにより、固体撮像装置５００では、それぞれのＡ／Ｄ変換回路５０９内のデータ処理回路６００において、シュミットトリガ６２からマルチプレクサ６５に入力されるカウントクロックＵＰＣＬＫの配線長が、第２デジタル生成部６０２の回路規模に影響されることがなくなり、カウントクロックＵＰＣＬＫの配線長を短くして、カウントクロックＵＰＣＬＫの信号線の配線負荷を小さくすることができる。このことにより、固体撮像装置５００に備えたそれぞれのＡ／Ｄ変換回路５０９では、シュミットトリガ６２の駆動能力を低くすることができ、シュミットトリガ６２の回路面積や消費電流を削減することができる。

上記に述べたとおり、本第３の実施形態の固体撮像装置５００では、Ａ／Ｄ変換回路５０９の構成要素の内、多相クロックの相数Ｌに応じて回路規模が増大するデータ処理回路６００内の第２デジタル生成部６０２（第２データ処理回路６０２）を、ラッチ部６０１１および第１デジタル生成部６０１２を備えた第１データ処理回路６０１が配置されている第１の基板１０とは別の第２の基板２０内に配置する。これにより、本第３の実施形態の固体撮像装置５００では、Ａ／Ｄ変換回路５０９に備えたデータ処理回路６００内のシュミットトリガ６２がマルチプレクサ６５に出力するカウントクロックＵＰＣＬＫの配線長を、従来のＡ／Ｄ変換回路よりも短くすることができ、カウントクロックＵＰＣＬＫの信号線の配線負荷を小さくすることができる。これにより、本第３の実施形態の固体撮像装置５００では、画素アレイ部１０２の各列に対応するそれぞれのＡ／Ｄ変換回路５０９に備えたデータ処理回路６００内のシュミットトリガ６２の駆動能力を低くして消費電流を削減することができ、第１の実施形態の固体撮像装置１００および第２の実施形態の固体撮像装置３００と同様に、固体撮像装置５００自体の消費電力を削減することができる。

また、本第３の実施形態の固体撮像装置５００では、上述したように第１デジタル生成部６０１２と第２デジタル生成部６０２（第２データ処理回路６０２）とを第１の基板１０と第２の基板２０とに分けて配置することにより、画素アレイ部１０２の各列に備えたＡ／Ｄ変換回路５０９のそれぞれにおいて、シュミットトリガ６２の駆動能力を低くすることができ、シュミットトリガ６２の回路面積を小さくすることができる。さらに、本第３の実施形態の固体撮像装置５００では、第２デジタル生成部６０２（第２データ処理回路６０２）を第２の基板２０内に配置することにより、Ａ／Ｄ変換回路５０９を形成する画素アレイ部１０２の垂直方向（図５における縦方向）の領域を小さくすることができる。より具体的には、シュミットトリガ６２、エンコーダ６３、下位カウンタ６４、マルチプレクサ６５、上位カウンタ６６の順番で、画素アレイ部１０２の垂直方向に配置して形成する従来のＡ／Ｄ変換回路に比べて、Ａ／Ｄ変換回路５０９の垂直方向の回路長を、エンコーダ６３および下位カウンタ６４の垂直方向の回路長の分だけ短くして形成することができる。これにより、本第３の実施形態の固体撮像装置５００でも、第１の実施形態の固体撮像装置１００および第２の実施形態の固体撮像装置３００と同様に、画素アレイ部１０２が配置されている第１の基板１０のチップ面積、すなわち、固体撮像装置５００の実装面積を縮小し、固体撮像装置５００自体の小型化を実現することができる。

なお、上述した本第３の実施形態の固体撮像装置５００における効果は、第１の実施形態の固体撮像装置１００および第２の実施形態の固体撮像装置３００と同様に、固体撮像装置５００が出力するデジタル信号ＤＯＵＴの高分解能化に対応するために多相クロックの相数Ｌを増やすにつれて、より大きな効果を得ることができる。

なお、本第３の実施形態の固体撮像装置５００では、アナログ信号Ｖｉｎのアナログデジタル変換に関わる構成要素を、図５に示したように配置した場合について説明した。より具体的には、カラムＡ／Ｄ変換回路５０６内の第１データ処理群５０６１を第１の基板１０に配置し、ＤＡＣ３０４、クロック生成回路３０５、およびカラムＡ／Ｄ変換回路５０６内の第２データ処理群５０６２を第２の基板２０に配置した場合について説明した。しかし、第１の基板１０と第２の基板２０とのそれぞれに配置するアナログ信号Ｖｉｎのアナログデジタル変換に関わる構成要素は、図５に示した配置に限定されるものではなく、異なる構成要素の組み合わせで、第１の基板１０と第２の基板２０とのそれぞれに配置することもできる。例えば、カラムＡ／Ｄ変換回路５０６内の第２データ処理群５０６２を第１の基板１０に配置し、ＤＡＣ３０４、クロック生成回路３０５、およびカラムＡ／Ｄ変換回路５０６内の第１データ処理群５０６１を第２の基板２０に配置する構成にすることもできる。また、例えば、ＤＡＣ３０４、クロック生成回路３０５、およびカラムＡ／Ｄ変換回路５０６内の第１データ処理群５０６１を第１の基板１０に配置し、カラムＡ／Ｄ変換回路５０６内の第２データ処理群５０６２を第２の基板２０に配置する構成にすることもできる。

また、本第３の実施形態の固体撮像装置５００では、上位カウンタ６６が２進化した上位側のデジタル信号ＵＰＯＵＴを生成する際に用いるカウントクロックＵＰＣＬＫを出力する回路として、シュミットトリガ６２を備えた場合について説明した。しかし、上位カウンタ６６が２進化した上位側のデジタル信号ＵＰＯＵＴを生成する際に用いるカウントクロックＵＰＣＬＫを出力する回路は、図６に示した本第３の実施形態の構成に限定されるものではない。例えば、シュミットトリガ６２の代わりに、ラッチ部６０１１から入力されたカウントクロックを駆動するバッファ回路を備えた構成にすることもできる。また、例えば、最終段のラッチユニット６１［Ｌ−１］が出力する出力信号ＤＯ［Ｌ−１］を直接、上位カウンタ６６が２進化した上位側のデジタル信号ＵＰＯＵＴを生成する際に用いるカウントクロックＵＰＣＬＫとする、すなわち、シュミットトリガ６２を備えない構成にすることもできる。

また、本第３の実施形態の固体撮像装置５００では、ラッチ部６０１１は、１つの構成要素である場合について説明した。しかし、ラッチ部６０１１の構成は、図６に示した本第３の実施形態の構成に限定されるものではない。例えば、ラッチ部６０１１に備えたラッチユニット６１は、対応する相の多相クロックＤＵを駆動するバッファ回路であるリピータを備えた構成である。つまり、ラッチユニット６１は、ラッチ回路とリピータとによって構成されている。このため、本第３の実施形態の固体撮像装置５００においても、第２の実施形態の固体撮像装置３００と同様に、ラッチ部６０１１に備えたそれぞれのラッチユニット６１を、ラッチ回路とリピータとに分けて、第１の基板１０と第２の基板２０とのそれぞれに配置する構成にすることもできる。

また、本第３の実施形態の固体撮像装置５００では、第２データ処理回路６０２がエンコーダ６３と下位カウンタ６４とを備えている構成である場合について説明した。しかし、第２データ処理回路６０２の構成は、図６に示した本第３の実施形態の構成に限定されるものではない。例えば、第２データ処理回路６０２を、エンコーダ６３または下位カウンタ６４のいずれか一方のみを備えた構成にすることもできる。この場合、第２データ処理回路６０２に備えられないエンコーダ６３または下位カウンタ６４のいずれか一方は、第１デジタル生成部６０１２に備えた構成にすることが考えられる。

上記に述べたとおり、本発明を実施するための形態によれば、固体撮像装置を複数枚の基板を接続する構成にし、固体撮像装置に備えたカラムＡ／Ｄ変換回路内のそれぞれのＡ／Ｄ変換回路の構成要素の内、アナログデジタル変換する際に用いる多相クロックの相数に応じて回路規模が増大する構成要素のそれぞれを、異なる基板に配置する。これにより、本発明を実施するための形態による固体撮像装置では、Ａ／Ｄ変換回路の構成要素を順番に配置した場合に、多相クロックの相数に影響されてしまう信号の配線長を短くし、信号線の配線負荷を小さくすることができる。このことにより、本発明を実施するための形態による固体撮像装置では、この信号を信号線に出力する回路の駆動能力を低くすることができ、この回路の回路面積や消費電流を削減することができる。これにより、本発明を実施するための形態による固体撮像装置自体の小型化や低消費電力化を実現することができる。

なお、本発明における回路の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、Ａ／Ｄ変換回路の構成要素が変わった場合においても同様に、本発明の考え方を適用することができる。

また、本実施形態においては、画素部の各列（カラム）にＡ／Ｄ変換回路を配置した固体撮像装置について説明したが、固体撮像装置内のＡ／Ｄ変換回路の配置は、本発明を実施するための形態に限定されるものではない。例えば、画素部の複数の列（カラム）に対して１つのＡ／Ｄ変換回路を配置した構成にすることもできる。

また、本実施形態においては、画素アレイ部が第１の基板のみに形成された場合について説明したが、固体撮像装置に形成する画素アレイ部は、本発明を実施するための形態に限定されるものではない。例えば、画素アレイ部を第１の基板と第２の基板とに分けて形成した固体撮像装置であっても同様に、本発明の考え方を適用することができる。

また、本発明の実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

１００，３００，５００・・・固体撮像装置
１０・・・第１の基板
２０・・・第２の基板
３０・・・基板間接続部（接続部）
１０２・・・画素アレイ部（画素部）
１１・・・画素
１０６，３０６，５０６・・・カラムＡ／Ｄ変換回路（アナログデジタル変換器）
１０６１・・・第１Ａ／Ｄ変換部（アナログデジタル変換器，第１の回路構成部）
１０６２・・・第２Ａ／Ｄ変換部（アナログデジタル変換器，第２の回路構成部）
２００，３０９，５０９・・・Ａ／Ｄ変換回路（アナログデジタル変換器）
２０１・・・第１Ａ／Ｄ変換回路（アナログデジタル変換器，第１の回路構成部）
２０１１・・・駆動回路（アナログデジタル変換器，第１の回路構成部）
２０１２・・・データ処理回路（アナログデジタル変換器，第１の回路構成部）
２０２・・・第２Ａ／Ｄ変換回路（アナログデジタル変換器，第２の回路構成部）
３０１・・・垂直走査回路
３０３・・・アナログ信号処理回路
３０７・・・水平走査回路
３０８・・・制御回路
３０４・・・ＤＡＣ（参照信号生成回路）
３０５・・・クロック生成回路
３２・・・コンパレータ（アナログデジタル変換器，比較回路）
３０６１・・・第１データ処理群（アナログデジタル変換器，第１の回路構成部）
３０６２・・・第２データ処理群（アナログデジタル変換器，第２の回路構成部）
４０１・・・第１データ処理回路（アナログデジタル変換器，第１の回路構成部）
４０１１・・・ラッチ部（アナログデジタル変換器，第１の回路構成部，ラッチ部）
４０１２・・・デジタル生成部（アナログデジタル変換器，第１の回路構成部）
ＤＦ，４２・・・ラッチ回路（アナログデジタル変換器，第１の回路構成部，ラッチ回路）
４０２・・・第２データ処理回路，リピータ部（アナログデジタル変換器，第２の回路構成部，リピータ部）
ＲＰ，４１・・・リピータ（アナログデジタル変換器，第２の回路構成部，バッファ回路）
４００・・・データ処理回路（アナログデジタル変換器，第１の回路構成部，第２の回路構成部）
５０６１・・・第１データ処理群（アナログデジタル変換器，第１の回路構成部）
５０６２・・・第２データ処理群（アナログデジタル変換器，第２の回路構成部）
６０１・・・第１データ処理回路（アナログデジタル変換器，第１の回路構成部）
６０１１・・・ラッチ部（アナログデジタル変換器，第１の回路構成部，ラッチ部，リピータ部）
６１・・・ラッチユニット（アナログデジタル変換器，第１の回路構成部，ラッチ回路，バッファ回路）
６０１２・・・第１デジタル生成部（アナログデジタル変換器，第１の回路構成部）
６２・・・シュミットトリガ（アナログデジタル変換器，第１の回路構成部，信号駆動回路，シュミットトリガ回路）
６５・・・マルチプレクサ（アナログデジタル変換器，第１の回路構成部，上位デジタル信号生成部，マルチプレクサ）
６６・・・上位カウンタ（アナログデジタル変換器，第１の回路構成部，上位デジタル信号生成部，上位カウンタ）
６０２・・・第２データ処理回路，第２デジタル生成部（アナログデジタル変換器，第２の回路構成部）
６３・・・エンコーダ（アナログデジタル変換器，第２の回路構成部，下位デジタル信号生成部，エンコーダ）
６４・・・下位カウンタ（アナログデジタル変換器，第２の回路構成部，下位デジタル信号生成部，下位カウンタ）
６００・・・データ処理回路（アナログデジタル変換器，第１の回路構成部，第２の回路構成部）
８００・・・固体撮像装置
８０１・・・垂直走査回路
８０２・・・画素アレイ部
８１・・・画素
８０３・・・アナログ信号処理回路
８０４・・・ＤＡＣ
８０５・・・クロック生成回路
８０６・・・カラムＡ／Ｄ変換回路
８０７・・・水平走査回路
８０８・・・制御回路
８０９・・・Ａ／Ｄ変換回路
８２・・・コンパレータ
９００・・・データ処理回路
９０１・・・ラッチ部
９０２・・・デジタル生成部
ＲＰ，９１・・・リピータ
ＤＦ，９２・・・ラッチ回路
９３・・・エンコーダ
９４・・・下位カウンタ
９５・・・マルチプレクサ
９６・・・上位カウンタ

Claims (6)

1. 第１の基板と第２の基板とが、接続部によって電気的に接続された固体撮像装置であって、
   入射した光量に応じた光電変換信号を発生する光電変換素子が前記第１の基板上に配置された画素が、二次元の行列状に複数配置され、前記画素のそれぞれが発生した光電変換信号を画素信号として行毎に出力する画素部と、
   前記画素部に具備した複数の前記画素の１列毎または複数列毎に配置され、予め定めた一定の間隔で互いに位相が異なる複数の相のクロック信号からなる多相クロックの位相の状態を、前記画素信号に応じて数値化したデジタル信号を生成するアナログデジタル変換器と、
   を備え、
   前記アナログデジタル変換器は、
   前記多相クロックに応じて回路規模が定まる第１の回路構成部および第２の回路構成部を具備し、
   前記第１の回路構成部を、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、
   前記第２の回路構成部を、前記第１の回路構成部が配置されていない、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置する、
   ことを特徴とする固体撮像装置。
2. 前記アナログデジタル変換器は、
   入力された前記画素信号と、時間の経過とともに単調に増加または減少する参照信号とを比較し、該参照信号と該画素信号との関係が、予め定められた条件を満たしたことを表す比較信号を出力する比較回路と、
   前記比較信号が出力されたタイミングで、前記多相クロックの対応する相の前記クロック信号の位相の状態を保持する複数のラッチ回路を有するラッチ部と、
   前記多相クロックの対応する相の前記クロック信号の電圧を補償して駆動し、該駆動したクロック信号を、対応する前記ラッチ回路に出力する複数のバッファ回路を有するリピータ部と、
   を具備し、
   前記第１の回路構成部は、前記ラッチ部であり、
   前記第２の回路構成部は、前記リピータ部である、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記アナログデジタル変換器は、
   入力された前記画素信号と、時間の経過とともに単調に増加または減少する参照信号とを比較し、該参照信号と該画素信号との関係が、予め定められた条件を満たしたことを表す比較信号を出力する比較回路と、
   前記比較信号が出力されたタイミングで、前記多相クロックの対応する相の前記クロック信号の位相の状態を保持する複数のラッチ回路を有するラッチ部と、
   前記ラッチ部の予め定めたラッチ回路の出力信号を駆動する信号駆動回路と、
   前記ラッチ部のそれぞれのラッチ回路の出力信号に基づいて、前記多相クロックの位相の状態を数値化した下位側のデジタル信号を生成する下位デジタル信号生成部と、
   前記信号駆動回路が駆動した予め定めた前記ラッチ回路の出力信号、または前記下位デジタル信号生成部が生成した下位側のデジタル信号の予め定めたビットの信号に基づいて、数値化した上位側のデジタル信号を生成する上位デジタル信号生成部と、
   を具備し、
   前記第１の回路構成部は、前記信号駆動回路であり、
   前記第２の回路構成部は、前記下位デジタル信号生成部である、
   ことを特徴とする請求項１に記載の固体撮像装置。
4. 前記信号駆動回路は、
   シュミットトリガ回路であり、
   前記下位デジタル信号生成部は、
   前記ラッチ部のそれぞれのラッチ回路の出力信号に基づいて、前記多相クロックの位相の状態をエンコードするエンコーダと、
   前記エンコーダの出力信号が予め定めた状態となる回数を計数する下位カウンタと、
   を有し、
   前記上位デジタル信号生成部は、
   前記信号駆動回路が駆動した予め定めた前記ラッチ回路の出力信号、または前記下位カウンタの予め定めたビットの出力信号のいずれか一方の出力信号を出力するマルチプレクサと、
   前記マルチプレクサの出力信号が予め定めた状態となる回数を計数する上位カウンタと、
   を有し、
   前記第２の回路構成部は、前記エンコーダまたは前記下位カウンタの内、少なくとも１つの回路要素を備える、
   ことを特徴とする請求項３に記載の固体撮像装置。
5. 前記第２の基板上に配置され、前記参照信号を生成する参照信号生成回路と、
   前記第２の基板上に配置され、前記アナログデジタル変換器がアナログデジタル変換を開始するタイミングで前記多相クロックを生成するクロック生成回路と、
   をさらに備える、
   ことを特徴とする請求項２から請求項４のいずれか１の項に記載の固体撮像装置。
6. 前記第１の回路構成部を前記第１の基板に配置し、
   前記第２の回路構成部を前記第２の基板に配置する、
   ことを特徴とする請求項５に記載の固体撮像装置。

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