KR101979661B1 - 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서 - Google Patents
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Abstract
본 기술은 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서에 관한 것으로, 각 칼럼마다 구비되어 아날로그-디지털 변환 장치에서 출력되는 디지털 값을 병렬로 처리함으로써 종래의 기술에 비해 저속으로 동작이 가능한 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서를 제공한다. 이러한 오차 보정 및 디지털 상호연관 이중 샘플링 장치는, 아날로그 디지털 변환 수단으로부터 상위 비트부터 하위 비트까지 순차적으로 출력되는 디지털 값을 펄스로 변환하는 디지털-펄스 변환 수단; 상응하는 연산 수단의 정신호 출력 또는 상기 상응하는 연산 수단의 부신호 출력 또는 상기 디지털-펄스 변환 수단의 출력을 선택하는 복수의 선택 수단; 및 상기 복수의 선택 수단 중 상응하는 선택 수단의 출력 신호를 입력받아 오차 보정 및 디지털 상호연관 이중 샘플링 동작을 수행하는 복수의 상기 연산 수단을 포함할 수 있다.
Description
본 발명의 몇몇 실시예들은 이미지 센서(IS : Image Sensor)에 관한 것으로, 더욱 상세하게는 아날로그-디지털 변환 장치의 비교기의 옵셋 오차를 제거하기 위해 오차 보정 방식을 사용하고, 이미지 센서의 픽셀 어레이로부터 출력되는 리셋 전압이 디지털화된 값과 광전하의 집적을 통해 픽셀 어레이로부터 출력되는 신호 전압이 디지털화된 값의 차를 구함으로써 각 픽셀마다 각각 다른 리셋 전압의 편차를 제거하기 위해 디지털 상호연관 이중 샘플링(Digital CDS: Digital Correlated Double Sampling) 방식을 사용하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것이다.
영상 시스템이나 바이오 센서 시스템 또는 씨모스 이미지 센서(CIS) 등과 같은 전자 시스템은 고속으로 많은 양의 데이터를 읽어 들이기 위하여 일반적으로 각 칼럼(열)마다 아날로그-디지털 변환 장치 및 상호연관 이중 샘플링(CDS: Correlated Double Sampling)을 위한 장치를 집적하여 구현한다.
여기서, 상호연관 이중 샘플링이란 이미지 센서의 픽셀 어레이로부터 출력되는 리셋 전압과 광전하의 집적을 통해 픽셀 어레이로부터 출력되는 신호 전압(즉, 픽셀 신호 전압)의 차를 구함으로써 각 픽셀마다 각각 다른 리셋 전압의 편차를 제거하는 방식을 말한다. 이러한 상호연관 이중 샘플링 방식으로는 리셋 전압과 신호 전압 간의 차를 아날로그 영역에서 구하는 아날로그 상호연관 이중 샘플링 방식과 리셋 전압과 신호 전압을 각각 디지털 값으로 변환한 후 차를 구하는 디지털 상호연관 이중 샘플링 방식이 있다.
이때, 픽셀 어레이로부터 출력되는 리셋 전압 및 신호 전압을 디지털 값으로 변환하는 데 있어서 아날로그-디지털 변환 장치를 사용한다. 아날로그-디지털 변환 시 클럭마다 출력되는 복수의 비트를 모아 하나의 완전한 디지털 값으로 만드는 아날로그-디지털 변환 장치의 경우 비교기의 옵셋 오차를 제거하기 위하여 오차 보정 방식을 사용한다.
그런데, 종래의 씨모스 이미지 센서에서는 리셋 전압의 디지털 값과 신호 전압의 디지털 값을 디지털 연산부로 각각 전송하여야 하기 때문에, 이를 위해 많은 수의 비트를 전송할 수 있는 고속의 LVDS(Low Voltage Differential Signaling: 저전압 차동 신호) 인터페이스가 필요한 단점이 있다. 또한, 종래의 씨모스 이미지 센서에서는 프레임 속도가 빨라지고 픽셀의 수가 많아 질수록 단위 시간 동안 LVDS 인터페이스를 통하여 전송하여야 하는 디지털 값의 양이 증가하고, 이에 따라 수신된 디지털 값을 직렬 처리하기 위해 오차 보정 및 디지털 상호연관 이중 샘플링 장치에 빠른 동작을 요구하기 때문에 점유 면적 및 전력 소모가 커지는 단점이 있다.
본 발명의 실시예는 각 칼럼마다 구비되어 아날로그-디지털 변환 장치에서 출력되는 디지털 값을 병렬로 처리함으로써 종래의 기술에 비해 저속으로 동작이 가능한 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서를 제공한다.
또한, 본 발명의 실시예는 오차 보정 및 디지털 상호연관 이중 샘플링 방식을 거친 디지털 값을 외부로 전송함으로써 인터페이스를 통해 한번에 전송해야 하는 디지털 비트의 수를 감소시킬 수 있는 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서를 제공한다.
또한, 본 발명의 실시예는 오차 보정 및 디지털 상호연관 이중 샘플링 방식을 위한 디지털 회로를 설계하는 데 있어서 연산부(예 : 가산기 등) 및 저장부를 공유함으로써 점유 면적 및 소비 전력을 감소시킬 수 있는 오차 보정 및 디지털 상호연관 이중 샘플링 장치와 그를 이용한 씨모스 이미지 센서를 제공한다.
본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 장치는, 아날로그 디지털 변환 수단으로부터 상위 비트부터 하위 비트까지 순차적으로 출력되는 디지털 값을 펄스로 변환하는 디지털-펄스 변환 수단; 상응하는 연산 수단의 정신호 출력 또는 상기 상응하는 연산 수단의 부신호 출력 또는 상기 디지털-펄스 변환 수단의 출력을 선택하는 복수의 선택 수단; 및 상기 복수의 선택 수단 중 상응하는 선택 수단의 출력 신호를 입력받아 오차 보정 및 디지털 상호연관 이중 샘플링 동작을 수행하는 복수의 상기 연산 수단을 포함할 수 있다.
본 발명의 다른 실시예에 따른 씨모스 이미지 센서는, 픽셀 신호를 발생하는 픽셀 어레이; 각 칼럼마다 구비되어, 상기 픽셀 어레이에서 발생된 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환 수단; 및 각 칼럼마다 구비되어, 상응하는 상기 아날로그-디지털 변환 수단으로부터 디지털 신호를 입력받아 오차 보정과 디지털 상호연관 이중 샘플링을 병렬로 수행하는 복수의 오차 보정 및 디지털 상호연관 이중 샘플링 수단을 포함할 수 있다.
여기서, 상기 오차 보정 및 디지털 상호연관 이중 샘플링 수단 각각은, 상기 상응하는 아날로그 디지털 변환 수단으로부터 상위 비트부터 하위 비트까지 순차적으로 출력되는 디지털 값을 펄스로 변환하는 디지털-펄스 변환 수단; 상응하는 연산 수단의 정신호 출력 또는 상기 상응하는 연산 수단의 부신호 출력 또는 상기 디지털-펄스 변환 수단의 출력을 선택하는 복수의 선택 수단; 및 상기 복수의 선택 수단 중 상응하는 선택 수단의 출력 신호를 입력받아 오차 보정 및 디지털 상호연관 이중 샘플링 동작을 수행하는 복수의 상기 연산 수단을 포함할 수 있다.
본 발명의 실시예에 따르면, 오차가 보정되지 않은 리셋 전압의 디지털 출력 및 신호 전압의 디지털 출력을 전송하기 위하여 많은 수의 저장부 및 고속의 LVDS 인터페이스 회로가 필요하고, 또한 이를 연산하기 위해 고속의 디지털 연산부가 필요한 종래 기술과 달리, 아날로그-디지털 변환 장치에서 출력되는 디지털 값을 각 칼럼마다 존재하는 오차 보정 및 디지털 상호연관 이중 샘플링 장치가 병렬 처리하므로 종래 기술에 비해 저속으로 동작이 가능하여 고속의 디지털 연산부가 필요하지 않으며, 또한 오차 보정 및 디지털 상호연관 이중 샘플링 방식을 거친 디지털 값을 외부로 전송하기 때문에 인터페이스 회로가 한번에 전송해야 하는 디지털 비트의 수를 대폭적으로 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 오차 보정 및 디지털 상호연관 이중 샘플링 방식을 위한 디지털 회로를 설계하는 데 있어서 연산부(예 : 가산기 등) 및 저장부를 공유함으로써 점유 면적 및 소비 전력을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 오차 보정 및 디지털 상호연관 이중 샘플링 방식이 사용된 씨모스 이미지 센서의 블록도이다.
도 2는 씨모스 이미지 센서 내의 단위 픽셀 구조를 나타내는 일실시예 회로도이다.
도 3은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 장치를 이용한 씨모스 이미지 센서의 구성도이다.
도 4는 본 발명의 일실시예에 따른 1.5비트 싸이클릭 아날로그-디지털 변환 장치의 입/출력 파형을 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 오차 보정 방식의 개념을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 방식의 개념을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 방식의 실제 연산 과정을 설명하기 위한 도면이다.
도 8은 본 발명의 일실시예에 따른 디지털부의 구성도이다.
도 9는 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링을 위한 디지털부의 타이밍도이다.
도 10은 본 발명의 일실시예에 따른 리셋 전압과 신호 전압을 아날로그-디지털 변환 시 N 비트 래치의 출력 파형을 나타내는 도면이다.
도 2는 씨모스 이미지 센서 내의 단위 픽셀 구조를 나타내는 일실시예 회로도이다.
도 3은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 장치를 이용한 씨모스 이미지 센서의 구성도이다.
도 4는 본 발명의 일실시예에 따른 1.5비트 싸이클릭 아날로그-디지털 변환 장치의 입/출력 파형을 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 오차 보정 방식의 개념을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 방식의 개념을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 방식의 실제 연산 과정을 설명하기 위한 도면이다.
도 8은 본 발명의 일실시예에 따른 디지털부의 구성도이다.
도 9는 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링을 위한 디지털부의 타이밍도이다.
도 10은 본 발명의 일실시예에 따른 리셋 전압과 신호 전압을 아날로그-디지털 변환 시 N 비트 래치의 출력 파형을 나타내는 도면이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 오차 보정 및 디지털 상호연관 이중 샘플링 방식이 사용된 씨모스 이미지 센서의 블록도로서, 픽셀 어레이와, 수직 쉬프트 레지스터 및 수직 드라이버와, 타이밍 생성기 및 드라이버와, 13 비트 칼럼 패러럴 아날로그-디지털 변환 장치와, 리셋용 640X24 래치와, 신호용 640X24 래치와, 수평 쉬프트 레지스터 및 LVDS(Low Voltage Differential Signaling: 저전압 차동 신호) 드라이버와, 바이어스 회로와, LVDS 수신기, 오차 보정부 및 디지털 CDS부를 포함한다. 여기서, 오차 보정부 및 디지털 CDS부를 디지털 연산부라 하기로 한다.
도 1에 도시된 오차 보정 및 디지털 상호연관 이중 샘플링 방식이 사용된 씨모스 이미지 센서에 대해서는 『Jong-Ho Park, et al., "A High-Speed Low-Noise CMOS Image Sensor With 13-b Column-Parallel Single-Ended Cyclic ADCs", in proc. IEEE Trans. Electron Devices, vol. 56, no. 11, pp. 2414-2422, Oct. 2009.』에 그 기술이 상세히 개시되어 있으므로, 여기서는 본 발명의 실시예와 관련된 기술에 대해서만 간략하게 살펴보기로 한다.
도 1을 참조하여 그 동작을 살펴보면, 픽셀 어레이로부터 출력되는 리셋 전압 및 신호 전압을 아날로그-디지털 변환 시 싸이클릭 아날로그-디지털 변환 장치의 비교기에서 매 클럭마다 출력되는 복수의 비트를 각각의 래치(리셋용 640X24 래치 및 신호용 640X24 래치)에 저장한다. 각 래치에 저장된 값들은 LVDS(Low Voltage Differential Signaling) 전송 방식(LVDS 드라이버와 LVDS 수신기)을 통해 디지털 연산부(오차 보정부 및 디지털 CDS부)로 직렬로 전송된다. 그러면, 디지털 연산부는 직렬로 들어오는 디지털 값을 이용해 오차 보정(RB to B conv.: Redundant Binary code to Binary code Conversion) 및 디지털 상호연관 이중 샘플링(Digital CDS)을 수행하여 비교기의 옵셋 오차 및 각 픽셀마다 각각 다른 리셋 전압의 편차가 제거된 최종 출력을 생성한다.
그런데, 도 1에 도시된 씨모스 이미지 센서에서는 리셋 전압의 디지털 값과 신호 전압의 디지털 값을 디지털 연산부로 각각 전송하여야 하기 때문에, 이를 위해 많은 수의 비트를 전송할 수 있는 고속의 LVDS 인터페이스(LVDS 드라이버와 LVDS 수신기)가 필요하다. 또한, 도 1에 도시된 씨모스 이미지 센서에서는 프레임 속도가 빨라지고 픽셀의 수가 많아 질수록 단위 시간 동안 LVDS 인터페이스를 통하여 전송하여야 하는 디지털 값의 양이 증가하고, 이에 따라 수신된 디지털 값을 직렬 처리하기 위해 오차 보정 및 디지털 상호연관 이중 샘플링 장치(디지털 연산부)에 빠른 동작을 요구하기 때문에 점유 면적 및 전력 소모가 커지는 단점이 있다.
따라서 본 발명의 일실시예에서는 오차 보정 방식과 디지털 상호연관 이중 샘플링 방식을 사용하고 그를 위한 연산부(예 : 가산기 등) 및 저장부를 공유함으로써 적은 면적을 차지하고 저전력으로 동작하는 기술을 제안한다.
이를 좀 더 구체적으로 살펴보면, 본 발명의 일실시예에서는 픽셀 어레이로부터 출력되는 리셋 전압 및 신호 전압을 디지털 값으로 변환하는 데 있어서 아날로그-디지털 변환 시 클럭마다 출력되는 복수의 비트를 모아 하나의 완전한 디지털 값으로 만드는 아날로그-디지털 변환 장치의 경우 비교기의 옵셋 오차를 제거하기 위하여 오차 보정 방식을 사용한다. 또한, 이미지 센서의 픽셀 어레이로부터 출력되는 리셋 전압이 디지털화된 값과 광전하의 집적을 통해 픽셀 어레이로부터 출력되는 신호 전압이 디지털화된 값의 차를 구함으로써 각 픽셀마다 각각 다른 리셋 전압의 편차를 제거하는 디지털 상호연관 이중 샘플링(Digital CDS) 방식을 사용한다.
이처럼, 본 발명의 일실시예에서는 각 칼럼에 오차 보정 방식과 디지털 상호연관 이중 샘플링 방식을 사용함으로써 인터페이스 회로가 전송하여야 하는 디지털 비트의 수를 줄일 수 있다. 또한, 아날로그-디지털 변환 장치의 출력을 병렬 처리하기 때문에 고속의 디지털 연산부(종래의 오차 보정 및 디지털 상호연관 이중 샘플링 장치)가 필요하지 않다. 또한, 오차 보정 및 디지털 상호연관 이중 샘플링 장치의 로직을 구성하는 데 있어서 연산부(예 : 가산기 등)와 저장부를 공유함으로써 적은 면적을 차지하고 저전력 동작이 가능하다.
도 2는 씨모스 이미지 센서 내의 단위 픽셀 구조를 나타내는 일실시예 회로도이다.
도 2에서는 전형적인 4-트랜지스터 구조의 단위 픽셀을 개시하고 있으며, 하나의 픽셀(단위 픽셀)은 포토다이오드(PD), 전달 트랜지스터(TRTX), 리셋 트랜지스터(TRRX), 소스팔로워 트랜지스터(TRSF), 로우 선택 트랜지스터(TRSel)를 포함하여 이루어진다. 로우 선택 트랜지스터(TRSel)가 턴-온됨에 따라 소스 팔로워 트랜지스터(TRSF)는 픽셀의 출력을 전달한다. 이때, 리셋 트랜지스터(TRRX)가 턴-온 상태이고 전달 트랜지스터(TRTX)가 턴-오프 상태일 때 픽셀은 리셋 전압을 출력하고, 이후 리셋 트랜지스터(TRRX)가 턴-오프 상태이고 전달 트랜지스터(TRTX)가 턴-온 상태일 때 픽셀은 신호 전압을 출력한다.
픽셀마다 각각 다른 리셋 전압의 편차를 제거하기 위해서 픽셀에서 출력되는 리셋 전압이 디지털 변환된 값과 픽셀에서 출력되는 신호 전압이 디지털 변환된 값의 차를 구하는 디지털 상호연관 이중 샘플링 방식을 사용한다.
도 3은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 장치를 이용한 씨모스 이미지 센서의 구성도이다.
도 3을 참조하여 살펴보면, 본 발명의 일실시예에 따른 씨모스 이미지 센서는 로우 드라이버(310), 픽셀 어레이(320), 복수의 싸이클릭 아날로그-디지털 변환 장치(330) 및 복수의 오차 보정 및 디지털 상호연관 이중 샘플링 장치(340)를 포함한다.
여기서, 로우 드라이버(310)는 픽셀 어레이(320) 내에 구비된 픽셀들 중 로우 디코더(도면에 도시되지 않음)에 의해 선택된 픽셀들을 구동한다.
그리고 픽셀 어레이(320)는 광소자를 이용하여 빛을 감지하고, 감지된 빛에 대응되는 픽셀 신호를 발생한다. 이때, 픽셀 어레이(320) 내에 구비된 픽셀들 중 로우 디코더에 의해 선택된 픽셀이 도 2에서 전술한 바와 같이 동작하여 픽셀 신호를 출력한다. 이렇게 출력되는 픽셀 신호는 전기적 신호인 아날로그 픽셀 신호로서, 도 2에서 전술한 리셋 전압과 신호 전압을 포함한다.
그리고 싸이클릭 아날로그-디지털 변환 장치(330)는 각 칼럼마다 구비되어 픽셀 어레이(320)에서 발생된 아날로그 픽셀 신호를 입력받고, 입력받은 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환한다. 이때, 싸이클릭 아날로그-디지털 변환 장치(330)는 각 칼럼(열)마다 모든 로우(행)에 대하여 동시에 아날로그 디지털 변환을 수행(병렬 처리)하므로 각 칼럼마다 하나씩 존재한다. 즉, 컬럼 수만큼의 복수 개의 싸이클릭 아날로그-디지털 변환 장치(330)가 존재하게 된다.
그리고 오차 보정 및 디지털 상호연관 이중 샘플링 장치(340)도 각 칼럼마다 구비되어 상응하는 싸이클릭 아날로그-디지털 변환 장치(330)에서 출력되는 디지털 신호를 병렬로 처리함으로써 종래의 기술에 비해 저속으로 동작이 가능하다. 즉, 오차 보정 및 디지털 상호연관 이중 샘플링 장치(340)는 상응하는 싸이클릭 아날로그-디지털 변환 장치(330)로부터 디지털 신호를 입력받아, 오차 보정과 디지털 상호연관 이중 샘플링을 병렬로 수행하여 비교기의 옵셋 오차를 제거하고 각 픽셀마다 각각 다른 리셋 전압의 편차를 제거한다. 결국, 오차 보정 및 디지털 상호연관 이중 샘플링 장치(340)도 컬럼 수만큼의 복수 개가 존재하게 된다.
도 4는 본 발명의 일실시예에 따른 1.5비트 싸이클릭 아날로그-디지털 변환 장치의 입/출력 파형을 나타내는 도면으로, 오차 보정 방식을 사용 시 1.5비트 싸이클릭 아날로그-디지털 변환 장치의 입/출력 파형을 나타내고 있다.
도 4에서 VIN은 싸이클릭 아날로그-디지털 변환 장치의 비교기로 입력되는 전압을 나타내고, (D1,D0)는 싸이클릭 아날로그-디지털 변환 장치의 비교기에서 출력되는 디지털 값을 나타내고 있다.
도 5는 본 발명의 일실시예에 따른 오차 보정 방식의 개념을 설명하기 위한 도면으로, 1.5비트 싸이클릭 아날로그-디지털 변환 장치에서 매 클럭마다 2비트의 디지털값이 출력될 때 이를 모아 최종 N 비트의 아날로그 디지털 변환값을 출력하는 오차 보정 방식을 나타내고 있다.
전체 N 비트의 해상도를 가지는 1.5비트 싸이클릭 아날로그-디지털 변환 장치의 경우 매 클럭마다 2비트를 출력한다. 따라서 본 발명의 일실시예에서는 N-1 번의 클럭동안 출력되는 총 2x(N-1)개의 비트를 오차 보정 방식을 통해 최종 N 비트의 아날로그-디지털 변환 값으로 출력한다. 이때, 오차 보정 방식은 도 5에 도시된 바와 같이 이전 클럭에서 비교기에서 출력되는 2비트 디지털 값과 현재 클럭에서 비교기에서 출력되는 2비트 디지털 값을 합산 시 이전 클럭에서 비교기에서 출력되는 디지털 값의 최하위 비트에 현재 클럭에서 비교기에서 출력되는 디지털 값의 최상위 비트를 위치시켜 합산하는 방식을 사용한다.
오차 보정 방식을 위해서는 비교기에서 출력되는 복수의 비트를 저장하기 위한 저장부(예 : 도 8의 T-플립플롭)와 도 5와 같은 방식으로 계산하기 위한 연산부(예 : 도 8의 T-플립플롭)가 필요하다. 또한, 디지털 상호연관 이중 샘플링 방식을 위해서는 리셋 전압과 신호 전압의 디지털 값을 저장하기 위한 저장부(예 : 도 8의 T-플립플롭)와 두 디지털 값의 차를 구하기 위한 연산부(예 : 도 8의 T-플립플롭)가 필요하다. 본 발명의 일실시예에서는 오차 보정 방식과 디지털 상호연관 이중 샘플링 방식을 구현하기 위한 저장부 및 연산부를 공유(예 : 도 8의 T-플립플롭 참조)함으로써 디지털 회로의 점유 면적 및 소비 전력을 감소시킬 수 있다.
도 6은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 방식의 개념을 설명하기 위한 도면이다.
도 6을 참조하여 살펴보면, 리셋 레벨에 대하여 오차 보정 방식을 적용한다(610). 즉, 이전 클럭에서 비교기에서 출력되는 2비트 리셋 레벨 디지털 값과 현재 클럭에서 비교기에서 출력되는 2비트 리셋 레벨 디지털 값을 합산 시 이전 클럭에서 비교기에서 출력되는 리셋 레벨 디지털 값의 최하위 비트에 현재 클럭에서 비교기에서 출력되는 리셋 레벨 디지털 값의 최상위 비트를 위치시켜 합산함으로써, 리셋 레벨에 대하여 오차 보정 방식을 적용한다.
그리고 신호 레벨에 대하여 오차 보정 방식을 적용한다(620). 즉, 이전 클럭에서 비교기에서 출력되는 2비트 신호 레벨 디지털 값과 현재 클럭에서 비교기에서 출력되는 2비트 신호 레벨 디지털 값을 합산 시 이전 클럭에서 비교기에서 출력되는 신호 레벨 디지털 값의 최하위 비트에 현재 클럭에서 비교기에서 출력되는 신호 레벨 디지털 값의 최상위 비트를 위치시켜 합산함으로써, 신호 레벨에 대하여 오차 보정 방식을 적용한다.
그리고 오차 보정된 리셋 레벨 및 신호 레벨의 디지털 값에 대하여 디지털 상호연관 이중 샘플링 방식을 적용한다(630). 즉, 오차 보정된 리셋 레벨 디지털 값과 오차 보정된 신호 레벨 디지털 값의 차를 구함으로써, 각 픽셀마다 각각 다른 리셋 전압의 편차를 제거한다.
도 7은 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링 방식의 실제 연산 과정을 설명하기 위한 도면이다.
도 7을 참조하여 살펴보면, 리셋 레벨에 대하여 오차 보정 방식을 적용한다(710). 즉, 이전 클럭에서 비교기에서 출력되는 2비트 리셋 레벨 디지털 값과 현재 클럭에서 비교기에서 출력되는 2비트 리셋 레벨 디지털 값을 합산 시 이전 클럭에서 비교기에서 출력되는 리셋 레벨 디지털 값의 최하위 비트에 현재 클럭에서 비교기에서 출력되는 리셋 레벨 디지털 값의 최상위 비트를 위치시켜 합산함으로써, 리셋 레벨에 대하여 오차 보정 방식을 적용한다.
그리고 신호 레벨에 대하여 오차 보정 방식을 적용하는 과정(도 6의 620)과 디지털 상호연관 이중 샘플링 방식을 적용하는 과정(도 6의 630)을 동시에 수행한다(720). 즉, 도 6의 개념 설명에서는 신호 레벨에 대한 오차 보정을 위해 가산하는 과정을 수행한 후에 디지털 상호연관 이중 샘플링을 위해 감산하는 과정을 수행하는 것으로 설명하였으나, 도 7에 도시된 바와 같이 실제 연산 과정에서는 오차 보정 방식이 적용된 리셋 레벨의 N 비트 디지털 값에 대하여 신호 레벨의 각 디지털 값을 감산하는 과정을 수행함으로써, 신호 레벨에 대하여 오차 보정과 디지털 상호연관 이중 샘플링이 동시에 이루어지도록 한다.
도 8은 본 발명의 일실시예에 따른 디지털부의 구성도로서, 싸이클릭 아날로그-디지털 변환 장치의 비교기에서 매 클럭마다 2비트의 디지털값이 출력될 때 본 발명의 일실시예를 적용한 오차 보정 및 디지털 상호연관 이중 샘플링을 위한 디지털부(오차 보정 및 디지털 상호연관 이중 샘플링 장치)의 구성을 나타내고 있다.
도 8에 도시된 바와 같이, 본 발명의 일실시예에 따른 디지털부(830)는, 상위 비트부터 하위 비트까지 순차적으로 출력되는 비교기(810)의 디지털 값을 디지털 값과 동일한 수의 펄스로 변환하여 출력하는 디지털-펄스 변환기(831), 상응하는 T-플립플롭(FF, 838 내지 843)의 정신호 출력 또는 상응하는 T-플립플롭(FF, 838 내지 843)의 부신호 출력 또는 디지털-펄스 변환기(831)의 출력을 선택적으로 출력하는 복수의 멀티플렉서(832 내지 837), 복수의 멀티플렉서(832 내지 837) 중 상응하는 멀티플렉서의 출력 신호를 입력받아 오차 보정 및 디지털 상호연관 이중 샘플링 동작을 수행하는 복수의 T-플립플롭(FF, 838 내지 843)을 포함한다.
그리고 시스템 제어부(820)는 디지털-펄스 변환기(831), 복수의 멀티플렉서(832 내지 837) 및 복수의 T-플립플롭(FF, 838 내지 843)으로 각종 클럭 및 제어 신호를 제공하여 그 동작을 제어한다. 이에 대해 도 9를 참조하여 상세히 설명하면 다음과 같다.
도 9는 본 발명의 일실시예에 따른 오차 보정 및 디지털 상호연관 이중 샘플링을 위한 디지털부의 타이밍도이다.
리셋 레벨(리셋 전압)을 변환 시(업 카운터 모드) 연산 초기에 각 T-플립플롭(FF, 838 내지 843)은 '000....00'을 저장하고 있다. 디지털-펄스 변환기(831)는 비교기(810)에서 출력되는 디지털 값과 동일한 수의 펄스를 출력한다. 즉, 디지털-펄스 변환기(831)는 비교기(810)에서 출력되는 디지털 값이 "10"일 경우 p1 클럭에 맞추어 clk2를 출력하고, 비교기(810)에서 출력되는 디지털 값이 "01"일 경우 p1 클럭에 맞추어 clk1을 출력하며, 비교기(810)에서 출력되는 디지털 값이 "00"일 경우 그라운드(gound) 신호를 출력한다. 상위 비트부터 하위 비트까지 순차적으로 출력되는 비교기(810)의 디지털 값에 맞추어 SEL_CLK(선택 클럭)가 하이(high)일 때 해당 멀티플렉서는 상응하는 T-플립플롭(FF)에 디지털-펄스 변환기(831)에서 출력된 펄스를 입력한다. 즉, 비교기(810)로부터 출력되는 디지털 값에 따른 SEL_CLK(선택 클럭)에 따라 상응하는 멀티플렉서가 상위 비트에 해당하는 T-플립플롭(FF)부터 하위 비트에 해당하는 T-플립플롭(FF)을 순차적으로 선택하고, 선택된 T-플립플롭(FF)에 상응하는 멀티플렉서를 이용하여 디지털-펄스 변환기(831)에서 출력된 펄스를 입력한다. 그리고 나머지 N-1개의 멀티플렉서는 이전 단의 T-플립플롭(FF)의 부신호를 다음 단의 T-플립플롭(FF)으로 전달하여 T-플립플롭(FF)들이 업(UP) 카운터로 동작하도록 한다. 이러한 동작을 N-1번 반복하여 N개의 T-플립플롭(FF, 838 내지 843)은 N 비트를 가지는 아날로그 디지털 변환값(오차 보정 방식이 적용된 리셋 레벨의 N 비트 디지털 값)을 출력한다(도 7의 710 과정이 수행됨).
신호 레벨(신호 전압)을 아날로그-디지털 변환 시(다운 카운터 모드) 연산 초기에 각 T-플립플롭(FF, 838 내지 843)은 전술한 이전의 연산 과정을 통해 리셋 레벨(리셋 전압)의 아날로그 디지털 변환값을 저장하고 있다. 전술한 리셋 레벨(리셋 전압) 변환 시와 동일하게 디지털-펄스 변환기(831)는 비교기(810)에서 출력되는 디지털 값과 동일한 수의 펄스를 출력한다. 즉, 디지털-펄스 변환기(831)는 비교기(810)에서 출력되는 디지털 값이 "10"일 경우 p1 클럭에 맞추어 clk2를 출력하고, 비교기(810)에서 출력되는 디지털 값이 "01"일 경우 p1 클럭에 맞추어 clk1을 출력하며, 비교기(810)에서 출력되는 디지털 값이 "00"일 경우 그라운드(gound) 신호를 출력한다. 상위 비트부터 하위 비트까지 순차적으로 출력되는 비교기(810)의 디지털 값에 맞추어 SEL_CLK(선택 클럭)가 하이(high)일 때 해당 멀티플렉서는 상응하는 T-플립플롭(FF)에 디지털-펄스 변환기(831)에서 출력된 펄스를 입력한다. 즉, 비교기(810)로부터 출력되는 디지털 값에 따른 SEL_CLK(선택 클럭)에 따라 상응하는 멀티플렉서가 상위 비트에 해당하는 T-플립플롭(FF)부터 하위 비트에 해당하는 T-플립플롭(FF)을 순차적으로 선택하고, 선택된 T-플립플롭(FF)에 상응하는 멀티플렉서를 이용하여 디지털-펄스 변환기(831)에서 출력된 펄스를 입력한다. 이때, 나머지 N-1개의 멀티플렉서는 이전 단의 T-플립플롭(FF)의 정신호를 다음 단의 T-플립플롭(FF)으로 전달하여 T-플립플롭(FF)들이 다운(DOWN) 카운터로 동작하도록 한다. 이러한 동작을 N-1번 반복하여 N개의 T-플립플롭(FF, 838 내지 843)은 신호 레벨에 대한 오차 보정과 디지털 상호연관 이중 샘플링이 적용된 N 비트를 가지는 아날로그 디지털 변환값을 출력한다(도 7의 720 과정이 수행됨).
상기와 같은 동작에서 디지털-펄스 변환기(831)에서 출력된 펄스를 T-플립플롭(FF)에 입력하는데 있어서, 선택된 멀티플렉서가 변할 시 T-플립플롭(FF)의 출력이 변하는 것을 방지하기 위해 T-플립플롭 인에이블(EN_T_FF) 신호를 사용한다. 그리고 업/다운(UP/DOWN) 신호는 업/다운 카운터 모드를 나타낸다.
도 10은 본 발명의 일실시예에 따른 리셋 레벨과 신호 레벨을 아날로그-디지털 변환 시 N 비트 래치의 출력 파형을 나타내는 도면으로, 리셋 레벨의 아날로그 디지털 변환과 신호 레벨의 아날로그 디지털 변환 및 디지털 상호연관 이중 샘플링을 위한 T-플립플롭(FF)의 출력의 변화를 나타내고 있다.
리셋 레벨을 아날로그 디지털 변환 시 비교기(810)의 출력을 가산하고, 신호 레벨을 아날로그 디지털 변환 시 비교기(810)의 출력을 감산한다. 최종적으로, T-플립플롭(FF)은 오차 보정 방식이 적용된 리셋 레벨의 디지털 값과 신호 레벨의 디지털 값의 차를 출력함으로써, 디지털 상호연관 이중 샘플링을 수행한다.
최근 CIS(CMOS(Complementary Metal Oxide Semiconductor) Image Sensor), CCD(Charge Coupled Device) 등의 이미지 센서의 발달로 픽셀 간의 간격이 좁아지고 단위 면적당 픽셀의 수가 증가하고 있다. 이에 적은 전력을 소모하는 동시에 적은 면적을 차지하는 디지털 회로에 전술한 바와 같은 본 발명의 일실시예를 적용할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
310 : 로우 드라이버 320 : 픽셀 어레이
330 : 복수의 싸이클릭 아날로그-디지털 변환 장치
340 : 복수의 오차 보정 및 디지털 상호연관 이중 샘플링 장치
330 : 복수의 싸이클릭 아날로그-디지털 변환 장치
340 : 복수의 오차 보정 및 디지털 상호연관 이중 샘플링 장치
Claims (17)
- 오차 보정 및 디지털 상호연관 이중 샘플링 장치에 있어서,
아날로그 디지털 변환 수단으로부터 상위 비트부터 하위 비트까지 순차적으로 출력되는 디지털 값을 펄스로 변환하는 디지털-펄스 변환 수단;
상응하는 연산 수단의 정신호 출력 또는 상기 상응하는 연산 수단의 부신호 출력 또는 상기 디지털-펄스 변환 수단의 출력을 선택하는 복수의 선택 수단; 및
상기 복수의 선택 수단 중 상응하는 선택 수단의 출력 신호를 입력받아 오차 보정 및 디지털 상호연관 이중 샘플링 동작을 수행하는 복수의 상기 연산 수단
을 포함하는 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 제 1항에 있어서,
상기 복수의 연산 수단은,
이전 클럭에서 상기 아날로그 디지털 변환 수단에서 출력되는 디지털 값의 최하위 비트에 현재 클럭에서 상기 아날로그 디지털 변환 수단에서 출력되는 디지털 값의 최상위 비트를 위치시켜 합산하여 오차 보정을 하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 제 1항에 있어서,
상기 복수의 연산 수단은,
리셋 레벨에 대하여 오차 보정을 수행하고, 신호 레벨에 대하여 오차 보정을 수행하며, 오차 보정된 리셋 레벨 및 신호 레벨의 디지털 값에 대하여 디지털 상호연관 이중 샘플링을 수행하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 제 1항에 있어서,
상기 복수의 연산 수단은,
리셋 레벨에 대하여 오차 보정을 수행하고, 신호 레벨에 대한 오차 보정과 디지털 상호연관 이중 샘플링을 하나의 연산 과정으로 수행하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 제 1항에 있어서,
상기 상응하는 선택 수단은,
상기 아날로그 디지털 변환 수단으로부터 출력되는 디지털 값에 따른 선택 클럭에 따라 상위 비트에 해당하는 연산 수단부터 하위 비트에 해당하는 연산 수단을 순차적으로 선택하고, 상기 선택된 연산 수단에 상기 디지털-펄스 변환 수단의 펄스를 입력하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치. - 제 1항에 있어서,
상기 상응하는 선택 수단을 제외한 나머지 선택 수단은,
리셋 레벨 변환 시, 이전 단의 연산 수단의 부신호를 다음 단의 연산 수단으로 전달하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 제 1항에 있어서,
상기 상응하는 선택 수단을 제외한 나머지 선택 수단은,
신호 레벨 변환 시, 이전 단의 연산 수단의 정신호를 다음 단의 연산 수단으로 전달하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 제 1항에 있어서,
상기 디지털-펄스 변환 수단은,
상위 비트부터 하위 비트까지 순차적으로 출력되는 상기 아날로그 디지털 변환 수단의 디지털 값을 동일한 수의 펄스로 변환하여 상기 복수의 선택 수단으로 출력하는, 오차 보정 및 디지털 상호연관 이중 샘플링 장치.
- 삭제
- 씨모스 이미지 센서에 있어서,
픽셀 신호를 발생하는 픽셀 어레이;
각 칼럼마다 구비되어, 상기 픽셀 어레이에서 발생된 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환 수단; 및
각 칼럼마다 구비되어, 상응하는 상기 아날로그-디지털 변환 수단으로부터 디지털 신호를 입력받아 오차 보정과 디지털 상호연관 이중 샘플링을 병렬로 수행하는 복수의 오차 보정 및 디지털 상호연관 이중 샘플링 수단을 포함하고,
상기 오차 보정 및 디지털 상호연관 이중 샘플링 수단 각각은,
상기 상응하는 아날로그 디지털 변환 수단으로부터 상위 비트부터 하위 비트까지 순차적으로 출력되는 디지털 값을 펄스로 변환하는 디지털-펄스 변환 수단;
상응하는 연산 수단의 정신호 출력 또는 상기 상응하는 연산 수단의 부신호 출력 또는 상기 디지털-펄스 변환 수단의 출력을 선택하는 복수의 선택 수단; 및
상기 복수의 선택 수단 중 상응하는 선택 수단의 출력 신호를 입력받아 오차 보정 및 디지털 상호연관 이중 샘플링 동작을 수행하는 복수의 상기 연산 수단
을 포함하는 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 복수의 연산 수단은,
이전 클럭에서 상기 상응하는 아날로그 디지털 변환 수단에서 출력되는 디지털 값의 최하위 비트에 현재 클럭에서 상기 상응하는 아날로그 디지털 변환 수단에서 출력되는 디지털 값의 최상위 비트를 위치시켜 합산하여 오차 보정을 하는, 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 복수의 연산 수단은,
리셋 레벨에 대하여 오차 보정을 수행하고, 신호 레벨에 대하여 오차 보정을 수행하며, 오차 보정된 리셋 레벨 및 신호 레벨의 디지털 값에 대하여 디지털 상호연관 이중 샘플링을 수행하는, 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 복수의 연산 수단은,
리셋 레벨에 대하여 오차 보정을 수행하고, 신호 레벨에 대한 오차 보정과 디지털 상호연관 이중 샘플링을 하나의 연산 과정으로 수행하는, 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 상응하는 선택 수단은,
상기 상응하는 아날로그 디지털 변환 수단으로부터 출력되는 디지털 값에 따른 선택 클럭에 따라 상위 비트에 해당하는 연산 수단부터 하위 비트에 해당하는 연산 수단을 순차적으로 선택하고, 상기 선택된 연산 수단에 상기 디지털-펄스 변환 수단의 펄스를 입력하는, 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 상응하는 선택 수단을 제외한 나머지 선택 수단은,
리셋 레벨 변환 시, 이전 단의 연산 수단의 부신호를 다음 단의 연산 수단으로 전달하는, 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 상응하는 선택 수단을 제외한 나머지 선택 수단은,
신호 레벨 변환 시, 이전 단의 연산 수단의 정신호를 다음 단의 연산 수단으로 전달하는, 씨모스 이미지 센서.
- 제 10항에 있어서,
상기 디지털-펄스 변환 수단은,
상위 비트부터 하위 비트까지 순차적으로 출력되는 상기 상응하는 아날로그 디지털 변환 수단의 디지털 값을 동일한 수의 펄스로 변환하여 상기 복수의 선택 수단으로 출력하는, 씨모스 이미지 센서.
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