JP4702179B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、半導体集積回路として構成されるパルス遅延型（ＴＡＤ方式）のＡ／Ｄ変換回路に関する。

従来より、全ての部分がデジタル回路により構成されたパルス遅延型（ＴＡＤ方式）のＡ／Ｄ変換回路が知られている。
このＴＡＤ方式のＡ／Ｄ変換回路は、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数段直列又はリング状に接続してなるパルス遅延回路を用いて構成され、予め設定された測定時間の間に、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するようにされている（例えば、特許文献１参照。）。

また、ＴＡＤ方式のＡ／Ｄ変換回路は、従来のＡ／Ｄ変換回路において必要不可欠なオペアンプ，抵抗，容量等といった微小アナログ電圧信号を扱うアナログ回路を全く必要としないため、ＣＭＯＳデジタル回路ＩＣ製造技術だけを用いて安価かつ容易に製造することができる。

なお、ＣＭＯＳデジタル回路の製造プロセス（微細加工技術）における設計ルールは、現在トランジスタ最小寸法（最小線幅等）が０．１μｍ（１００ｎｍ）を切り、９０ｎｍから６５ｎｍ、更に４５ｎｍとなっている。今後更に微細化は進み、近い将来には３０ｎｍ以下も可能となるものと見込まれている。そして、上述したように全てがデジタル回路で構成されたＴＡＤ方式のＡ／Ｄ変換回路は、このような最先端のＣＭＯＳ製造プロセスの適用が構造的に可能である。
特開平５−２５９９０７号公報

ところで、最先端のＣＭＯＳデジタル回路の製造プロセスを適用した回路では、設計ルールの微細化に伴うトランジスタ耐圧の低下に伴って、トランジスタの閾値電圧も低下している。また、製造の際には、複数種類の閾値電圧の中から選択できるようにされている。但し、トランジスタの閾値電圧を小さくするほど、トランジスタのスイッチング速度が向上する一方で、スイッチング時のリーク電流が増大することが知られている。

つまり、ＴＡＤ方式のＡ／Ｄ変換回路に、微細なＣＭＯＳプロセス技術を適用し、トランジスタの閾値電圧を下げることで、パルス遅延回路を構成する遅延ユニットの遅延時間を短縮し、Ａ／Ｄ変換データの高分解能化を図ると、個々のトランジスタのリーク電流が増大することにより、Ａ／Ｄ変換回路全体としての消費電力が大幅に増大してしまうという問題があった。

本発明は、上記問題点を解決するために、消費電力の増大を抑制しつつ、高分解能なＡ／Ｄ変換を可能とするパルス遅延型のＡ／Ｄ変換回路を提供することを目的とする。

上記目的を達成するためになされた請求項１に記載のＡ／Ｄ変換回路では、１又は複数のインバータゲート回路を直列接続してなる遅延ユニットを、複数段直列又はリング状に接続してなるパルス遅延回路が、パルス信号を各遅延ユニットの遅延時間にて遅延させながら伝送する。なお、各遅延ユニットは、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させるように構成されている。

そして、符号化回路が、予め設定された測定時間の間にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する。

但し、パルス遅延回路及び符号化回路は半導体集積回路として構成され、しかも、パルス遅延回路は、符号化回路を構成するトランジスタより閾値電圧の低いトランジスタを用いて構成されている。

つまり、本発明のＡ／Ｄ変換回路では、パルス遅延回路の消費電力（トランジスタのリーク電流）が増大するものの、Ａ／Ｄ変換性能に直結する遅延ユニットの遅延時間が短縮され、また、Ａ／Ｄ変換性能とは直接関係がなく高速動作する必要のない符号化回路の消費電力（トランジスタのリーク電流）が小さくなるように構成されている。

更に、遅延ユニットを複数段直列又はリング状に接続してなる単純な構成のパルス遅延回路は、各遅延ユニットの出力をラッチする回路や、ラッチしたデータをエンコードする回路等からなる符号化回路と比較して、回路面積比率（即ち、トランジスタ数）が格段に小さいため、パルス遅延回路の消費電力が増大しても、Ａ／Ｄ変換回路全体からみた消費電力の増加は僅かなものとなる。

従って、本発明のＡ／Ｄ変換回路によれば、消費電力の増大を抑えつつ、高分解能なＡ／Ｄ変換を可能とすることができる。
なお、請求項２に記載のように、パルス遅延回路を構成するトランジスタの閾値電圧は、半導体集積回路の設計に適用する設計ルールで選択可能な閾値電圧の最小値に設定されていることが望ましい。

この場合、遅延ユニットの遅延時間を最大限に短縮することができ、ひいては、本発明のＡ／Ｄ変換回路によるＡ／Ｄ変換の分解能を最大限に向上させることができる。
また、請求項３に記載のように、パルス遅延回路は、符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることが望ましい。

なお、ここで言うトランジスタのサイズとは、具体的には、ゲート長又はゲート幅のうち少なくとも一方のことである（後述の請求項７でも同様）。
そして、トランジスタサイズを大きくした場合、半導体集積回路製造時の加工誤差や微細ゴミが、トランジスタ（特にゲートパターン）に対して相対的に小さくなるため、これらの加工誤差や微細ゴミがトランジスタの特性に及ぼす影響（ひいては遅延ユニットの遅延時間のばらつき）も相対的に小さくなる。

従って、本発明のＡ／Ｄ変換回路によれば、遅延時間が均一な遅延ユニットを構成することができるため、Ａ／Ｄ変換の精度を更に向上させることができる。
また、トランジスタサイズを大きくすると、電流駆動能力が大きくなるため、負荷容量の充放電速度、ひいては遅延ユニットの動作速度をより高速にすることができる。但し、トランジスタサイズを大きくするとゲート容量も増大し、そのゲート容量の増大は動作速度を低下につながるため、両者の関係を考慮してトランジスタサイズを設定する必要がある。

なお、トランジスタサイズを大きくする場合、トランジスタ幅を大きくし過ぎると、ゲートパターンの持つ抵抗分が無視できなくなり、トランジスタ幅の大きさに見合った駆動能力を引き出すことが困難となる。

そこで、請求項４に記載のように、パルス遅延回路を構成するトランジスタのゲート形状を、櫛歯状に形成することで、ゲートパターンが持つ抵抗の増大を抑制しつつ、ゲートパターンの面積やトランジスタの駆動能力を確保するようにしてもよい。

ところで、半導体集積回路では、動作安定化のためには、同一特性のトランジスタを用いて論理回路を構成することが望ましい。
しかし、本発明のＡ／Ｄ変換回路のように、パルス遅延回路と符号化回路とでトランジスタの閾値電圧が異なっている場合、その閾値電圧の差が大きいと、パルス遅延回路から遅延パルスを取り込む符号化回路の動作が不安定になる可能性がある。

そこで、請求項５に記載のように、パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスを、符号化回路に取り込ませる取込端のそれぞれにバッファ回路を設け、これらバッファ回路を構成するトランジスタの閾値電圧を、パルス遅延回路を構成するトランジスタの閾値電圧と符号化回路を構成するトランジスタの閾値電圧との中間の大きさに設定することが望ましい。

これにより、トランジスタの閾値電圧差に基づいて符号化回路の動作を不安定にさせる要因の影響を、段階的に吸収することができ、その結果、回路動作の安定性を確保することができる。

なお、パルス遅延回路を構成するトランジスタと、符号化回路を構成するトランジスタとでトランジスタサイズが異なる場合は、バッファ回路を構成するトランジスタのサイズも、両回路のトランジスタサイズの中間の大きさに設定することが望ましい。

また、請求項６に記載のように、パルス遅延回路が、遅延ユニットをリング状に接続してなるリングディレイラインからなり、符号化回路が、パルス遅延回路をパルス信号が周回した回数をカウントする周回数カウンタと、パルス遅延回路内でのパルス信号の位置を符号化した値を前記数値データの下位ビットとして出力する下位符号化回路と、周回数カウンタのカウント値を前記数値データの上位ビットとして出力する上位符号化回路とで構成されている場合、バッファ回路は、遅延パルスの一つを動作クロックとして周回数カウンタに取り込ませる取込端に設けられたものであってもよい。

そして、この場合、回路動作（特にパルス遅延回路や周回数カウンタ）の安定性を確保するために、請求項７に記載のように、バッファ回路は、符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることが望ましい。

即ち、周回数カウンタを、特に同期式カウンタにより構成した場合、動作クロックが駆動すべきトランジスタ数が多くなるため、遅延ユニットの出力をそのまま動作クロックとして使用すると、駆動能力不足により、遅延ユニットでの遅延時間が増大すると共に、周回数カウンタの動作タイミングが、そのカウント値のラッチタイミングから遅れる等の不具合が生じる可能性があるためである。

以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１（ａ）は、本発明が適用されたＡ／Ｄ変換回路１の全体構成図である。

Ａ／Ｄ変換回路１は、図１（ａ）に示すように、パルス信号Ｐｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなるストレートディレイライン（ＳＤＬ）として構成されたパルス遅延回路１０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０内でのパルス信号Ｐｉｎの到達位置を検出（ラッチ）し、その検出結果を、パルス信号Ｐｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表す所定ビットのデジタルデータＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ１２とから構成されている。なお、図中において（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示す。

また、パルス遅延回路１０を構成する各遅延ユニットＤＵは、図１（ｂ）に示すように、ＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。

そして、各遅延ユニットＤＵには、バッファ１４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。従って、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サンプリングクロックＣＫＳの一周期、即ちサンプリング周期（測定時間）ＴＳ内にパルス遅延回路１０内でのパルス信号Ｐｉｎが通過する遅延ユニットＤＵの段数は、入力電圧Ｖｉｎの電圧レベルに比例したものとなる。

一方、ラッチ＆エンコーダは、パルス遅延回路１０を構成する各遅延ユニットの出力をラッチするラッチ回路、そのラッチ回路の出力をデジタルデータＤＴに変換するエンコーダを少なくとも備えており、これらはいずれも一定の電源電圧で駆動されるように構成されている。

つまり、Ａ／Ｄ変換回路１では、初段の遅延ユニットＤＵにパルス信号Ｐｉｎを供給すると共に、このパルス信号Ｐｉｎの入力後、サンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳを供給すると、ラッチ＆エンコーダ１２からは、入力電圧Ｖｉｎの電圧レベルを表すデジタルデータＤＴが出力される。

ところで、Ａ／Ｄ変換回路１は、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。
なお、Ａ／Ｄ変換回路１を製造する際に適用するＣＭＯＳデジタル回路設計ルールでは、トランジスタの閾値電圧が複数種類、例えば４種類（Ｖth1 ，Ｖth2 ，Ｖth3 ，Ｖth4 、但しＶth1 ＜Ｖth2 ＜Ｖth3 ＜Ｖth4 ）用意されており、トランジスタ毎、或いは、回路ブロック毎に任意に選択できるようにされている。なお、閾値電圧は、半導体基板に不純物イオンを注入する際に、マスクを用いることで回路領域毎の不純物濃度をコントロールすることにより、閾値電圧を変化させている。

図２は、（ａ）がトランジスタのドレイン電圧対ドレイン電流特性を、選択可能な閾値電圧のそれぞれについて模式的に示したものである。また、（ｂ）（ｃ）はパルス遅延回路１０の動作を示す説明図であり、（ｂ）が閾値電圧が大きい場合、（ｃ）が閾値電圧が小さい場合である。

図２（ａ）に示すように、閾値電圧を小さくするほど、トランジスタのオフ時に流れるリーク電流が増大するが、トランジスタの閾値電圧を低くするほど、そのトランジスタを用いて構成されたＣＭＯＳインバータゲート回路ＩＮＶの動作速度は、図２（ｂ）（ｃ）に示すように速くなるため、一定のサンプリング周期ＴＳ内に伝播する遅延ユニットの段数が増加する。即ち、サンプリング周期ＴＳが一定であれば、Ａ／Ｄ変換の分解能が向上し、また、Ａ／Ｄ変換の分解能を一定にするのであれば、サンプリング周期ＴＳを短くすることができる。

また、Ａ／Ｄ変換回路１を製造する際に用いるトランジスタのサイズは、ＣＭＯＳデジタル回路設計ルールにより最小サイズが規定され、その最小サイズ以上のトランジスタを任意に用いることができる。

図３は、Ａ／Ｄ変換回路１に用いるＣＭＯＳインバータゲート回路ＩＮＶのパターン図であり、（ａ）は最小サイズのトランジスタを用いた場合、（ｂ）はサイズの大きいトランジスタを用いた場合を示す。

図３に示すように、Ａ／Ｄ変換回路１では、トランジスタのゲートＧｐ，Ｇｎのパターン幅Ｌやトランジスタ幅Ｗを変えるのではなく、ゲートＧｐ，Ｇｎの形状を櫛波状とし、その櫛波状に連結するゲート数によってトランジスタサイズを調整している。

また、図３に示すＣＭＯＳインバータゲート回路ＩＮＶにおいて、Ｐｃｈトランジスタの方がＮｃｈトランジスタよりトランジスタ幅Ｗが大きいのは、両トランジスタの駆動能力を揃えるためである。

そして、ラッチ＆エンコーダ１２を構成するトランジスタは、選択可能な最大の閾値電圧Ｖth4 を有し、かつ設計ルールで規定された最小サイズのものが用いられ、また、パルス遅延回路１０を構成するトランジスタは、選択可能な最小の閾値電圧Ｖth1 かつ最小サイズの６倍のものが用いられている。

ここで、図４は、（ａ）がＡ／Ｄ変換回路１のレイアウトイメージであり、（ｂ）が各領域と各回路や製造時に選択されたトランジスタの特性との対応関係を示す説明図である。

図４に示されているように、Ａ／Ｄ変換回路１全体に対するパルス遅延回路１０の占有面積比は約１／５であり、この比率は、遅延ユニットＤＵの段数に関わらずほぼ一定である。

このように構成されたＡ／Ｄ変換回路１によれば、パルス遅延回路１０が低閾値電圧Ｖth1 のトランジスタを用いて構成されているため、パルス遅延回路１０を高速動作（計測時間の間にパルス信号が通過する遅延ユニットＤＵの段数を増加）させることができ、高分解能で高速なＡ／Ｄ変換を実行することができる。

これと共に、ラッチ＆エンコーダ１２が、リーク電流の少ない高閾値電圧Ｖth4 のトランジスタを用いて構成され、しかも、Ａ／Ｄ変換回路１全体に対するパルス遅延回路１０の占有面積が小さいため、パルス遅延回路１０をリーク電流の多い低閾値電圧Ｖth1 のトランジスタを用いて構成することによる消費電力の増大は、Ａ／Ｄ変換回路１全体から見れば小さなものとなる。

従って、Ａ／Ｄ変換回路１によれば、消費電力の増大を抑制しつつ、Ａ／Ｄ変換の高分解能化，高速化を実現することができる。
また、Ａ／Ｄ変換回路１では、パルス遅延回路１０を構成するトランジスタのサイズを、他の部分（ラッチ＆エンコーダ１２）より大きくしているため、製造時の加工誤差や微細ゴミの付着に基づくトランジスタ特性のばらつきを小さく抑えることができる。

その結果、各遅延ユニットＤＵの遅延を精度よく均一にすることができ、Ａ／Ｄ変換データの分解能のバラツキが小さい、特性の安定したＡ／Ｄ変換回路１を提供することができる。

また、パルス遅延回路１０は、上述したように、ラッチ＆エンコーダ１２と比較して、Ａ／Ｄ変換回路１全体の中で占める回路規模が小さいため、パルス遅延回路１０を構成するトランジスタのサイズを大きくしても、Ａ／Ｄ変換回路１全体から見れば、回路規模の増大を極めて小さく抑えることができる。
［第２実施形態］
次に、第２実施形態について説明する。

図５は、本実施形態のＡ／Ｄ変換回路１ａの全体構成図である。
図５に示すように、Ａ／Ｄ変換回路１ａは、第１実施形態のＡ／Ｄ変換回路１において、パルス遅延回路１０とラッチ＆エンコーダ１２との間に、遅延パルスの数と同数のＣＭＯＳインバータゲート回路ＩＮＶからなる仲介バッファ回路１１が設けられ、ラッチ＆エンコーダ１２が、パルス遅延回路１０からの遅延パルスを、それぞれ仲介バッファ回路１１を構成するＣＭＯＳインバータゲート回路ＩＮＶを介して取り込むように構成されている以外は、第１実施形態のＡ／Ｄ変換回路１と全く同様に構成されている。

そして、仲介バッファ回路１１を構成するトランジスタの閾値電圧及びサイズは、いずれも、パルス遅延回路１０を構成するトランジスタと、ラッチ＆エンコーダ１２を構成するトランジスタとの中間の大きさに設定されている。

具体的には、閾値電圧は、製造プロセスにおいて選択可能な中で２番目又は３番目に小さい閾値電圧Ｖth2 ，Ｖth3 に設定され、サイズは、設計ルールで規定された最小サイズの１倍〜２倍に設定されている。

このように構成されたＡ／Ｄ変換回路１ａでは、第１実施形態のＡ／Ｄ変換回路１と同様の効果が得られる他、仲介バッファ回路１１を設けたことにより、パルス遅延回路１０を構成するトランジスタと、ラッチ＆エンコーダ１２を構成するトランジスタとの間の閾値電圧差及びサイズ差に基づいて、ラッチ＆エンコーダ１２の動作を不安定にさせる要因の影響が段階的に吸収されるため、遅延パルスをほぼ一定の状態でラッチ＆エンコーダ１２に取り込むことができ、Ａ／Ｄ変換回路１ａの動作の安定性を確保することができる。
［第３実施形態］
次に、第３実施形態について説明する。

図６は、本実施形態のＡ／Ｄ変換回路３の全体構成図である。
図６に示すように、Ａ／Ｄ変換回路３は、パルス信号Ｐｉｎを所定の遅延時間だけ遅延させて出力するＭ（＝２^a ：ａは正整数）個の遅延ユニットＤＵをリング状に連結することにより、パルス信号Ｐｉｎを周回させることができるリングディレイライン（ＲＤＬ）として構成されたパルス遅延回路３０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路３０内でのパルス信号Ｐｉｎの到達位置を検出（ラッチ）し、その検出結果を、パルス信号Ｐｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表すａビットのデジタルデータに変換して出力するラッチ＆エンコーダ３２とを備えている。

なお、パルス遅延回路３０は、初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とするアンドゲート回路にて構成され、初段以外の他の遅延ユニットＤＵは、第１実施形態のものと同様に構成されている。そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、パルス遅延回路３０は、図示しないが、パルス遅延回路３０内でのパルス信号の周回が継続して行われるように、初段の遅延ユニットＤＵの入力端子の信号レベルを操作するように構成されている。このようなパルス遅延回路３０の具体的な構成は、例えば、特開平６−２１６７２１号等に詳述されているため、ここではその詳細についての説明を省略する。

そして、各遅延ユニットＤＵには、バッファ３４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。
また、Ａ／Ｄ変換回路３は、パルス遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）ＣＫＣに従ってカウント動作するｂ（ｂは正整数）ビットの同期式カウンタからなる周回数カウンタ３６と、周回数カウンタ３６によるカウント値を、サンプリングクロックＣＫＳの立ち上がりタイミング（以下「サンプリングタイミング」という）でラッチするラッチ回路３８と、ラッチ＆エンコーダ３２から出力されるａビットのデジタルデータを下位ビットデータ、ラッチ回路３８から出力されるｂビットのカウント値を上位ビットデータとするａ＋ｂビットのデジタルデータを、サンプリングタイミング毎に順次記憶すると共に、ラッチ＆エンコーダ３２及びラッチ回路３８から供給されてくる新たなデジタルデータの値から、先のサンプリングタイミングで記憶されたデジタルデータの値を減算することにより、デジタルデータＤＴを出力する減算回路４０とを備えている。

このように構成されたＡ／Ｄ変換回路３では、パルス信号Ｐｉｎと、このパルス信号Ｐｉｎの入力後、予め設定されたサンプリング周期ＴＳが経過する毎に立ち上がるサンプリングクロックＣＫＳとが入力されると、サンプリングタイミング毎に、入力電圧Ｖｉｎの電圧レベルを表すデジタルデータＤＴを繰り返し出力する。

ところで、Ａ／Ｄ変換回路３は、第１実施形態のものと同様に、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。
そして、パルス遅延回路３０以外の回路（ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８，減算回路４０）を構成するトランジスタは、選択可能な最大の閾値電圧Ｖth4 を有し、かつ設計ルールで規定された最小サイズのものが用いられ、また、パルス遅延回路３０を構成するトランジスタは、選択可能な最小の閾値電圧Ｖth1 かつ最小サイズの1倍〜１０倍のものが用いられている。

ここで、図７は、（ａ）がＡ／Ｄ変換回路３のレイアウトイメージであり、（ｂ）が各領域と各回路や製造時に選択されたトランジスタの特性との対応関係を示す説明図である。

但し、図７は、パルス遅延回路３０を構成する遅延ユニットＤＵを１６段、周回数カウンタ３６を１８ビットとした場合を示している。この場合、図示されているように、Ａ／Ｄ変換回路３全体に対するパルス遅延回路３０の占有面積比は１／２０以下であり、この比率は、遅延ユニットＤＵの段数、及び周回数カウンタ３６のビットによって変化する。

このように構成されたＡ／Ｄ変換回路３では、パルス遅延回路３０としてリングディレイラインを使用し、パルス遅延回路３０でのパルス信号Ｐｉｎの周回数を周回数カウンタ３６でカウントするようにされているため、パルス遅延回路３０を構成する遅延ユニットＤＵの段数、ひいてはＡ／Ｄ変換回路３全体の回路規模を大幅に削減することができる。

また、Ａ／Ｄ変換回路３によれば、パルス遅延回路３０が低閾値電圧Ｖth1 のトランジスタを用いて構成されているため、パルス遅延回路３０を高速動作（計測時間の間にパルス信号が通過する遅延ユニットＤＵの段数を増加）させることができ、高分解能で高速なＡ／Ｄ変換を実行することができる。

これと共に、パルス遅延回路３０以外の回路が、リーク電流が少ない高閾値電圧Ｖth4 のトランジスタを用いて構成され、しかも、Ａ／Ｄ変換回路３全体に対するパルス遅延回路３０の占有面積が第１実施形態の場合と比較して更に小さいため、パルス遅延回路１０をリーク電流の多い低閾値電圧Ｖth1 のトランジスタを用いて構成することによる消費電力の増大は、Ａ／Ｄ変換回路全体から見ればより一層小さなものとなる。

従って、Ａ／Ｄ変換回路３によれば、消費電力の増大をより抑制しつつ、Ａ／Ｄ変換の高分解能化，高速化を実現することができる。
また、Ａ／Ｄ変換回路３では、パルス遅延回路３０を構成するトランジスタのサイズを、パルス遅延回路３０以外の回路（ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８，減算回路４０）より大きくしているため、製造時の加工誤差や微細ゴミの付着に基づくトランジスタ特性のばらつきを小さく抑えることができる。

その結果、各遅延ユニットＤＵの遅延を精度よく均一にすることができ、Ａ／Ｄ変換データの分解能のバラツキが小さい、特性の安定したＡ／Ｄ変換回路３を提供することができる。

なお、本実施形態では、ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８，減算回路４０が本発明における符号化回路に相当し、特に、ラッチ＆エンコーダ３２が下位符号化回路、ラッチ回路３８が上位符号化回路に相当する。
［第４実施形態］
次に第４実施形態について説明する。

図８は、本実施形態のＡ／Ｄ変換回路３ａの全体構成図である。
図８に示すように、Ａ／Ｄ変換回路３ａは、第３実施形態のＡ／Ｄ変換回路３において、パルス遅延回路３０とラッチ＆エンコーダ３２との間に、遅延パルスの数と同数のＣＭＯＳインバータゲート回路ＩＮＶからなる仲介バッファ回路３１が設けられ、ラッチ＆エンコーダ３２が、パルス遅延回路３０からの遅延パルスを、それぞれ仲介バッファ回路３１を構成するＣＭＯＳインバータゲート回路ＩＮＶを介して取り込むように構成されている点、及び、パルス遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）ＣＫＣを入力とし、出力を動作クロックＣＫＡとして周回数カウンタ３６に供給する駆動用バッファ回路３５と、サンプリングクロックＣＫＳを入力とし、出力をラッチパルスＬＰとしてラッチ回路３８に供給する遅延用バッファ回路３７とを設けた点以外は、第３実施形態のＡ／Ｄ変換回路３と全く同様に構成されている。

そして、仲介バッファ回路３１，駆動用バッファ回路３５，遅延用バッファ回路３７を構成するトランジスタの閾値電圧は、いずれも、パルス遅延回路３０を構成するトランジスタと、ラッチ＆エンコーダ３２，周回数カウンタ，ラッチ回路３８，減算回路４０を構成するトランジスタとの中間の大きさに設定されており、具体的には、製造プロセスにおいて選択可能な閾値電圧の中で、２番目又は３番目に小さい閾値電圧Ｖth2 ，Ｖth3 に設定されている。

また、仲介バッファ回路３１を構成するトランジスタのサイズは、パルス遅延回路３０を構成するトランジスタと、ラッチ＆エンコーダ３２，周回数カウンタ，ラッチ回路３８，減算回路４０を構成するトランジスタとの中間の大きさに設定されており、具体的には、設計ルールで規定された最小サイズの１倍〜２倍に設定されている。

一方、駆動用バッファ回路３５は、ＣＭＯＳインバータゲート回路を複数段直列接続してなり、その最終段のＣＭＯＳインバータゲート回路は、周回数カウンタ３６のクロックラインの入力容量に対して十分な駆動能力を有する大きさに構成され、他のＣＭＯＳインバータゲート回路は、初段から最終段に向けて段階的に駆動能力（即ちトランジスタサイズ）が大きくなるように構成されている。但し、初段のＣＭＯＳインバータゲート回路は、パルス遅延回路３０を構成するトランジスタ以上のサイズを有するトランジスタで構成されている。

また、遅延用バッファ回路３７は、駆動用バッファ回路３５と同様に構成されており、駆動用バッファ回路３５での遅延時間と遅延用バッファ回路３７での遅延時間とが等しくなるようにされている。

このように構成されたＡ／Ｄ変換回路３ａでは、第３実施形態のＡ／Ｄ変換回路３と同様の効果が得られる他、仲介バッファ回路３１を設けたことにより、パルス遅延回路３０を構成するトランジスタと、ラッチ＆エンコーダ３２を構成するトランジスタとの間の閾値電圧差及びサイズ差に基づいて、ラッチ＆エンコーダ３２の動作を不安定にさせる要因の影響が段階的に吸収されるため、遅延パルスをほぼ一定の状態でラッチ＆エンコーダ３２に取り込むことができ、Ａ／Ｄ変換回路３ａの動作の安定性を確保することができる。

また、Ａ／Ｄ変換回路３ａでは、動作クロックＣＫＡが、駆動用バッファ回路３５を介して周回数カウンタ３６に供給されるため、周回数カウンタ３６のビット数が多く、クロックラインの入力容量が大きい場合でも、周回数カウンタ３６の動作の安定性を確保することができる。

しかも、Ａ／Ｄ変換回路３ａでは、ラッチパルスＬＰが、駆動用バッファ回路３５と同じ遅延を有する遅延用バッファ回路３７を介してラッチ回路３８に供給されるため、駆動用バッファ回路３５が挿入されていることにより遅延する周回数カウンタ３６の動作タイミングと、ラッチ回路３８でのラッチタイミングとの整合性も確保することができる。
［他の実施形態］
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、上記実施形態では、パルス遅延回路１０，３０を構成する遅延ユニットＤＵを、Ｐチャネルトランジスタ（ＦＥＴ）とＮチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続することで構成し、入力電圧Ｖｉｎを駆動電圧として各遅延ユニットＤＵに印加するものとして説明したが、図９（ａ）に示すように、遅延ユニットＤＵを構成する各ＣＭＯＳインバータゲート回路ＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、入力電圧Ｖｉｎを入力するようにしてもよい。

つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、その駆動電流を入力電圧Ｖｉｎに基づき制御するようにしても、上記と同様の効果を得ることができる。

また、この場合、入力電圧Ｖｉｎの入力インピーダンスが高くなるため、バッファ１４，３４を省略することができる。
また、パルス遅延回路１０，３０を構成する遅延ユニットＤＵは、必ずしも２段のＣＭＯＳインバータゲート回路ＩＮＶで実現する必要はなく、図１２（ｂ）に示すように、１段のＣＭＯＳインバータゲート回路ＩＮＶで実現してもよいし、３段以上のＣＭＯＳインバータゲート回路ＩＮＶで実現してもよい。

上記実施形態では、トランジスタサイズを、櫛波状に連結するゲート数によって調整しているが、個々のゲートパターンの大きさ、即ちトランジスタ長Ｌやトランジスタ幅Ｗを増減することにより調整してもよい。

上記第２及び第４実施形態では、仲介バッファ回路１１，３１を構成するトランジスタの閾値電圧を、パルス遅延回路１０，３０を構成するトランジスタとラッチ＆エンコーダ１２，３２を構成するトランジスタとの中間の値Ｖth2 ，Ｖth3 に設定しているが、仲介バッファ回路１１，３１を構成するトランジスタの閾値電圧は、直接的にはＡ／Ｄ変換性能に影響しないため、ラッチ＆エンコーダ１２，３２と同じ閾値電圧Ｖth4 としてもよいし、逆に、パルス遅延回路１０，３０と同じ閾値電圧Ｖth1 としてもよい。

上記第３及び第４実施形態では、周回数カウンタ３６を、ラッチ＆エンコーダ３２，ラッチ回路３８，減算回路４０を構成するトランジスタと同じ高閾値電圧Ｖth4 のトランジスタを用いて構成したが、周回数カウンタ３６はラッチ＆エンコーダ３２，ラッチ回路３８，減算回路４０より高速動作させる必要があるため、パルス遅延回路３０を構成するトランジスタよりは大きく、ラッチ＆エンコーダ３２，ラッチ回路３８，減算回路４０を構成するトランジスタよりは小さな閾値電圧（即ち、Ｖth1、Ｖth2 或いは、Ｖth3 ）のトランジスタを用いて構成してもよい。

この場合、特に第４実施形態では、駆動用バッファ回路３５及び遅延用バッファ回路３７は、この周回数カウンタ３６を構成するトランジスタの閾値電圧以下の閾値電圧を有するトランジスタを用いて構成することが望ましい。

（ａ）は第１実施形態のＡ／Ｄ変換回路の全体構成図、（ｂ）は遅延ユニットの詳細を示す回路図。 （ａ）はトランジスタのゲート電圧対ドレイン電流特性を模式的に示した説明図、（ｂ）（ｃ）はパルス遅延回路の動作を示す説明図。 （ａ）は最小サイズのトランジスタで構成された遅延ユニットのパターン図、（ｂ）は最小サイズより大きいサイズ（ゲートが櫛波状）のトランジスタで構成された遅延ユニットのパターン図。 （ａ）は第１実施形態のＡ／Ｄ変換回路の半導体基板上でのレイアウトイメージ、（ｂ）は半導体基板上の領域と回路との対応関係を示す説明図。 第２実施形態のＡ／Ｄ変換回路の全体構成図。 第３実施形態のＡ／Ｄ変換回路の全体構成図。 （ａ）は第３実施形態のＡ／Ｄ変換回路の半導体基板上でのレイアウトイメージ、（ｂ）は半導体基板上の領域と回路との対応関係を示す説明図。 第４実施形態のＡ／Ｄ変換回路の全体構成図。 遅延ユニットの他の構成例を示す回路図。

符号の説明

１，１ａ，３，３ａ…Ａ／Ｄ変換回路、１０，３０…パルス遅延回路、１１，３１…仲介バッファ回路、１２，３２…パルス＆エンコーダ、１４，３４…バッファ、３５…駆動用バッファ回路、３６…周回数カウンタ、３７…遅延用バッファ回路、３８…ラッチ回路、
４０…減算回路、ＤＵ…遅延ユニット、ＩＮＶ…ＣＭＯＳインバータゲート回路。

Claims (7)

1. １又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる遅延ユニットを、複数段直列又はリング状に接続することで構成され、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路と、
   予め設定された測定時間の間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データを生成する符号化回路と、
   を備え、半導体集積回路として構成されるＡ／Ｄ変換回路において、
   前記パルス遅延回路は、前記符号化回路を構成するトランジスタより閾値電圧の低いトランジスタを用いて構成されていることを特徴とするＡ／Ｄ変換回路。
2. 前記パルス遅延回路を構成するトランジスタの閾値電圧は、当該半導体集積回路の設計に適用する設計ルールで選択可能な閾値電圧の最小値に設定されていることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
3. 前記パルス遅延回路は、前記符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換回路。
4. 前記パルス遅延回路を構成するトランジスタのゲート形状が、櫛歯状に形成されていることを特徴とする請求項３に記載のＡ／Ｄ変換回路。
5. 前記パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスを、前記符号化回路に取り込ませる取込端のそれぞれにバッファ回路を設け、
   前記バッファ回路を構成するトランジスタの閾値電圧が、前記パルス遅延回路を構成するトランジスタの閾値電圧と前記符号化回路を構成するトランジスタの閾値電圧との中間の大きさに設定されていることを特徴とする請求項１乃至請求項４のいずれかに記載のＡ／Ｄ変換回路。
6. 前記パルス遅延回路は、前記遅延ユニットをリング状に接続してなるリングディレイラインからなり、
   前記符号化回路は、
   前記パルス遅延回路を前記パルス信号が周回した回数をカウントする周回数カウンタと、
   前記パルス遅延回路内での前記パルス信号の位置を符号化した値を前記数値データの下位ビットとして出力する下位符号化回路と、
   前記周回数カウンタのカウント値を前記数値データの上位ビットとして出力する上位符号化回路と、
   を備え、
   前記バッファ回路は、前記遅延パルスの一つを動作クロックとして前記周回数カウンタに取り込ませる取込端に設けられたものであることを特徴とする請求項５に記載のＡ／Ｄ変換回路。
7. 前記バッファ回路は、前記符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることを特徴とする請求項６に記載のＡ／Ｄ変換回路。

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