JP2007312288A - A/d変換回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 102
- 239000000872 buffer Substances 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000005259 measurement Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000005070 sampling Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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Abstract
【解決手段】パルス遅延型のA/D変換回路において、パルス遅延回路10を、低閾値電圧Vth1 のトランジスタを用いて構成し、パルス遅延回路10を構成する遅延ユニットDUを高速動作させることにより、高分解能で高速なA/D変換を実現する。これと共に、パルス遅延回路10よりA/D変換回路全体に対する占有面積が大きく、高速動作の必要がないラッチ&エンコーダ12を、リーク電流の少ない高閾値電圧Vth4 (>Vth1 )のトランジスタを用いて構成することにより、A/D変換回路全体で見た消費電力の増大を抑制する。
【選択図】図4
Description
このTAD方式のA/D変換回路は、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数段直列又はリング状に接続してなるパルス遅延回路を用いて構成され、予め設定された測定時間の間に、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを、A/D変換データとして出力するようにされている(例えば、特許文献1参照。)。
なお、請求項2に記載のように、パルス遅延回路を構成するトランジスタの閾値電圧は、半導体集積回路の設計に適用する設計ルールで選択可能な閾値電圧の最小値に設定されていることが望ましい。
また、請求項3に記載のように、パルス遅延回路は、符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることが望ましい。
そして、トランジスタサイズを大きくした場合、半導体集積回路製造時の加工誤差や微細ゴミが、トランジスタ(特にゲートパターン)に対して相対的に小さくなるため、これらの加工誤差や微細ゴミがトランジスタの特性に及ぼす影響(ひいては遅延ユニットの遅延時間のばらつき)も相対的に小さくなる。
また、トランジスタサイズを大きくすると、電流駆動能力が大きくなるため、負荷容量の充放電速度、ひいては遅延ユニットの動作速度をより高速にすることができる。但し、トランジスタサイズを大きくするとゲート容量も増大し、そのゲート容量の増大は動作速度を低下につながるため、両者の関係を考慮してトランジスタサイズを設定する必要がある。
しかし、本発明のA/D変換回路のように、パルス遅延回路と符号化回路とでトランジスタの閾値電圧が異なっている場合、その閾値電圧の差が大きいと、パルス遅延回路から遅延パルスを取り込む符号化回路の動作が不安定になる可能性がある。
[第1実施形態]
図1(a)は、本発明が適用されたA/D変換回路1の全体構成図である。
なお、A/D変換回路1を製造する際に適用するCMOSデジタル回路設計ルールでは、トランジスタの閾値電圧が複数種類、例えば4種類(Vth1 ,Vth2 ,Vth3 ,Vth4 、但しVth1 <Vth2 <Vth3 <Vth4 )用意されており、トランジスタ毎、或いは、回路ブロック毎に任意に選択できるようにされている。なお、閾値電圧は、半導体基板に不純物イオンを注入する際に、マスクを用いることで回路領域毎の不純物濃度をコントロールすることにより、閾値電圧を変化させている。
また、A/D変換回路1では、パルス遅延回路10を構成するトランジスタのサイズを、他の部分(ラッチ&エンコーダ12)より大きくしているため、製造時の加工誤差や微細ゴミの付着に基づくトランジスタ特性のばらつきを小さく抑えることができる。
[第2実施形態]
次に、第2実施形態について説明する。
図5に示すように、A/D変換回路1aは、第1実施形態のA/D変換回路1において、パルス遅延回路10とラッチ&エンコーダ12との間に、遅延パルスの数と同数のCMOSインバータゲート回路INVからなる仲介バッファ回路11が設けられ、ラッチ&エンコーダ12が、パルス遅延回路10からの遅延パルスを、それぞれ仲介バッファ回路11を構成するCMOSインバータゲート回路INVを介して取り込むように構成されている以外は、第1実施形態のA/D変換回路1と全く同様に構成されている。
[第3実施形態]
次に、第3実施形態について説明する。
図6に示すように、A/D変換回路3は、パルス信号Pinを所定の遅延時間だけ遅延させて出力するM(=2a :aは正整数)個の遅延ユニットDUをリング状に連結することにより、パルス信号Pinを周回させることができるリングディレイライン(RDL)として構成されたパルス遅延回路30と、サンプリングクロックCKSの立ち上がりタイミングで、パルス遅延回路30内でのパルス信号Pinの到達位置を検出(ラッチ)し、その検出結果を、パルス信号Pinが通過した遅延ユニットDUが先頭から何段目にあるかを表すaビットのデジタルデータに変換して出力するラッチ&エンコーダ32とを備えている。
また、A/D変換回路3は、パルス遅延回路30を構成する最終段の遅延ユニットDUの出力(周回クロック)CKCに従ってカウント動作するb(bは正整数)ビットの同期式カウンタからなる周回数カウンタ36と、周回数カウンタ36によるカウント値を、サンプリングクロックCKSの立ち上がりタイミング(以下「サンプリングタイミング」という)でラッチするラッチ回路38と、ラッチ&エンコーダ32から出力されるaビットのデジタルデータを下位ビットデータ、ラッチ回路38から出力されるbビットのカウント値を上位ビットデータとするa+bビットのデジタルデータを、サンプリングタイミング毎に順次記憶すると共に、ラッチ&エンコーダ32及びラッチ回路38から供給されてくる新たなデジタルデータの値から、先のサンプリングタイミングで記憶されたデジタルデータの値を減算することにより、デジタルデータDTを出力する減算回路40とを備えている。
そして、パルス遅延回路30以外の回路(ラッチ&エンコーダ32,周回数カウンタ36,ラッチ回路38,減算回路40)を構成するトランジスタは、選択可能な最大の閾値電圧Vth4 を有し、かつ設計ルールで規定された最小サイズのものが用いられ、また、パルス遅延回路30を構成するトランジスタは、選択可能な最小の閾値電圧Vth1 かつ最小サイズの1倍〜10倍のものが用いられている。
また、A/D変換回路3では、パルス遅延回路30を構成するトランジスタのサイズを、パルス遅延回路30以外の回路(ラッチ&エンコーダ32,周回数カウンタ36,ラッチ回路38,減算回路40)より大きくしているため、製造時の加工誤差や微細ゴミの付着に基づくトランジスタ特性のばらつきを小さく抑えることができる。
[第4実施形態]
次に第4実施形態について説明する。
図8に示すように、A/D変換回路3aは、第3実施形態のA/D変換回路3において、パルス遅延回路30とラッチ&エンコーダ32との間に、遅延パルスの数と同数のCMOSインバータゲート回路INVからなる仲介バッファ回路31が設けられ、ラッチ&エンコーダ32が、パルス遅延回路30からの遅延パルスを、それぞれ仲介バッファ回路31を構成するCMOSインバータゲート回路INVを介して取り込むように構成されている点、及び、パルス遅延回路30を構成する最終段の遅延ユニットDUの出力(周回クロック)CKCを入力とし、出力を動作クロックCKAとして周回数カウンタ36に供給する駆動用バッファ回路35と、サンプリングクロックCKSを入力とし、出力をラッチパルスLPとしてラッチ回路38に供給する遅延用バッファ回路37とを設けた点以外は、第3実施形態のA/D変換回路3と全く同様に構成されている。
[他の実施形態]
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。
また、パルス遅延回路10,30を構成する遅延ユニットDUは、必ずしも2段のCMOSインバータゲート回路INVで実現する必要はなく、図12(b)に示すように、1段のCMOSインバータゲート回路INVで実現してもよいし、3段以上のCMOSインバータゲート回路INVで実現してもよい。
40…減算回路、DU…遅延ユニット、INV…CMOSインバータゲート回路。
Claims (7)
- 1又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる遅延ユニットを、複数段直列又はリング状に接続することで構成され、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路と、
予め設定された測定時間の間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データを生成する符号化回路と、
を備え、半導体集積回路として構成されるA/D変換回路において、
前記パルス遅延回路は、前記符号化回路を構成するトランジスタより閾値電圧の低いトランジスタを用いて構成されていることを特徴とするA/D変換回路。 - 前記パルス遅延回路を構成するトランジスタの閾値電圧は、当該半導体集積回路の設計に適用する設計ルールで選択可能な閾値電圧の最小値に設定されていることを特徴とする請求項1に記載のA/D変換回路。
- 前記パルス遅延回路は、前記符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることを特徴とする請求項1又は請求項2に記載のA/D変換回路。
- 前記パルス遅延回路を構成するトランジスタのゲート形状が、櫛歯状に形成されていることを特徴とする請求項3に記載のA/D変換回路。
- 前記パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスを、前記符号化回路に取り込ませる取込端のそれぞれにバッファ回路を設け、
前記バッファ回路を構成するトランジスタの閾値電圧が、前記パルス遅延回路を構成するトランジスタの閾値電圧と前記符号化回路を構成するトランジスタの閾値電圧との中間の大きさに設定されていることを特徴とする請求項1乃至請求項4のいずれかに記載のA/D変換回路。 - 前記パルス遅延回路は、前記遅延ユニットをリング状に接続してなるリングディレイラインからなり、
前記符号化回路は、
前記パルス遅延回路を前記パルス信号が周回した回数をカウントする周回数カウンタと、
前記パルス遅延回路内での前記パルス信号の位置を符号化した値を前記数値データの下位ビットとして出力する下位符号化回路と、
前記周回数カウンタのカウント値を前記数値データの上位ビットとして出力する上位符号化回路と、
を備え、
前記バッファ回路は、前記遅延パルスの一つを動作クロックとして前記周回数カウンタに取り込ませる取込端に設けられたものであることを特徴とする請求項5に記載のA/D変換回路。 - 前記バッファ回路は、前記符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることを特徴とする請求項6に記載のA/D変換回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006141453A JP4702179B2 (ja) | 2006-05-22 | 2006-05-22 | A/d変換回路 |
DE102007022815A DE102007022815B8 (de) | 2006-05-22 | 2007-05-15 | Analog/Digital-Wandler mit Impulsverzögerungsschaltkreis |
US11/804,946 US7423574B2 (en) | 2006-05-22 | 2007-05-21 | Analog-to-digital converter with pulse delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006141453A JP4702179B2 (ja) | 2006-05-22 | 2006-05-22 | A/d変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007312288A true JP2007312288A (ja) | 2007-11-29 |
JP4702179B2 JP4702179B2 (ja) | 2011-06-15 |
Family
ID=38711487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006141453A Active JP4702179B2 (ja) | 2006-05-22 | 2006-05-22 | A/d変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7423574B2 (ja) |
JP (1) | JP4702179B2 (ja) |
DE (1) | DE102007022815B8 (ja) |
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- 2006-05-22 JP JP2006141453A patent/JP4702179B2/ja active Active
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2007
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US7423574B2 (en) | 2008-09-09 |
DE102007022815B4 (de) | 2011-07-07 |
JP4702179B2 (ja) | 2011-06-15 |
DE102007022815B8 (de) | 2012-07-26 |
US20070268172A1 (en) | 2007-11-22 |
DE102007022815A1 (de) | 2008-01-17 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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