JP5461938B2

JP5461938B2 - アナログデジタル変換回路

Info

Publication number: JP5461938B2
Application number: JP2009221775A
Authority: JP
Inventors: 友作小山; 靖也原田; 義雄萩原
Original assignee: Denso Corp; Olympus Corp
Current assignee: Denso Corp; Olympus Corp
Priority date: 2009-09-28
Filing date: 2009-09-28
Publication date: 2014-04-02
Anticipated expiration: 2029-09-28
Also published as: US8284092B2; JP2011071784A; US20110210882A1

Description

本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換回路に関する。

パルス遅延型アナログデジタル（Ａ／Ｄ）変換回路の一種に、時間Ａ／Ｄ変換器（ＴＡＤ）がある。時間Ａ／Ｄ変換器は、複数の遅延ユニット（反転回路等）が円環状に連結された円環遅延回路を備える。

従来の時間Ａ／Ｄ変換器は、円環遅延回路を構成する各遅延ユニットの電源端子に、Ａ／Ｄ変換の対象である入力電圧が供給された状態で、その円環遅延回路にパルス電流を周回させる。そして、従来の時間Ａ／Ｄ変換器は、所定時間あたりのパルス電流の周回数と、「電圧−遅延時間」特性とに基づいて、入力電圧をＡ／Ｄ変換していた。ここで、「電圧−遅延時間」特性とは、遅延ユニットの電源端子への入力電圧値が高くなるに従い、パルス電流の伝播遅延時間が短くなる、という特性である。

しかし、従来の時間Ａ／Ｄ変換器は、各遅延ユニットの電源端子に入力電圧が直接供給されていたため、動作中の遅延ユニットに貫通電流が多く流れてしまい、消費電力が大きくなってしまうという問題があった（非特許文献１参照）。

そこで、「電圧−遅延時間」特性を用いる代わりに、「電流−遅延時間」特性に基づいて、入力電圧をＡ／Ｄ変換する時間Ａ／Ｄ変換器が開示されている（特許文献１参照）。ここで、「電流−遅延時間」特性とは、遅延ユニットの電源端子への入力電流値が大きくなるに従い、パルス電流の伝播遅延時間が短くなる、という特性である。

「電流−遅延時間」特性に基づく時間Ａ／Ｄ変換器は、円環遅延回路（パルス遅延回路）の各遅延ユニットに、電流制御素子（制御トランジスタ）がそれぞれ１つずつ接続されていた（特許文献１の図３（ｃ））。この電流制御素子により、時間Ａ／Ｄ変換器は、貫通電流を制限し、消費電力を抑えることができた。

特開２００３−３２１１３号公報

渡辺高元、外２名著、「移動平均フィルタリング１２−μＶ／ＬＳＢオールデジタルアナログデジタルコンバータ（ＡｎＡＬＬ−ＤｉｇｉｔａｌＡｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒＷｉｔｈ１２−μＶ／ＬＳＢＵｓｉｎｇＭｏｖｉｎｇ−ＡｖｅｒａｇｅＦｉｌｔｅｒｉｎｇ）」、「ＩＥＥＥ固体回路ジャーナル（ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３８，ＮＯ．１，ＪＡＮＵＡＲＹ２００３）」、２００３年１月、ｐ．１２０−１２５

上述したように、「電流−遅延時間」特性に基づく時間Ａ／Ｄ変換器は、電流制御素子が各遅延ユニットにそれぞれ１つずつ接続されていたため、回路を構成する素子の数が多くなり、回路規模が大きくなってしまうという問題があった。

また、回路規模が大きくなることで、電流制御素子の成形ばらつきによる電流量のばらつきが増大する。この電流量のばらつきと、「電流−遅延時間」特性によって、パルス電流の伝播遅延時間がばらつき、Ａ／Ｄ変換精度が低下してしまうという問題もあった。

本発明は、前記の諸点に鑑みてなされたものであり、回路規模を大きくすることなく、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換するパルス遅延型Ａ／Ｄ変換回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたものであり、入力されたパルス電流を遅延させる円環状に連結された複数の遅延ユニットを有する円環遅延回路と、前記複数の遅延ユニットのうちから選択された複数の遅延ユニットに、入力されたアナログ信号に応じた電流を出力する電流源と、前記円環遅延回路を周回する前記パルス電流の所定時間あたりの周回数に応じたデジタル信号を生成するデジタル信号生成部と、を備え、前記電流源は、互いに隣り合わない複数の前記遅延ユニットを選択し、選択された前記複数の遅延ユニットに前記電流を出力することを特徴とするアナログデジタル変換回路である。

また本発明は、１つの前記遅延ユニットと、１つの前記電流源と、を合わせた遅延回路を４つのトランジスタで構成し、複数の前記遅延回路を前記円環遅延回路に備えることを特徴とするアナログデジタル変換回路である。

本発明によれば、パルス遅延型Ａ／Ｄ変換回路の電流源が、複数の遅延ユニットのうちから選択された複数の遅延ユニットに、入力されたアナログ信号に応じた電流を出力するので、パルス遅延型Ａ／Ｄ変換回路は、回路規模を大きくすることなく、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

本発明の第１の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第１例を示す図である。本発明の第１の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第２例を示す図である。本発明の第２の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第３例を示す図である。本発明の第３の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第４例を示す図である。本発明の第３の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第５例を示す図である。本発明の第４の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路を示す図である。本発明の第４の実施形態におけるパルス走行回路１７のスイッチ７１〜７４と、反転回路「ＤＬ１」７０１の構成例を示す図である。本発明の第４の実施形態におけるスイッチ７１〜７４の動作例を示す図である。本発明の第５の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路を示す図である。フィードフォワード回路２７の構成例と、フィードフォワード回路２７の各スイッチの動作例を示す図である。本発明の第６の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路を示す図である。パルス走行回路１８のスイッチ９１〜９４と、反転回路「ＤＬ２」８０１と、の構成例を示す図である。本発明の第７の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路を示す図である。フィードフォワード回路２８の構成例と、フィードフォワード回路２８の各スイッチの動作例を示す図である。

[第１の実施形態]
本発明を実施するための第１の実施形態について説明する。図１には、本発明の第１の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第１例を示されている。

Ａ／Ｄ変換回路（時間Ａ／Ｄ変換器）のパルス走行回路１９は、円環遅延回路と、ＰＭＯＳ（ＰｏｓｉｔｉｖｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）素子１５０と、ＰＭＯＳ素子１６０を備える。

円環遅延回路は、複数の遅延ユニット（ＮＡＮＤ型反転回路１０１、ＮＯＴ型反転回路１０２〜１３１）により構成される。このＮＡＮＤ型反転回路１０１と、ＮＯＴ型反転回路１０２〜１３１は、円環状に連結される。

また、ＮＡＮＤ型反転回路１０１の接地端子と、ＮＯＴ型反転回路１０２〜１３１のそれぞれの接地端子は、接地電圧（ＧＮＤ）に接続される。

また、ＮＡＮＤ型反転回路１０１の電源端子と、ＮＯＴ型反転回路１０２〜１１６のそれぞれの電源端子は、後述するＰＭＯＳ素子１５０を介して電源電圧（ＶＤＤ）に接続される。一方、ＮＯＴ型反転回路１１７〜１３１のそれぞれの電源端子は、後述するＰＭＯＳ素子１６０を介して電源電圧に接続される。また、ＮＯＴ型反転回路１３１の出力端子は、カウンタ（不図示）に接続される。

また、ＮＡＮＤ型反転回路１０１の入力端子には、パルス信号（ＳｔａｒｔＰ）が入力される。これにより、パルス電流が円環遅延回路を周回する。

カウンタ（不図示）は、円環遅延回路を周回するパルス電流の所定時間あたりの周回数を計測（デジタル信号生成）する。また、円環遅延回路を周回したパルス電流は、ＮＡＮＤ型反転回路１０１の入力端子に入力され、再び円環遅延回路を周回する。さらにＮＯＴ型反転回路１０１〜１３１の出力端子は、ラッチ＆エンコーダ（不図示）に接続される。

ラッチ＆エンコーダ（不図示）は、円環遅延回路を周回するパルス電流の走行位置を計測する。ここで、走行位置は、パルス電流を反転中である遅延ユニットの位置であり、パルス電流の周回数の端数として用いられる。

この結果、カウンタ（不図示）が計測したカウント値（周回数）に、ラッチ＆エンコーダ（不図示）が計測したパルス電流の走行位置（周回数の端数）を加算した値は、アナログ入力信号Ｖｉｎに応じたデジタル値となる。

ＰＭＯＳ素子１５０は、電流を制限する電流制御素子（電流源）として動作し、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ＮＡＮＤ型反転回路１０１の電源端子と、ＮＯＴ型反転回路１０２〜１１６のそれぞれの電源端子に、ドレイン端子を介して出力する。ここで、アナログ入力信号Ｖｉｎは、Ａ／Ｄ変換の対象である電圧である。また、ＰＭＯＳ素子１５０のソース端子には、電源電圧（ＶＤＤ）が接続される。

ＰＭＯＳ素子１６０は、電流を制限する電流制御素子（電流源）として動作し、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ＮＯＴ型反転回路１１７〜１３１のそれぞれの電源端子に、ドレイン端子を介して出力する。ここで、ＰＭＯＳ素子１５０のソース端子には、電源電圧が接続される。

次に、パルス走行回路１９の動作を説明する。
まず、ＰＭＯＳ素子１５０は、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ＮＡＮＤ型反転回路１０１の電源端子と、ＮＯＴ型反転回路１０２〜１１６のそれぞれの電源端子に、ドレイン端子を介して出力する。同様に、ＰＭＯＳ素子１６０は、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ＮＯＴ型反転回路１１７〜１３１のそれぞれの電源端子に、ドレイン端子を介して出力する。

次に、ＮＡＮＤ型反転回路１０１の入力端子に、ローレベルのパルス信号（ＳｔａｒｔＰ）が、例えば、信号読出部（不図示）から入力される。これにより、ＮＡＮＤ型反転回路１０１の出力端子はハイレベルとなる。同様に、ＮＯＴ型反転回路１０２〜１３１の出力端子も、各反転回路の反転動作によって、ハイレベル、又はハイレベルが反転したローレベルのいずれかに固定される。したがって、この場合、パルス電流は円環遅延回路を周回しない。

次に、ＮＡＮＤ型反転回路１０１の入力端子に、ハイレベルのパルス信号（ＳｔａｒｔＰ）が入力される。パルス電流は、ＮＡＮＤ型反転回路１０１の反転動作と、ＮＯＴ型反転回路１０２〜１３１の反転動作によって、円環遅延回路を周回する。ここで、パルス電流の伝播遅延時間は、「電流−遅延時間」特性により、ＰＭＯＳ素子１５０及び１６０から供給される電流値が多くなるに従い、短くなる。

以上のように、ＰＭＯＳ素子１５０（電流制御素子）が、円環遅延回路の複数の反転回路のうちから選択された、ＮＡＮＤ型反転回路１０１の電源端子と、連続するＮＯＴ型反転回路１０２〜１１６に、入力されたアナログ信号に応じた電流を出力する。さらに、ＰＭＯＳ素子１６０（電流制御素子）は、円環遅延回路の複数の反転回路のうちから選択した、連続するＮＯＴ型反転回路１１７〜１３１に、入力されたアナログ信号に応じた電流を出力する。したがって、選択された複数の反転回路に対して、１つの電流制御素子が接続されるので、パルス遅延型Ａ／Ｄ変換回路の回路規模は、大きくならない。

また、ＰＭＯＳ素子１５０及び１６０が各反転回路の貫通電流を制限するので、パルス電流が乱れず、Ａ／Ｄ変換回路は、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

なお、電流制御素子は、ＮＭＯＳ素子を用いて構成されてもよい。また、電流制御素子は、ＰＭＯＳ素子とＮＭＯＳ素子を組み合わせて構成されてもよい。

また、次のように、ＰＭＯＳ素子１５０及び１６０（電流制御素子）は、互いに隣り合わない複数の遅延ユニットに電流を出力してもよい（偶奇分離電流型回路）。

図２には、アナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第２例が示されている。ＰＭＯＳ素子１５０は、ＮＡＮＤ型反転回路１０１及び、奇数の符号が付いたＮＯＴ型反転回路（１０３，１０５，…，１３１）の電源端子に電流を出力する。一方、ＰＭＯＳ素子１６０は、偶数の符号が付いたＮＯＴ型反転回路（１０２，１０４，…，１３０）の電源端子に電流を出力する。ここで、偶数の符号が付いたＮＯＴ型反転回路と、奇数の符号が付いたＮＯＴ型反転回路は、交互に連結されており、互いに隣り合わないものとする。ただし、ＮＡＮＤ型反転回路１０１とＮＯＴ型反転回路１３１は、隣り合っていてもよい。

このようにすれば、各ＮＯＴ型反転回路の電源端子に供給される電流は、前段のＮＯＴ型反転回路がまだ反転動作中（遷移期間中）であっても、電源系統が分かれているため変動することが無い。したがって、パルス電流が乱れないので、Ａ／Ｄ変換回路は、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

[第２の実施形態]
本発明を実施するための第２の実施形態について説明する。第２の実施形態では、パルス走行回路の円環遅延回路に接続される電流制御素子（電流源）が、１つである点のみが第１の実施形態と異なる。以下では、第１の実施形態との相違点についてのみ説明する。

図３には、アナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第３例が示されている。第３例の円環遅延回路には、電流制御素子が１つ（ＰＭＯＳ素子１５０）のみ備えられている。ここで、ＰＭＯＳ素子１５０は、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ＮＡＮＤ型反転回路１０１の電源端子と、ＮＯＴ型反転回路１０２〜１３１のそれぞれの電源端子に、ドレイン端子を介して出力する。

以上のように、円環遅延回路には、電流制御素子が１つ（ＰＭＯＳ素子１５０）のみ接続されるので、パルス走行回路を構成する素子の数が第１の実施形態よりも少なく、回路規模をより小さくすることができる。

また、電流制御素子（ＰＭＯＳ素子１５０）が各反転回路の貫通電流を制限するので、パルス電流が乱れず、Ａ／Ｄ変換回路は、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

[第３の実施形態]
本発明を実施するための第３の実施形態について説明する。第３の実施形態では、円環遅延回路が全て同じ反転回路で構成されている点のみが、第２の実施形態と異なる。以下では、第２の実施形態との相違点についてのみ説明する。

円環遅延回路は、ＮＡＮＤ型反転回路のみで構成されてもよい。
図４には、本発明の第３の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第４例が示されている。パルス走行回路１２の円環遅延回路は、複数の遅延ユニット（ＮＡＮＤ型反転回路２０１〜２３１）により構成される。ＮＡＮＤ型反転回路２０１〜２３１は、第２の実施形態（図３）のＮＡＮＤ型反転回路１０１と、ＮＯＴ型反転回路１０２〜１３１に相当し、円環状に連結される。

また、ＮＡＮＤ型反転回路２０１〜２３１のそれぞれの接地端子は、ＮＭＯＳ（ＮｅｇａｔｉｖｅＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）素子２５０を介して、接地電圧に接続される。さらに、ＮＡＮＤ型反転回路２０１〜２３１のそれぞれの電源端子には、電源電圧が接続される。

ＮＭＯＳ素子２５０は、電流を制限する電流制御素子（電流源）として動作し、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ソース端子から接地電圧に出力する。ここで、ＮＭＯＳ素子２５０のドレイン端子には、ＮＡＮＤ型反転回路２０２〜２３１の接地端子が接続される。

また、ＮＡＮＤ型反転回路２３１の出力端子は、カウンタ（不図示）に接続される。また、パルス信号（ＳｔａｒｔＰ）は、ＮＡＮＤ型反転回路２０１の入力端子に入力される。さらに、ＮＡＮＤ型反転回路２０１〜２３１の出力端子は、ラッチ＆エンコーダ（不図示）に接続される。

このように構成しても、パルス電流はパルス走行回路１２を周回する。

また、円環遅延回路は、ＮＯＲ型反転回路のみで構成されてもよい。
図５には、本発明の第３の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路の第５例が示されている。パルス走行回路１３の円環遅延回路は、複数の遅延ユニット（ＮＯＲ型反転回路３０１〜３３１）により構成される。このＮＯＲ型反転回路３０１〜３３１は、第２の実施形態（図３）のＮＡＮＤ型反転回路１０１と、ＮＯＴ型反転回路１０２〜１３１に相当し、円環状に連結される。

また、ＮＯＲ型反転回路３０１〜３３１のそれぞれの接地端子は、接地電圧に接続される。

ＰＭＯＳ素子３５０は、電流を制限する電流制御素子（電流源）として動作し、ゲート端子に入力されたアナログ入力信号Ｖｉｎに応じた電流を、ソース端子から出力する。ここで、ＰＭＯＳ素子３５０のソース端子には、電源電圧が接続される。また、ＰＭＯＳ素子３５０のドレイン端子には、ＮＯＲ型反転回路３０１〜３３１のそれぞれの電源端子が接続される。

また、ＮＯＲ型反転回路３３１の出力端子は、カウンタ（不図示）に接続される。また、反転されたパルス信号は、ＮＯＲ型反転回路３０１に入力される。さらに、ＮＯＲ型反転回路３０１〜３３１の出力端子は、ラッチ＆エンコーダ（不図示）に接続される。

以上のように、パルス走行回路１２の円環遅延回路は、ＮＡＮＤ型反転回路のみで構成されている。このため、各反転回路の成形ばらつきが少なくなり、各反転回路の反転動作時間（パルス電流の伝播遅延時間）が統一されるので、第２の実施形態よりも、Ａ／Ｄ変換精度が向上する。パルス走行回路１３の円環遅延回路も、同様である。

また、円環遅延回路には、電流制御素子が１つ（ＮＭＯＳ素子２５０又はＰＭＯＳ素子３５０）のみ接続されるので、パルス走行回路を構成する素子の数が第１の実施形態よりも少なく、回路規模をより小さくすることができる。

また、ＮＭＯＳ素子２５０又はＰＭＯＳ素子３５０が、各反転回路の貫通電流を制限するので、パルス電流が乱れず、Ａ／Ｄ変換回路は、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

[第４の実施形態]
本発明を実施するための第４の実施形態について説明する。第４の実施形態では、遅延ユニットが、ＰＭＯＳ素子及びＮＭＯＳ素子による４つのトランジスタで構成されている点のみが、第１〜第３の実施形態と異なる。以下では、第１〜第３の実施形態との相違点についてのみ説明する。

図６には、本発明の第４の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路が示されている。パルス走行回路１７は、円環遅延回路と、スイッチ７１〜７４（電流制御素子、電流源）を備える。円環遅延回路は、３１個（３個以上の奇数個）の遅延ユニット「ＤＬ１」（反転回路「ＤＬ１」７０１〜７３１）を備える。反転回路「ＤＬ１」７０１〜７３１は、第２の実施形態（図３）のＮＡＮＤ型反転回路１０１と、ＮＯＴ型反転回路１０２〜１３１に相当し、円環状に連結される。図６には、一例として、３１個の遅延ユニット「ＤＬ１」が示されている。

反転回路「ＤＬ１」７０１の第１入力端子７５には、反転回路「ＤＬ１」７３１の出力端子が接続される。また、反転回路「ＤＬ１」７０１の第３入力端子７７には、アナログ入力信号Ｖｉｎが接続される。また、反転回路「ＤＬ１」７０１の電源端子には、電源電圧が接続される。また、反転回路「ＤＬ１」７０１の接地端子には、接地電圧が接続される。

さらに、反転回路「ＤＬ１」７０１の第２入力端子７６には、スイッチ７１がＯＮである場合に、スイッチ７１を介して電源電圧が接続される。また、反転回路「ＤＬ１」７０１の第２入力端子７６には、スイッチ７３がＯＮである場合に、スイッチ７３を介して接地電圧が接続される。スイッチ７１〜７４の動作については、図８で後述する。

反転回路「ＤＬ１」７０２の第１入力端子には、前段の反転回路「ＤＬ１」７０１の出力端子８３が接続される。また、反転回路「ＤＬ１」７０２の第２入力端子には、電源電圧が接続される。また、反転回路「ＤＬ１」７０２の第３入力端子には、アナログ入力信号Ｖｉｎが接続される。さらに、反転回路「ＤＬ１」７０２の電源端子には、電源電圧が接続される。また、反転回路「ＤＬ１」７０２の接地端子には、接地電圧が接続される。また、反転回路「ＤＬ１」７０１〜７３１は、それぞれが同じ構成を有する。

図７には、パルス走行回路１７のスイッチ７１〜７４と、反転回路「ＤＬ１」７０１の構成例が示されている。反転回路「ＤＬ１」７０１は、４つのトランジスタ（ＰＭＯＳ素子７８、ＰＭＯＳ素子７９、ＮＭＯＳ素子８０、ＮＭＯＳ素子８１）を備える。ＰＭＯＳ素子７８及び７９は、電源電圧と出力端子８３の間に、並列に接続される。また、ＮＭＯＳ素子８０及び８１は、接地電圧と出力端子８３との間に、直列に接続される。

また、ＰＭＯＳ素子７８とＮＭＯＳ素子８０のゲート端子には、反転回路「ＤＬ１」７０１の第１入力端子７５が接続される。また、ＰＭＯＳ素子７９のゲート端子には、反転回路「ＤＬ１」７０１の第２入力端子７６が接続される。また、ＮＭＯＳ素子８１のゲート端子には、反転回路「ＤＬ１」７０１の第３入力端子７７が接続される。

図８には、スイッチ７１〜７４の動作例が示されている。スイッチ７１〜７４は、パルス信号（ＳｔａｒｔＰ）に応じて、制御部（不図示）により制御される。

まず、アナログ入力信号ＶｉｎをＡ／Ｄ変換していない非変換動作期間（パルス信号がローレベル（Ｌ）の期間）において、制御部（不図示）は、スイッチ７１及び７２を無効（ＯＦＦ）に設定し、スイッチ７３及び７４を有効（ＯＮ）に設定する。これにより、第２入力端子７６が接地電圧に接続されるので、ＰＭＯＳ素子７９は有効となる。また、第３入力端子７７が接地電圧に接続されるので、ＮＭＯＳ素子８１は無効となる。

これにより、反転回路「ＤＬ１」７０１の出力端子８３は、ハイレベルとなる。さらに、反転回路「ＤＬ１」７０２〜７３１のそれぞれの出力端子は、各回路の反転動作によって、ハイレベル又はローレベルのいずれかに固定される。したがって、パルス電流は円環遅延回路を周回しない。

次に、アナログ入力信号ＶｉｎをＡ／Ｄ変換する変換動作期間（パルス信号がハイレベル（Ｈ）の期間）において、制御部（不図示）は、スイッチ７１及び７２を有効（ＯＮ）に設定し、スイッチ７３及び７４を無効（ＯＦＦ）に設定する。反転回路「ＤＬ１」７０１の第２入力端子７６が電源電圧に接続されるので、ＰＭＯＳ素子７９は無効となる。また、ＮＭＯＳ素子８１は、アナログ入力信号Ｖｉｎに応じた電流を出力する。

これにより、反転回路「ＤＬ１」７０１〜７３１は、アナログ入力信号Ｖｉｎに応じた電流で駆動され、それぞれ反転動作を行う。したがって、パルス電流は円環遅延回路を周回する。

以上のように、反転回路「ＤＬ１」（遅延ユニット）７０１〜７３１は、それぞれ４つのトランジスタ（ＭＯＳ）による同じ構成を有する。同じ構成を有するため、各反転回路「ＤＬ１」の成形ばらつきが少なくなり、各反転回路「ＤＬ１」の反転動作時間（パルス電流の伝播遅延時間）が統一されるので、第２の実施形態よりも、Ａ／Ｄ変換精度が向上する。

また、円環遅延回路の各遅延ユニットに電流制御素子（電流源）がそれぞれ１つずつ接続された場合と比較して、パルス走行回路を構成する素子の数が少ないので、回路規模を小さくすることができる。

また、各反転回路「ＤＬ１」の貫通電流が制限されるので、パルス電流が乱れず、Ａ／Ｄ変換回路は、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

[第５の実施形態]
本発明を実施するための第５の実施形態について説明する。第５の実施形態では、反転回路「ＤＬ１」（遅延ユニット）が偶数個である点が、第４の実施形態と異なる。さらに、パルス走行回路は、フィードフォワード回路と、反転回路「ＤＬ１」が追加される点が、第４の実施形態と異なる。以下では、第４の実施形態との相違点についてのみ説明する。

図９には、本発明の第５の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路が示されている。パルス走行回路１１７は、円環遅延回路と、スイッチ７１〜スイッチ７４（電流制御素子、電流源）を備える。円環遅延回路は、フィードフォワード回路２７と、偶数個の遅延ユニット「ＤＬ１」（反転回路「ＤＬ１」７０１〜７３２）を備える。これらの遅延ユニット「ＤＬ１」は、円環状に連結される。図９には、一例として、３２個の遅延ユニット「ＤＬ１」が示されている。

フィードフォワード回路２７は、円環遅延回路を周回するパルス電流が反転回路「ＤＬ１」７０８から入力されることで、ハイレベル又はローレベルの電圧を反転回路「ＤＬ１」７１２に出力する。

図１０（Ａ）には、フィードフォワード回路２７の構成例が示されている。フィードフォワード回路２７は、スイッチ３１〜３４を備える。フィードフォワード回路２７には、反転回路「ＤＬ１」７０８から出力されたパルス電流「ｉｎ」が入力され、フィードフォワード回路２７は、パルス電流「ｉｎ」に応じて、スイッチ３１〜３４を制御する。

第１出力端子３５には、スイッチ３１を介して電源電圧と、スイッチ３２を介して接地電圧と、反転回路「ＤＬ１」７１２の第２入力端子が接続される。さらに、第２出力端子３６には、スイッチ３３を介して電源電圧と、スイッチ３４を介して接地電圧と、反転回路「ＤＬ１」７１２の第３入力端子が接続される。

図１０（Ｂ）には、フィードフォワード回路２７の各スイッチの動作例が示されている。ここで、パルス電流の入力端子「ｉｎ」は、反転回路「ＤＬ１」７０８の出力端子に接続されている。パルス電流の入力端子「ｉｎ」がローレベルである場合、フィードフォワード回路２７は、スイッチ３１を無効（ＯＦＦ）、スイッチ３２を有効（ＯＮ）、スイッチ３３を無効（ＯＦＦ）、スイッチ３４を有効（ＯＮ）に、それぞれ設定する。これにより、第１出力端子３５（反転回路「ＤＬ１」７１２の第２入力端子）は、接地電圧となる。また第２出力端子３６（反転回路「ＤＬ１」７１２の第３入力端子）は、接地電圧となる。

一方、パルス電流の入力端子「ｉｎ」がハイレベルの場合、フィードフォワード回路２７は、スイッチ３１を有効（ＯＮ）、スイッチ３２を無効（ＯＦＦ）、スイッチ３３を有効（ＯＮ）、スイッチ３４を無効（ＯＦＦ）に、それぞれ設定する。これにより、第１出力端子３５（反転回路「ＤＬ１」７１２の第２入力端子）は、電源電圧となる。また、第２出力端子３６には、アナログ入力信号Ｖｉｎが入力され、入力されたアナログ入力信号Ｖｉｎは、反転回路「ＤＬ１」７１２の第３入力端子に出力される。

図９において、反転回路「ＤＬ１」７０８がパルス電流を出力し、そのパルス電流がフィードフォワード回路２７を介して反転回路「ＤＬ１」７１２に入力される。したがって、反転回路「ＤＬ１」（遅延ユニット）が偶数個であっても、各反転回路「ＤＬ１」の出力がハイレベル又はローレベルのいずれかに固定されることがないので、パルス電流は、円環遅延回路を走行する。

以上のように、フィードフォワード回路２７を円環遅延回路に備えれば、「パルス電流の走行位置」を偶数個得ることができるので、Ａ／Ｄ変換された値は、２進数で処理されるデジタル処理に好適となる。

また、反転回路「ＤＬ１」（遅延ユニット）７０１〜７３２は、それぞれ４つのトランジスタ（ＭＯＳ）による同じ構成を有する。同じ構成を有するため、各反転回路「ＤＬ１」の成形ばらつきが少なくなり、各反転回路「ＤＬ１」の反転動作時間（パルス電流の伝播遅延時間）が統一されるので、第２の実施形態よりも、Ａ／Ｄ変換精度が向上する。

[第６の実施形態]
本発明を実施するための第６の実施形態について説明する。第６の実施形態では、反転回路（遅延ユニット）の構成が異なる点のみが、第４の実施形態と異なる。以下では、第４の実施形態との相違点についてのみ説明する。

図１１には、本発明の第６の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路が示されている。パルス走行回路１８は、円環遅延回路と、スイッチ９１〜スイッチ９４（電流制御素子、電流源）を備える。円環遅延回路は、３１個（３以上の奇数個）の遅延ユニット「ＤＬ２」（反転回路「ＤＬ２」８０１〜８３１）を備える。反転回路「ＤＬ２」８０１〜８３１は、第２の実施形態（図３）のＮＡＮＤ型反転回路１０１と、ＮＯＴ型反転回路１０２〜１３１に相当し、円環状に連結される。図１１には、一例として、３１個の遅延ユニット「ＤＬ２」が示されている。

反転回路「ＤＬ２」８０１の第１入力端子９５には、反転回路「ＤＬ２」８３１の出力端子が接続される。また、反転回路「ＤＬ２」８０１の第２入力端子９６には、スイッチ９４を介して電源電圧と、スイッチ９２を介して接地電圧が接続される。また、反転回路「ＤＬ２」８０１の第３入力端子９７には、スイッチ９３を介して電源電圧と、スイッチ９１を介してアナログ入力信号Ｖｉｎが接続される。また、反転回路「ＤＬ２」８０１の電源端子には、電源電圧が接続される。また、反転回路「ＤＬ２」８０１の接地端子には、接地電圧が接続される。

反転回路「ＤＬ２」８０２の第１入力端子には、前段の反転回路「ＤＬ２」８０１の出力端子９８が接続される。また、反転回路「ＤＬ２」８０２の第２入力端子には、接地電圧が接続される。また、反転回路「ＤＬ２」８０２の第３入力端子には、電源電圧が接続される。また、反転回路「ＤＬ２」８０２の電源端子には、電源電圧が接続される。また、反転回路「ＤＬ２」８０２の接地端子には、接地電圧が接続される。反転回路「ＤＬ２」８０１〜８３１は、それぞれが同じ構成を有する。

図１２には、パルス走行回路１８のスイッチ９１〜９４と、反転回路「ＤＬ２」８０１の構成例が示されている。反転回路「ＤＬ２」８０１は、４つのトランジスタ（ＰＭＯＳ素子５０、ＰＭＯＳ素子５１、ＮＭＯＳ素子５２、ＮＭＯＳ素子５３）を備える。ＰＭＯＳ素子５０及び５１は、電源電圧と出力端子９８の間に、直列に接続される。また、ＮＭＯＳ素子５２及び５３は、接地電圧と出力端子９８との間に、並列に接続される。

また、ＰＭＯＳ素子５０とＮＭＯＳ素子５２のゲート端子には、反転回路「ＤＬ２」８０１の第１入力端子９５が接続される。また、ＮＭＯＳ素子５２のゲート端子には、反転回路「ＤＬ２」８０１の第２入力端子９６が接続される。また、ＰＭＯＳ素子５１のゲート端子には、反転回路「ＤＬ２」８０１の第３入力端子９７が接続される。

次に、スイッチ９１〜９４の動作例を説明する。
スイッチ９１〜９４は、パルス信号（ＳｔａｒｔＰ）に応じて、制御部（不図示）により制御される。

まず、アナログ入力信号ＶｉｎをＡ／Ｄ変換していない非変換動作期間（パルス信号がローレベル（Ｌ）の期間）において、制御部（不図示）は、スイッチ９１及び９２を無効（ＯＦＦ）に設定し、スイッチ９３と９４を有効（ＯＮ）に設定する。これにより、反転回路「ＤＬ２」８０１の第２入力端子９６が電源電圧に接続されるので、ＰＭＯＳ素子５１は無効となる。また、第３入力端子９７が電源電圧に接続されるので、ＮＭＯＳ素子５３は有効となる。

これにより、反転回路「ＤＬ２」８０１の出力端子９８は、ローレベルとなる。また、反転回路「ＤＬ２」８０２〜８３１のそれぞれの出力端子は、各反転回路の反転動作によって、ハイレベル又はローレベルのいずれかに固定される。したがって、パルス電流は円環遅延回路を周回しない。

次に、アナログ入力信号ＶｉｎをＡ／Ｄ変換する変換動作期間（パルス信号がハイレベル（Ｈ）の期間）において、制御部（不図示）は、スイッチ９１及び９２を有効（ＯＮ）に設定し、スイッチ９３及び９４を無効（ＯＦＦ）に設定する。反転回路「ＤＬ２」８０１の第２入力端子９６が接地電圧に接続されるので、ＮＭＯＳ素子５３は無効となる。また、ＰＭＯＳ素子５１は、アナログ入力信号Ｖｉｎに応じた電流を出力する。

これにより、反転回路「ＤＬ２」８０１〜８３１は、アナログ入力信号Ｖｉｎに応じた電流で駆動され、それぞれ反転動作を行う。したがって、パルス電流は円環遅延回路を周回する。

以上のように、反転回路「ＤＬ２」（遅延ユニット）８０１〜８３１は、それぞれ４つのトランジスタ（ＭＯＳ）による同じ構成を有する。同じ構成を有するため、各反転回路「ＤＬ２」の成形ばらつきが少なくなり、各反転回路「ＤＬ２」の反転動作時間（パルス電流の伝播遅延時間）が統一されるので、第２の実施形態よりも、Ａ／Ｄ変換精度が向上する。

また、各反転回路「ＤＬ２」の貫通電流が制限されるので、パルス電流が乱れず、Ａ／Ｄ変換回路は、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

[第７の実施形態]
本発明を実施するための第７の実施形態について説明する。第７の実施形態では、反転回路「ＤＬ１」（遅延ユニット）が偶数個である点が、第５の実施形態と異なる。さらに、フィードフォワード回路と反転回路「ＤＬ２」が、パルス走行回路に追加される点も、第５の実施形態と異なる。以下では、第５の実施形態との相違点についてのみ説明する。

図１３には、本発明の第７の実施形態におけるアナログデジタル（Ａ／Ｄ）変換回路のパルス走行回路が示されている。パルス走行回路１１８は、円環遅延回路と、スイッチ９１〜スイッチ９４（電流制御素子、電流源）を備える。円環遅延回路は、フィードフォワード回路２８と、３２個（偶数個）の遅延ユニット「ＤＬ２」（反転回路「ＤＬ２」８０１〜８３２）を備える。これらの遅延ユニット「ＤＬ２」は、円環状に連結される。図１３には、一例として、３２個の遅延ユニット「ＤＬ２」が示されている。

フィードフォワード回路２８は、円環遅延回路を周回するパルス電流が反転回路「ＤＬ２」８０８から入力されることで、ハイレベル又はローレベルのパルス電流を反転回路「ＤＬ２」８１２に出力する。

図１４（Ａ）には、フィードフォワード回路２８の構成例が示されている。フィードフォワード回路２８は、スイッチ４１〜４４を備える。フィードフォワード回路２８には、反転回路「ＤＬ２」８０８から出力されたパルス電流「ｉｎ」が入力され、フィードフォワード回路２８は、パルス電流「ｉｎ」に応じて、スイッチ４１〜４４を制御する。

第１出力端子４５には、スイッチ４１を介して電源電圧と、スイッチ４２を介して接地電圧と、反転回路「ＤＬ２」８１２の第２入力端子が接続される。さらに、第２出力端子４６には、スイッチ４３を介して電源電圧と、スイッチ４４を介して接地電圧と、反転回路「ＤＬ２」８１２の第３入力端子が接続される。

図１４（Ｂ）には、フィードフォワード回路２８の各スイッチの動作例が示されている。パルス電流の入力端子「ｉｎ」は、反転回路「ＤＬ２」８０８の出力端子に接続されている。パルス電流の入力端子「ｉｎ」がローレベルの場合、フィードフォワード回路２８は、スイッチ４１を有効（ＯＮ）、スイッチ４２を無効（ＯＦＦ）、スイッチ４３を有効（ＯＮ）、スイッチ４４を無効（ＯＦＦ）に、それぞれ設定する。これにより、第１出力端子４５（反転回路「ＤＬ２」８１２の第２入力端子）は、電源電圧となる。また、第２出力端子４６には、アナログ入力信号Ｖｉｎが入力され、入力されたアナログ入力信号Ｖｉｎは、反転回路「ＤＬ２」８１２の第３入力端子に出力される。

図１３において、反転回路「ＤＬ２」８０８がパルス電流を出力し、そのパルス電流がフィードフォワード回路２８を介して反転回路「ＤＬ２」８１２に入力される。したがって、円環遅延回路の反転回路「ＤＬ２」（遅延ユニット）が偶数個であっても、各反転回路「ＤＬ２」の出力がハイレベル又はローレベルのいずれかに固定されることがないので、パルス電流は、円環遅延回路を走行することができる。

以上のように、フィードフォワード回路２８を円環遅延回路に備えれば、「パルス電流の走行位置」を反転回路「ＤＬ２」から偶数個得ることができるので、Ａ／Ｄ変換された値は、２進数で処理されるデジタル処理に好適となる。

また、反転回路「ＤＬ２」（遅延ユニット）８０１〜８３２は、それぞれが４つのトランジスタ（ＭＯＳ）による同じ構成を有する。同じ構成を有するため、各反転回路「ＤＬ２」の成形ばらつきが少なくなり、各反転回路「ＤＬ２」の反転動作時間（パルス電流の伝播遅延時間）が統一されるので、第２の実施形態よりも、Ａ／Ｄ変換精度が向上する。

また、円環遅延回路の各反転回路「ＤＬ２」に電流制御素子（電流源）がそれぞれ１つずつ接続された場合と比較して、パルス走行回路を構成する素子の数が少ないので、回路規模を小さくすることができる。

以上、本発明の実施の形態により、パルス遅延型Ａ／Ｄ変換回路の電流源が、複数の遅延ユニットのうちから選択された複数の遅延ユニットに、入力されたアナログ信号に応じた電流を出力するので、パルス遅延型Ａ／Ｄ変換回路は、回路規模を大きくすることなく、「電流−遅延時間」特性に基づいて、精度よくＡ／Ｄ変換することができる。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

例えば、Ａ／Ｄ変換回路は、複数のパルス走行回路を備え、これらを周回するそれぞれのパルス電流の周回数を平均してもよい。また、Ａ／Ｄ変換回路は、パルス電流の周回数の時間平均を算出してもよい。

また例えば、各反転回路の電源端子及び接地端子の両方に、電流制御素子（電流源）を接続してもよい。

また例えば、アナログ入力信号Ｖｉｎは、例えば、撮像装置（不図示）の画素（不図示）から出力された電圧であってもよい。

また例えば、電流制御素子（電流源）は、カラムＴＡＤイメージャの各カラムに１つずつ備えられてもよい。この場合、各カラムのＡ／Ｄ変換結果のばらつきを、カラムごとに補正することが可能となる。

本発明は、アナログ信号（画素信号等）をデジタル信号に変換するアナログデジタル変換回路を備えた撮像装置に好適である。

１１〜１３…パルス走行回路１７…パルス走行回路１９…パルス走行回路１１７及び１１８…パルス走行回路５１…ＰＭＯＳ素子８１…ＮＭＯＳ素子１０１…ＮＡＮＤ型反転回路１０２〜１３１…ＮＯＴ型反転回路１５０…ＰＭＯＳ素子２０１〜２３１…ＮＡＮＤ型反転回路２５０…ＮＭＯＳ素子３０１〜３３１…ＮＯＲ型反転回路３５０…ＰＭＯＳ素子７０１〜７３２…反転回路「ＤＬ１」８０１〜８３２…反転回路「ＤＬ２」４５１〜４８１…ＰＭＯＳ素子５５１〜５８１…ＮＭＯＳ素子６５１〜６８１…ＰＭＯＳ素子

Claims

入力されたパルス電流を遅延させる円環状に連結された複数の遅延ユニットを有する円環遅延回路と、
前記複数の遅延ユニットのうちから選択された複数の遅延ユニットに、入力されたアナログ信号に応じた電流を出力する電流源と、
前記円環遅延回路を周回する前記パルス電流の所定時間あたりの周回数に応じたデジタル信号を生成するデジタル信号生成部と、
を備え、
前記電流源は、互いに隣り合わない複数の前記遅延ユニットを選択し、選択された前記複数の遅延ユニットに前記電流を出力することを特徴とするアナログデジタル変換回路。
１つの前記遅延ユニットと、１つの前記電流源と、を合わせた遅延回路を４つのトランジスタで構成し、複数の前記遅延回路を前記円環遅延回路に備えることを特徴とする請求項１に記載のアナログデジタル変換回路。