JP2010183176A - A/d変換装置、固体撮像装置、および固体撮像システム - Google Patents
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Abstract
【課題】パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの精度劣化を防ぎ、アナログ・デジタル変換したデジタルデータの精度を向上させることができるA/D変換装置およびA/D変換装置を具備した固体撮像装置、固体撮像システムを提供する。
【解決手段】アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、遅延ユニットからの出力信号に基づいて、パルス信号が遅延ユニットを通過した段数に応じたデータを出力するパルス通過段数検出回路と、通過した段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの反転信号と非反転信号とが入力され、遅延時間を持った反転信号と非反転信号とを出力する。
【選択図】図1
【解決手段】アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、遅延ユニットからの出力信号に基づいて、パルス信号が遅延ユニットを通過した段数に応じたデータを出力するパルス通過段数検出回路と、通過した段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの反転信号と非反転信号とが入力され、遅延時間を持った反転信号と非反転信号とを出力する。
【選択図】図1
Description
本発明は、A/D変換装置およびA/D変換装置を具備した固体撮像装置、固体撮像システムに関する。
従来、アナログ入力電圧の大きさに応じた遅延時間でパルス信号を遅延させるパルス走行回路を用いてアナログ入力電圧をデジタル値に変換するA/D変換装置として、図16に示す構成のものが知られている(非特許文献1参照)。
図16は、従来のA/D変換装置の概略構成を示すブロック図である。図16において、A/D変換装置500は、パルス走行回路510、カウンタ520、ラッチ530、ラッチ&エンコーダ540から構成される。
また、パルス走行回路510は、一方の入力端子にパルス信号StartPが入力され、他方の入力端子に最終段の遅延ユニットの出力信号が入力される否定論理積ゲート(NAND)からなる遅延ユニットDU1と、前段の遅延ユニットの出力信号が入力される論理否定ゲート(INV)からなる複数の遅延ユニットDU2がリング状に接続されている。
また、この各遅延ユニットの電源電圧として、アナログ・デジタル変換の対象となるアナログ入力信号(電圧)Vinが供給されており、このパルス走行回路510にパルス信号StartPを入力されると、パルス信号StartPは各遅延ユニットDUを上記電源電圧に応じた遅延時間をもって順次通過し、パルス走行回路510内を周回する。このことにより、パルス信号StartPが通過する遅延ユニットDUの段数は、電源電圧として供給されたアナログ入力信号Vinの大きさに応じた遅延ユニットの遅延時間によって決まる。
また、パルス走行回路510は、一方の入力端子にパルス信号StartPが入力され、他方の入力端子に最終段の遅延ユニットの出力信号が入力される否定論理積ゲート(NAND)からなる遅延ユニットDU1と、前段の遅延ユニットの出力信号が入力される論理否定ゲート(INV)からなる複数の遅延ユニットDU2がリング状に接続されている。
また、この各遅延ユニットの電源電圧として、アナログ・デジタル変換の対象となるアナログ入力信号(電圧)Vinが供給されており、このパルス走行回路510にパルス信号StartPを入力されると、パルス信号StartPは各遅延ユニットDUを上記電源電圧に応じた遅延時間をもって順次通過し、パルス走行回路510内を周回する。このことにより、パルス信号StartPが通過する遅延ユニットDUの段数は、電源電圧として供給されたアナログ入力信号Vinの大きさに応じた遅延ユニットの遅延時間によって決まる。
カウンタ520は、遅延ユニットDU2の最終段の出力信号OUTnが入力され、この最終段の遅延ユニットDU2の出力信号OUTnが変化する回数、すなわち、パルス信号StartPがパルス走行回路510を周回した周回数を計測する。
ラッチ530は、サンプリングクロック信号CKsが入力されると、カウンタ520が計測したカウント値を保持して、保持したカウント値をデジタルデータaとして出力する。
ラッチ&エンコーダ540は、パルス走行回路510内の各遅延ユニットDUの出力信号(OUT1,OUT2,OUT3,・・・,OUTn)が入力され、サンプリングクロック信号CKsが入力されると、パルス走行回路510内の各遅延ユニットの出力信号OUTを保持し、保持した結果からパルス信号StartPが通過した遅延ユニットDUの段数に応じた値をデジタルデータbとして出力する。
ラッチ530は、サンプリングクロック信号CKsが入力されると、カウンタ520が計測したカウント値を保持して、保持したカウント値をデジタルデータaとして出力する。
ラッチ&エンコーダ540は、パルス走行回路510内の各遅延ユニットDUの出力信号(OUT1,OUT2,OUT3,・・・,OUTn)が入力され、サンプリングクロック信号CKsが入力されると、パルス走行回路510内の各遅延ユニットの出力信号OUTを保持し、保持した結果からパルス信号StartPが通過した遅延ユニットDUの段数に応じた値をデジタルデータbとして出力する。
A/D変換装置500は、ラッチ530から出力されるデジタルデータaを、A/D変換装置500がアナログ・デジタル変換したデジタルデータDTの上位ビットとし、ラッチ&エンコーダ540から出力されるデジタルデータbを、A/D変換装置500がアナログ・デジタル変換したデジタルデータDTの下位ビットとして出力する。
次に、A/D変換装置500におけるアナログ・デジタル変換の方法について説明する。図17は、パルス走行回路510の電源電圧として供給されるアナログ入力信号Vinと、パルス走行回路510内の各遅延ユニットDUの遅延時間の関係の例を示したグラフである。図17において、アナログ入力信号Vinの電圧が低い場合は、遅延ユニットDUの遅延時間が大きく、アナログ入力信号Vinの電圧が高い場合は、遅延ユニットDUの遅延時間が小さくなる。
このことによって、アナログ入力信号Vinの大きさに応じて、パルス信号StartPがパルス走行回路510内の遅延ユニットDUを通過する通過段数(および周回数)が異なる。このパルス信号StartPがパルス走行回路510内の遅延ユニットDUを通過する通過段数(および周回数)が、A/D変換装置500がアナログ・デジタル変換したデジタルデータDTとなる。
次に、A/D変換装置500においてデジタルデータDTを出力する際のサンプリング周期について説明する。図18は、サンプリングクロック信号CKsとデジタルデータDTの関係の例を示したタイミングチャートである。ラッチ530およびラッチ&エンコーダ540は、図18に示すように、サンプリング周期を示すサンプリングクロック信号CKsの周期毎にパルス信号StartPがパルス走行回路510内の遅延ユニットDUを通過する通過段数(および周回数)を保持し、保持した結果をA/D変換装置500がアナログ・デジタル変換したデジタルデータDTとして出力する。
図18に示すタイミングチャートの例では、A/D変換装置500は、サンプリング周期CK1においてデジタルデータDT1を出力し、サンプリング周期CK2においてデジタルデータDT2を出力し、サンプリング周期CK3においてデジタルデータDT3を出力している。
図18に示すタイミングチャートの例では、A/D変換装置500は、サンプリング周期CK1においてデジタルデータDT1を出力し、サンプリング周期CK2においてデジタルデータDT2を出力し、サンプリング周期CK3においてデジタルデータDT3を出力している。
このように、A/D変換装置500は、アナログ入力信号Vinの大きさに応じたデジタルデータDTを、サンプリングクロック信号CKsの周期で出力する。
"An All−Digital Analog−to−Digital Converter With 12−μV/LSB Using Moving−Average Filtering",IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.38,NO.1,JANUARY 2003
しかしながら、非特許文献1に示すような従来のA/D変換装置では、パルス走行回路510内の遅延ユニットDUが、NANDゲートである遅延ユニットDU1とINVゲートである遅延ユニットDU1との組み合わせで構成されている。
このため、パルス信号StartPがパルス走行回路510を周回する際に、遅延ユニットDU1の遅延時間と遅延ユニットDU2の遅延時間とに差が生じ、アナログ・デジタル変換時の精度が劣化するという問題がある。すなわち、遅延ユニットDU1を構成するNANDゲートと、遅延ユニットDU2を構成するINVゲートとに固有の遅延時間の差によって、特に、各遅延ユニットDUの出力信号をラッチ&エンコーダ540が処理することによって出力されるデジタルデータDTの下位ビットの精度が劣化する。
このため、パルス信号StartPがパルス走行回路510を周回する際に、遅延ユニットDU1の遅延時間と遅延ユニットDU2の遅延時間とに差が生じ、アナログ・デジタル変換時の精度が劣化するという問題がある。すなわち、遅延ユニットDU1を構成するNANDゲートと、遅延ユニットDU2を構成するINVゲートとに固有の遅延時間の差によって、特に、各遅延ユニットDUの出力信号をラッチ&エンコーダ540が処理することによって出力されるデジタルデータDTの下位ビットの精度が劣化する。
本発明は、上記の課題認識に基づいてなされたものであり、パルス信号をアナログ入力信号の大きさに応じた遅延時間で周回させ、パルス信号の周回数に応じたデジタル値を出力するA/D変換装置において、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの精度劣化を防ぐことができるA/D変換装置およびA/D変換装置を具備した固体撮像装置、固体撮像システムを提供することを目的としている。
また、さらに、パルス信号がパルス走行回路内の遅延ユニットを通過した段数に応じて出力される遅延ユニットの出力信号を複数検出することによって、アナログ・デジタル変換したデジタルデータの精度を向上させることができるA/D変換装置およびA/D変換装置を具備した固体撮像装置、固体撮像システムを提供することを目的としている。
また、さらに、パルス信号がパルス走行回路内の遅延ユニットを通過した段数に応じて出力される遅延ユニットの出力信号を複数検出することによって、アナログ・デジタル変換したデジタルデータの精度を向上させることができるA/D変換装置およびA/D変換装置を具備した固体撮像装置、固体撮像システムを提供することを目的としている。
上記の課題を解決するため、本発明のA/D変換装置は、アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、前記遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、ことを特徴とする。
また、本発明の前記遅延ユニットは、前記パルス信号の反転信号と非反転信号とが180°とは異なる位相差を持った遅延時間に差のある信号を出力する、ことを特徴とする。
また、本発明の前記遅延ユニットは、ゲート端子に前段の遅延ユニットが出力した前記パルス信号の非反転信号が入力される第1のトランジスタと、ゲート端子に前段の遅延ユニットが出力した前記パルス信号の反転信号が入力される第2のトランジスタと、ゲート端子に前記第2のトランジスタのドレイン出力が入力される第3のトランジスタと、ゲート端子に前記第1のトランジスタのドレイン出力が入力される第4のトランジスタと、を備え、前記第1のトランジスタのドレイン出力と前記第3のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力し、前記第2のトランジスタのドレイン出力と前記第4のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の非反転信号として出力する、ことを特徴とする。
また、本発明の前記遅延ユニットの初段の遅延ユニットは、更に、ゲート端子に前記パルス信号が入力される第5のトランジスタを備え、前記第1のトランジスタのドレイン出力と、前記第3のトランジスタのドレイン出力と、前記第5のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力する、ことを特徴とする。
また、本発明の固体撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイの読み出しによって出力される前記画素信号が示す前記光電変換素子への入射光量に応じたアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、を備え、前記遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、ことを特徴とする。
また、本発明の固体撮像システムは、光電変換素子を有し、該光電変換素子への入射光量に応じたアナログ画素信号を出力する固体撮像装置と、前記固体撮像装置の読み出しによって出力される前記アナログ画素信号のアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、前記デジタルデータ出力部から出力されたデジタル信号を処理する画像処理回路と、を備え、前記遅延ユニットは、全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、ことを特徴とする。
本発明によれば、パルス走行回路内の遅延ユニットを全差動型遅延回路で構成することによって、遅延時間の差をなくすことができるので、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの精度劣化を防ぐことができるという効果が得られる。
また、遅延ユニットを全差動型遅延回路で構成することによって、パルス信号がパルス走行回路内の遅延ユニットを通過した段数に応じて出力される遅延ユニットの出力信号を複数検出することができるので、アナログ・デジタル変換したデジタルデータの精度を向上させることができるという効果が得られる。
また、遅延ユニットを全差動型遅延回路で構成することによって、パルス信号がパルス走行回路内の遅延ユニットを通過した段数に応じて出力される遅延ユニットの出力信号を複数検出することができるので、アナログ・デジタル変換したデジタルデータの精度を向上させることができるという効果が得られる。
<第1実施形態>
以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態によるA/D変換装置の概略構成を示すブロック図である。図1において、A/D変換装置100は、パルス走行回路110、カウンタ120、ラッチ130、ラッチ&エンコーダ140から構成される。
以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態によるA/D変換装置の概略構成を示すブロック図である。図1において、A/D変換装置100は、パルス走行回路110、カウンタ120、ラッチ130、ラッチ&エンコーダ140から構成される。
パルス走行回路110は、電源電圧に応じた遅延量を持った複数段の全差動型遅延回路(以下、「遅延ユニット」という)をリング状に接続してパルス信号StartPを周回させるリングディレイライン(RDL)である。
初段の遅延ユニットDE1は、一つの入力端子にパルス信号StartPを入力し、他の2つの差動入力端子に最終段の遅延ユニットDEnからの出力信号が入力される。遅延ユニットDE1は、パルス信号StartPが入力されてパルス走行回路110が動作しているときは常に、それぞれの差動入力端子に入力された最終段の遅延ユニットDEnの出力信号の反転信号を出力する。
また、2段目の遅延ユニットDE2から最終段の遅延ユニットDEnは、差動入力端子前段の遅延ユニットDEからの出力信号が入力され、パルス走行回路110が動作しているときは常に、それぞれの差動入力端子に入力された前段の遅延ユニットDEの出力信号の反転信号を出力する。
初段の遅延ユニットDE1は、一つの入力端子にパルス信号StartPを入力し、他の2つの差動入力端子に最終段の遅延ユニットDEnからの出力信号が入力される。遅延ユニットDE1は、パルス信号StartPが入力されてパルス走行回路110が動作しているときは常に、それぞれの差動入力端子に入力された最終段の遅延ユニットDEnの出力信号の反転信号を出力する。
また、2段目の遅延ユニットDE2から最終段の遅延ユニットDEnは、差動入力端子前段の遅延ユニットDEからの出力信号が入力され、パルス走行回路110が動作しているときは常に、それぞれの差動入力端子に入力された前段の遅延ユニットDEの出力信号の反転信号を出力する。
遅延ユニットDE1,DE2,DE3,・・・,DEn(以下、遅延ユニットのいずれか1個を示す場合は、「遅延ユニットDE」という)には、電源電圧としてアナログ・デジタル変換の対象となるアナログ入力信号(電圧)Vin(以下、「アナログ入力電圧Vin」という)が印加され、各遅延ユニットDEは、それぞれ前段の遅延ユニットDEから入力されたパルス信号StartPを当該電源電圧(アナログ入力電圧Vin)の電圧レベルと、基準電圧とのレベル差に応じた遅延時間をもって次段の遅延ユニットDEに出力する。リング状に接続された各遅延ユニットDEが同様に動作し、パルス信号StartPが前段から後段の遅延ユニットDEへ順次伝達されることにより、パルス信号StartPがパルス走行回路110内を周回する。
パルス信号StartPがパルス走行回路110内を周回する過程を具体的に説明すると次の通りである。
パルス信号StartPが入力されていない時(パルス信号StartPが“High”レベルの時)、初段の遅延ユニットDE1は、正の入力端子、および負の入力端子の入力状態によらず、電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって、負の出力端子が“Low”レベル、正の出力端子が“High”レベルに固定される。
また、2段目の遅延ユニットDE2は、負の入力端子に前段の遅延ユニットDE1の正の出力端子からの“High”レベルが入力されることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の出力端子が“Low”レベル、負の出力端子が“High”レベルに固定される。
また、3段目の遅延ユニットDE3は、正の入力端子に前段の遅延ユニットDE2の負の出力端子からの“High”レベルが入力されることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“Low”レベル、正の出力端子が“High”レベルに固定される。
また、最終段の遅延ユニットDEnは、負の入力端子に前段の遅延ユニットDEの正の出力端子からの“High”レベルが入力されることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の出力端子が“Low”レベル、負の出力端子が“High”レベルに固定される。
このことによって、パルス信号StartPが入力されていない時は、各遅延ユニットDEの出力端子の出力値が固定され、パルス信号StartPのパルス走行回路110内の周回が停止する。
パルス信号StartPが入力されていない時(パルス信号StartPが“High”レベルの時)、初段の遅延ユニットDE1は、正の入力端子、および負の入力端子の入力状態によらず、電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって、負の出力端子が“Low”レベル、正の出力端子が“High”レベルに固定される。
また、2段目の遅延ユニットDE2は、負の入力端子に前段の遅延ユニットDE1の正の出力端子からの“High”レベルが入力されることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の出力端子が“Low”レベル、負の出力端子が“High”レベルに固定される。
また、3段目の遅延ユニットDE3は、正の入力端子に前段の遅延ユニットDE2の負の出力端子からの“High”レベルが入力されることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“Low”レベル、正の出力端子が“High”レベルに固定される。
また、最終段の遅延ユニットDEnは、負の入力端子に前段の遅延ユニットDEの正の出力端子からの“High”レベルが入力されることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の出力端子が“Low”レベル、負の出力端子が“High”レベルに固定される。
このことによって、パルス信号StartPが入力されていない時は、各遅延ユニットDEの出力端子の出力値が固定され、パルス信号StartPのパルス走行回路110内の周回が停止する。
パルス信号StartPが入力される(パルス信号StartPが“Low”レベルになる)と、パルス信号StartPの入力による出力端子の固定、すなわち、パルス走行回路110内の周回の停止が解除される。
パルス走行回路110内の周回の停止が解除されると、まず、初段の遅延ユニットDE1は、負の入力端子に入力されている最終段の遅延ユニットDEnの負の出力端子からの“High”レベルによって、電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって、正の出力端子が“High”レベルから“Low”レベルに、負の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、2段目の遅延ユニットDE2は、正の入力端子に接続されている前段の遅延ユニットDE1の負の出力端子が“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“High”レベルから“Low”レベル、正の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、3段目の遅延ユニットDE3は、負の入力端子に接続されている前段の遅延ユニットDE2の正の出力端子が“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の出力端子が“High”レベルから“Low”レベル、負の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、最終段の遅延ユニットDEnは、正の入力端子に接続されている前段の遅延ユニットDEの負の出力端子が“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“High”レベルから“Low”レベル、正の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、初段の遅延ユニットDE1は、正の入力端子に入力されている最終段の遅延ユニットDEnの正の出力端子からの“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“High”レベルから“Low”レベル、正の出力端子が“Low”レベルから“High”レベルに切り替わる。
以降、同様に各遅延ユニットDEは、パルス信号StartPが入力されている間、前段の遅延ユニットDEの出力レベルの切り替わりに伴って、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果として、パルス信号StartPがパルス走行回路110内を周回し続ける。
パルス走行回路110内の周回の停止が解除されると、まず、初段の遅延ユニットDE1は、負の入力端子に入力されている最終段の遅延ユニットDEnの負の出力端子からの“High”レベルによって、電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって、正の出力端子が“High”レベルから“Low”レベルに、負の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、2段目の遅延ユニットDE2は、正の入力端子に接続されている前段の遅延ユニットDE1の負の出力端子が“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“High”レベルから“Low”レベル、正の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、3段目の遅延ユニットDE3は、負の入力端子に接続されている前段の遅延ユニットDE2の正の出力端子が“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の出力端子が“High”レベルから“Low”レベル、負の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、最終段の遅延ユニットDEnは、正の入力端子に接続されている前段の遅延ユニットDEの負の出力端子が“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“High”レベルから“Low”レベル、正の出力端子が“Low”レベルから“High”レベルに切り替わる。
続いて、初段の遅延ユニットDE1は、正の入力端子に入力されている最終段の遅延ユニットDEnの正の出力端子からの“High”レベルに切り替わることによって、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、負の出力端子が“High”レベルから“Low”レベル、正の出力端子が“Low”レベルから“High”レベルに切り替わる。
以降、同様に各遅延ユニットDEは、パルス信号StartPが入力されている間、前段の遅延ユニットDEの出力レベルの切り替わりに伴って、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果として、パルス信号StartPがパルス走行回路110内を周回し続ける。
各遅延ユニットDEの入力端子のレベルが切り替わってから出力端子のレベルが切り替わるまでの遅延時間は、各遅延ユニットDEの電源電圧であるアナログ入力電圧Vinに応じた遅延時間であるため、ある所定の時間内にパルス走行回路110内を周回するパルス信号StartPが通過する遅延ユニットDEの段数は、アナログ入力電圧Vinに依存することとなる。
カウンタ120は、最終段の遅延ユニットDEnの正の出力端子から出力される出力信号を監視して、この最終段の遅延ユニットDUnの正の出力端子が変化する回数、すなわち、パルス信号StartPがパルス走行回路510を周回した周回数を計測するブロックである。なお、カウンタ120の動作は、従来のA/D変換装置と同様である。
カウンタ120は、パルス走行回路110内の最終段の遅延ユニットDEnの正の出力端子から出力される出力信号が、“Low”レベルから“High”レベル、または、“High”レベルから“Low”レベルに切り替わる回数、すなわち、パルス走行回路510内のパルス信号StartPの周回数をカウントし、そのカウント値をラッチ530に出力する。
なお、図1においては、最終段の遅延ユニットDEnの正の出力端子から出力される出力信号を監視している例を示したが、最終段の遅延ユニットDEnの負の出力端子から出力される出力信号を監視する構成とすることもできる。
カウンタ120は、パルス走行回路110内の最終段の遅延ユニットDEnの正の出力端子から出力される出力信号が、“Low”レベルから“High”レベル、または、“High”レベルから“Low”レベルに切り替わる回数、すなわち、パルス走行回路510内のパルス信号StartPの周回数をカウントし、そのカウント値をラッチ530に出力する。
なお、図1においては、最終段の遅延ユニットDEnの正の出力端子から出力される出力信号を監視している例を示したが、最終段の遅延ユニットDEnの負の出力端子から出力される出力信号を監視する構成とすることもできる。
ラッチ130は、カウンタ120から入力されたカウント結果を保持するブロックである。なお、ラッチ130の動作は、従来のA/D変換装置と同様である。
ラッチ130は、カウンタ120から入力されたカウント結果をサンプリングクロック信号CKsのタイミングで保持し、保持したカウンタ120のカウント値をデジタルデータaとして出力する。
ラッチ130は、カウンタ120から入力されたカウント結果をサンプリングクロック信号CKsのタイミングで保持し、保持したカウンタ120のカウント値をデジタルデータaとして出力する。
ラッチ&エンコーダ140は、パルス信号StartPがパルス走行回路110内の各遅延ユニットDEを通過した段数を示す値を出力するブロックである。
ラッチ&エンコーダ140は、パルス走行回路110内の各遅延ユニットDEからの出力信号(正の出力端子からの出力信号、および負の出力端子からの出力信号)を、サンプリングクロック信号CKsのタイミングで保持し、保持した遅延ユニットDEの出力信号の値からパルス信号StartPが通過した遅延ユニットDEの段数を示す値をデジタルデータbとして出力する。
ラッチ&エンコーダ140は、パルス走行回路110内の各遅延ユニットDEからの出力信号(正の出力端子からの出力信号、および負の出力端子からの出力信号)を、サンプリングクロック信号CKsのタイミングで保持し、保持した遅延ユニットDEの出力信号の値からパルス信号StartPが通過した遅延ユニットDEの段数を示す値をデジタルデータbとして出力する。
A/D変換装置100は、ラッチ130から出力されるデジタルデータaを、A/D変換装置100がアナログ・デジタル変換したデジタルデータDTの上位ビットとし、ラッチ&エンコーダ140から出力されるデジタルデータbを、A/D変換装置100がアナログ・デジタル変換したデジタルデータDTの下位ビットとして出力する。
次に、パルス走行回路110の詳細な構成について説明する。図2は、本実施形態によるパルス走行回路110の構成の例を示すブロック図である。図2において、パルス走行回路110は、全差動型回路で構成された32個の遅延ユニットDEがリング状に接続されている。
初段の遅延ユニットDE1は、トリガ端子にパルス信号StartPが入力され、正の入力端子に最終段の遅延ユニットDE32の正の出力端子からの出力信号が入力され、負の入力端子に最終段の遅延ユニットDE32の負の出力端子からの出力信号が入力される。
遅延ユニットDE1は、トリガ端子に入力されたパルス信号StartPによってパルス走行回路110が起動または停止する起動用の遅延ユニットDEである。
また、遅延ユニットDE1は、トリガ端子に入力されたパルス信号StartP(“High”レベル)によって、自遅延ユニットDE1が停止しているときは、遅延ユニットDE1の電源電圧であるアナログ入力電圧Vinの電圧レベルと、基準電圧(図2においては、接地:GNDレベル)とのレベル差に応じた遅延時間をもって、負の出力端子に“Low”レベルを出力し、正の出力端子に“High”レベルを出力する。また、遅延ユニットDE1は、トリガ端子に入力されたパルス信号StartP(“Low”レベル)によって、自遅延ユニットDE1が起動しているときは、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の入力端子に入力された信号を反転して負の出力端子に出力し、負の入力端子に入力された信号を反転して正の出力端子に出力する。
遅延ユニットDE1は、トリガ端子に入力されたパルス信号StartPによってパルス走行回路110が起動または停止する起動用の遅延ユニットDEである。
また、遅延ユニットDE1は、トリガ端子に入力されたパルス信号StartP(“High”レベル)によって、自遅延ユニットDE1が停止しているときは、遅延ユニットDE1の電源電圧であるアナログ入力電圧Vinの電圧レベルと、基準電圧(図2においては、接地:GNDレベル)とのレベル差に応じた遅延時間をもって、負の出力端子に“Low”レベルを出力し、正の出力端子に“High”レベルを出力する。また、遅延ユニットDE1は、トリガ端子に入力されたパルス信号StartP(“Low”レベル)によって、自遅延ユニットDE1が起動しているときは、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の入力端子に入力された信号を反転して負の出力端子に出力し、負の入力端子に入力された信号を反転して正の出力端子に出力する。
2段目以降の遅延ユニットDEは、正の入力端子に前段の遅延ユニットDEの負の出力端子からの出力信号が入力され、負の入力端子に前段の遅延ユニットDEの正の出力端子からの出力信号が入力される。
また、遅延ユニットDEは、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の入力端子に入力された信号を反転して負の出力端子に出力し、負の入力端子に入力された信号を反転して正の出力端子に出力する。遅延ユニットDEの正の出力端子および負の出力端子からの出力信号は、ラッチ&エンコーダ140に出力される。
また、最終段の遅延ユニットDE32の正の出力端子からの出力信号は、カウンタ120にも出力される。
また、遅延ユニットDEは、アナログ入力電圧Vinの電圧レベルに応じた遅延時間をもって、正の入力端子に入力された信号を反転して負の出力端子に出力し、負の入力端子に入力された信号を反転して正の出力端子に出力する。遅延ユニットDEの正の出力端子および負の出力端子からの出力信号は、ラッチ&エンコーダ140に出力される。
また、最終段の遅延ユニットDE32の正の出力端子からの出力信号は、カウンタ120にも出力される。
なお、本実施形態においては、遅延ユニットDEが32個リング状に接続された例について説明したが、パルス走行回路110内に備える遅延ユニットDEの個数は限定されるものではなく、4個以上の偶数であれば様々な個数で構成することができる。
次に、遅延ユニットDEの構成について説明する。図3は、本実施形態による初段の遅延ユニットDE1の構成の例を示すブロック図である。図3において、遅延ユニットDE1は、NMOSトランジスタM1,M2,M5と、PMOSトランジスタM3,M4から構成される。
また、図4は、本実施形態による遅延ユニットDE2の構成の例を示すブロック図である。図4において、遅延ユニットDE2は、NMOSトランジスタM1,M2と、PMOSトランジスタM3,M4から構成される。なお、遅延ユニットDE2は、遅延ユニットDE1からNMOSトランジスタM5を削除したものと同様の構成で、同様の動作である。また、初段以外の全ての遅延ユニットDEは、図4に示した遅延ユニットDE2と同様のものである。
また、図4は、本実施形態による遅延ユニットDE2の構成の例を示すブロック図である。図4において、遅延ユニットDE2は、NMOSトランジスタM1,M2と、PMOSトランジスタM3,M4から構成される。なお、遅延ユニットDE2は、遅延ユニットDE1からNMOSトランジスタM5を削除したものと同様の構成で、同様の動作である。また、初段以外の全ての遅延ユニットDEは、図4に示した遅延ユニットDE2と同様のものである。
NMOSトランジスタM1は、ゲートが正の入力端子Vin+となり、ドレインが負の出力端子Vout−となっている。また、NMOSトランジスタM1のドレインは、PMOSトランジスタM4のゲートに接続されている。また、NMOSトランジスタM1のソースは、GNDである。
NMOSトランジスタM2は、ゲートが負の入力端子Vin−となり、ドレインが正の出力端子Vout+となっている。また、NMOSトランジスタM2のドレインは、PMOSトランジスタM3のゲートに接続されている。また、NMOSトランジスタM2のソースは、GNDである。
PMOSトランジスタM3は、ゲートにNMOSトランジスタM2のドレインが接続され、ドレインがNMOSトランジスタM1のドレインと共に負の出力端子Vout−となっている。また、PMOSトランジスタM3のソースは、この遅延ユニットDE1の電源電圧である、アナログ・デジタル変換の対象となるアナログ入力電圧Vinである。
PMOSトランジスタM4は、ゲートにNMOSトランジスタM1のドレインが接続され、ドレインがNMOSトランジスタM2のドレインと共に正の出力端子Vout+となっている。また、PMOSトランジスタM4のソースは、この遅延ユニットDE1の電源電圧である、アナログ入力電圧Vinである。
NMOSトランジスタM2は、ゲートが負の入力端子Vin−となり、ドレインが正の出力端子Vout+となっている。また、NMOSトランジスタM2のドレインは、PMOSトランジスタM3のゲートに接続されている。また、NMOSトランジスタM2のソースは、GNDである。
PMOSトランジスタM3は、ゲートにNMOSトランジスタM2のドレインが接続され、ドレインがNMOSトランジスタM1のドレインと共に負の出力端子Vout−となっている。また、PMOSトランジスタM3のソースは、この遅延ユニットDE1の電源電圧である、アナログ・デジタル変換の対象となるアナログ入力電圧Vinである。
PMOSトランジスタM4は、ゲートにNMOSトランジスタM1のドレインが接続され、ドレインがNMOSトランジスタM2のドレインと共に正の出力端子Vout+となっている。また、PMOSトランジスタM4のソースは、この遅延ユニットDE1の電源電圧である、アナログ入力電圧Vinである。
NMOSトランジスタM5は、ゲートにパルス信号StartPが接続され、ドレインがNMOSトランジスタM1のドレイン、PMOSトランジスタM3のドレインと共に負の出力端子Vout−となっている。また、NMOSトランジスタM5のドレインは、NMOSトランジスタM1のドレインと共にPMOSトランジスタM4のゲートに接続されている。また、NMOSトランジスタM5のソースは、GNDである。
次に、遅延ユニットDEの動作について説明する。図5は、本実施形態による遅延ユニットDEの入出力の遷移状態の例を示したグラフである。図5の説明にあたっては、図4に示した遅延ユニットDEの構成と関連付けて説明する。また、パルス信号StartPによって自遅延ユニットDEが停止しているときの初期状態として、負の入力端子Vin−に“Low”レベルが入力され、正の入力端子Vin+に“High”レベルが入力されており、負の出力端子Vout−が“Low”レベル、正の出力端子Vout+が“High”レベルを出力している状態から動作を開始する例について説明する。
最初に、タイミングt1で負の入力端子Vin−が“High”レベルに、正の入力端子Vin+が“Low”レベルにそれぞれ同時に反転し始めると、まず、ゲートに負の入力端子Vin−が接続されているNMOSトランジスタM2のゲート電圧が閾値aを超える時点a1(タイミングt2)で、NMOSトランジスタM2がONすることにより、正の出力端子Vout+の電圧は、PMOSトランジスタM4のON抵抗値とNMOSトランジスタM2のON抵抗値との分圧値に向かって降下を始める。
続いて、PMOSトランジスタM3のゲート電圧が閾値bを超える時点b1(タイミングt3)で、PMOSトランジスタM3がONすることにより、負の出力端子Vout−の電圧は、PMOSトランジスタM3のON抵抗値とNMOSトランジスタM1のON抵抗値との分圧値に向かって上昇を始める。
その後、正の出力端子Vout+の電圧が降下することによって、PMOSトランジスタM3のON抵抗値が下がっていくため、負の出力端子Vout−の電圧は上昇を続ける。また、負の出力端子Vout−の電圧が上昇することによって、PMOSトランジスタM4のON抵抗値が下がっていくため、正の出力端子Vout+の電圧は降下を続ける。
そして、遅延ユニットDEは、先に降下を始めた正の出力端子Vout+の電圧が、“High”レベルから“Low”レベルとなり、その後、上昇を始めた負の出力端子Vout−の電圧が、“Low”レベルから“High”レベルとなり、遅延ユニットDEの動作が完了する。
言い換えると、図3および図4に示すような遅延ユニットDEの構成は、正の入力端子Vin+と負の入力端子Vin−とがNMOSトランジスタに接続されているため、正の入力端子Vin+または負の入力端子Vin−の内、“Low”レベルから“High”レベルに反転する側の出力端子(正の出力端子Vout+または負の出力端子Vout−)から先に反転信号の出力が開始される。
すなわち、図5においては、負の入力端子Vin−が“Low”レベルから“High”レベルに反転し始めるため、負の入力端子Vin−の反転出力端子である正の出力端子Vout+から先に反転信号の出力が開始される。
すなわち、図5においては、負の入力端子Vin−が“Low”レベルから“High”レベルに反転し始めるため、負の入力端子Vin−の反転出力端子である正の出力端子Vout+から先に反転信号の出力が開始される。
このように、負の入力端子Vin−と正の入力端子Vin+とがそれぞれ同時に反転し始めても、正の出力端子Vout+と負の出力端子Vout−との電圧が反転するまでの時間が異なる。すなわち、遅延ユニットDEの正の出力端子Vout+と負の出力端子Vout−とは、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じて、180°とは異なる位相差をもって変化する。
なお、初期状態において遅延ユニットDE1が停止するときは、上記と同様に考え、パルス信号StartPが接続されているNMOSトランジスタM5が先にONすることによって、負の出力端子Vout−が“Low”レベルとなり、続いて正の出力端子Vout+が“High”レベルとなる。
また、遅延ユニットDE1が停止するときに出力される正の出力端子Vout+と負の出力端子Vout−の論理を逆、すなわち、負の出力端子Vout−を“High”レベル、正の出力端子Vout+を“Low”レベルとする場合は、パルス信号StartPが接続されているNMOSトランジスタM5をNMOSトランジスタM2側に接続することで対応することができる。
次に、パルス走行回路110内での遅延ユニットDEの動作について説明する。図6は、本実施形態によるパルス走行回路110内の遅延ユニットDEの構成の一部(図2において符号1101を付与した遅延ユニットDE1〜DE3の部分)を示したブロック図である。また、図7は、図6に示した各遅延ユニットDEの入出力の遷移状態の例を示したグラフである。
図6のブロック図と、図7の入出力の遷移状態を関連付けて説明する。また、パルス信号StartPによって遅延ユニットDEが停止しているときの初期状態として、初段の遅延ユニットDE1は、負の出力端子Vout−が“Low”レベル、正の出力端子Vout+が“High”レベルを出力し、2段目の遅延ユニットDE2は、負の出力端子Vout−が“High”レベル、正の出力端子Vout+が“Low”レベルを出力し、3段目の遅延ユニットDE3は、負の出力端子Vout−が“Low”レベル、正の出力端子Vout+が“High”レベルを出力している状態から動作を開始する例について説明する。
パルス走行回路110が起動し、パルス信号StartPがパルス走行回路110内の遅延ユニットDEを周回しているときは、最初に、遅延ユニットDE1の正の出力端子Vout+1の電圧が、“High”レベルから“Low”レベルとなり、その後、負の出力端子Vout−1の電圧が、“Low”レベルから“High”レベルとなる。
続いて、遅延ユニットDE2の負の出力端子Vout−2の電圧が、“High”レベルから“Low”レベルとなり、その後、正の出力端子Vout+2の電圧が、“Low”レベルから“High”レベルとなる。
続いて、遅延ユニットDE3の正の出力端子Vout+3の電圧が、“High”レベルから“Low”レベルとなり、その後、負の出力端子Vout−3の電圧が、“Low”レベルから“High”レベルとなる。
パルス走行回路110内のそれぞれの遅延ユニットDEは、一方の出力端子が先に、“High”レベルから“Low”レベルとなり、その後、他方の出力端子が“Low”レベルから“High”レベルとなる。
このように、パルス信号StartPは、パルス走行回路110内の遅延ユニットDEを、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じて、常に180°とは異なる位相差をもって周回する。
このように、パルス信号StartPは、パルス走行回路110内の遅延ユニットDEを、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じて、常に180°とは異なる位相差をもって周回する。
次に、パルス走行回路110内を周回しているパルス信号StartPが通過した遅延ユニットDEの段数の処理について説明する。図8は、ラッチ&エンコーダ140が保持した遅延ユニットDEの出力信号の値の一例を示した図である。
ラッチ&エンコーダ140は、サンプリングクロック信号CKsのタイミング、例えば、図7におけるタイミングc1〜c7で、各遅延ユニットDEの正の出力端子Vout+、および負の出力端子Vout−の値を保持する。なお、出力端子の値は、例えば、図7に示すようなアナログ入力電圧VinとGNDとの中間電位の位置に設定されたラッチ閾値cよりも高い電圧のときを“High”レベルとし、低い電圧のときを“Low”レベルとして保持する。
図7に示すように、例えば、遅延ユニットDE2に注目した場合、遅延ユニットDE2の入力端子、すなわち、前段の遅延ユニットDE1の正の出力端子Vout+1と、負の出力端子Vout−1と、遅延ユニットDE2の正の出力端子Vout+2、負の出力端子Vout−2は、パルス信号StartPが通過する間に、図8に示すタイミングc1〜c4に示すような4種類の値を保持することができる。
このことによって、ラッチ&エンコーダ140は、サンプリングクロック信号CKsのタイミングによって、遅延ユニットDEの出力端子から複数の遷移状態を保持することが可能となる。本実施形態においては、従来の出力が1つである遅延ユニットDUを同じ段数接続したパルス走行回路510と比較して、パルス信号StartPが遅延ユニットDEを通過した段数を示す値として2倍の値を得ることができる。
このことによって、ラッチ&エンコーダ140は、サンプリングクロック信号CKsのタイミングによって、遅延ユニットDEの出力端子から複数の遷移状態を保持することが可能となる。本実施形態においては、従来の出力が1つである遅延ユニットDUを同じ段数接続したパルス走行回路510と比較して、パルス信号StartPが遅延ユニットDEを通過した段数を示す値として2倍の値を得ることができる。
上記に述べたとおり、本発明の第1の実施形態によれば、パルス走行回路内の遅延ユニットを、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じた遅延時間が同じである遅延ユニットのみで構成することができ、各遅延ユニット間の遅延時間に差がないパルス走行回路を実現することができる。
このことによって、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
このことによって、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
また、遅延ユニットの出力信号が、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じて、常に180°とは異なる位相差をもって出力されるため、各遅延ユニットの出力信号から、パルス走行回路内を周回するパルス信号StartPの複数の遷移状態を検出することができる。
このことによって、アナログ・デジタル変換したデジタルデータの精度を向上させることができる。
このことによって、アナログ・デジタル変換したデジタルデータの精度を向上させることができる。
なお、本実施形態のパルス走行回路110内の遅延ユニットDE1は、図3および図4に示すように、正の入力端子Vin+と負の入力端子Vin−とが、NMOSトランジスタのゲートに接続されている構成で説明したが、例えば、図9に示すように、正の入力端子Vin+と負の入力端子Vin−とをPMOSトランジスタのゲートに接続する構成とすることもできる。
上記の正の入力端子Vin+と負の入力端子Vin−とをPMOSトランジスタのゲートに接続した構成について説明する。図9は、遅延ユニットDE2の別の構成の例を示すブロック図である。図9において、遅延ユニットDE2aは、NMOSトランジスタM1,M2と、PMOSトランジスタM3,M4から構成される。
PMOSトランジスタM3は、ゲートが正の入力端子Vin+となり、ドレインが負の出力端子Vout−となっている。また、PMOSトランジスタM3のドレインは、NMOSトランジスタM2のゲートに接続されている。また、PMOSトランジスタM3のソースは、この遅延ユニットDE2aの電源電圧である、アナログ・デジタル変換の対象となるアナログ入力電圧Vinである。
PMOSトランジスタM4は、ゲートが負の入力端子Vin−となり、ドレインが正の出力端子Vout+となっている。また、PMOSトランジスタM4のドレインは、NMOSトランジスタM1のゲートに接続されている。また、PMOSトランジスタM4のソースは、この遅延ユニットDE2aの電源電圧である、アナログ入力電圧Vinである。
NMOSトランジスタM1は、ゲートにPMOSトランジスタM4のドレインが接続され、ドレインがPMOSトランジスタM3のドレインと共に負の出力端子Vout−となっている。また、NMOSトランジスタM1のソースは、GNDである。
NMOSトランジスタM2は、ゲートにPMOSトランジスタM3のドレインが接続され、ドレインがPMOSトランジスタM4のドレインと共に正の出力端子Vout+となっている。また、NMOSトランジスタM2のソースは、GNDである。
PMOSトランジスタM4は、ゲートが負の入力端子Vin−となり、ドレインが正の出力端子Vout+となっている。また、PMOSトランジスタM4のドレインは、NMOSトランジスタM1のゲートに接続されている。また、PMOSトランジスタM4のソースは、この遅延ユニットDE2aの電源電圧である、アナログ入力電圧Vinである。
NMOSトランジスタM1は、ゲートにPMOSトランジスタM4のドレインが接続され、ドレインがPMOSトランジスタM3のドレインと共に負の出力端子Vout−となっている。また、NMOSトランジスタM1のソースは、GNDである。
NMOSトランジスタM2は、ゲートにPMOSトランジスタM3のドレインが接続され、ドレインがPMOSトランジスタM4のドレインと共に正の出力端子Vout+となっている。また、NMOSトランジスタM2のソースは、GNDである。
図9に示す遅延ユニットDE2aの構成は、正の入力端子Vin+と負の入力端子Vin−とがPMOSトランジスタに接続されているため、正の入力端子Vin+または負の入力端子Vin−の内、“High”レベルから“Low”レベルに反転する側の出力端子(正の出力端子Vout+または負の出力端子Vout−)から先に反転信号の出力が開始される。
すなわち、図9においては、負の入力端子Vin−が“High”レベルから“Low”レベルに反転し始める場合は、負の入力端子Vin−の反転出力端子である正の出力端子Vout+から先に反転信号の出力が開始される。
すなわち、図9においては、負の入力端子Vin−が“High”レベルから“Low”レベルに反転し始める場合は、負の入力端子Vin−の反転出力端子である正の出力端子Vout+から先に反転信号の出力が開始される。
このように、図5で説明したことと同様に、負の入力端子Vin−と正の入力端子Vin+とがそれぞれ同時に反転し始めても、正の出力端子Vout+と負の出力端子Vout−との電圧が反転するまでの時間が異なる。すなわち、遅延ユニットDEの正の出力端子Vout+と負の出力端子Vout−とは、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じて、180°とは異なる位相差をもって変化する。
また、図9に示した遅延ユニットDE2aと同様の構成となる初段の遅延ユニットDE1aは、図3で示した遅延ユニットDE1と同様に、PMOSトランジスタM6(図示せず)を追加することによって構成することができる。すなわち、遅延ユニットDE2aのPMOSトランジスタM4側に、ゲートにパルス信号StartPが接続され、ドレインがNMOSトランジスタM2のドレイン、PMOSトランジスタM4のドレインと共に正の出力端子Vout+となっているPMOSトランジスタM6を追加する。また、追加したPMOSトランジスタM6のソースは、アナログ入力電圧Vinである。なお、この構成の初段の遅延ユニットDE1aでは、パルス信号StartPが“Low”レベルのときが停止状態であり、パルス信号StartPが“High”レベルになることによって、パルス走行回路110内の周回の停止が解除、すなわち、パルス信号StartPがパルス走行回路110内を周回する。
また、初期状態において遅延ユニットDE1aが停止するときの動作は、パルス信号StartPが接続されているPMOSトランジスタM6が先にONすることによって、正の出力端子Vout+が“High”レベルとなり、続いて負の出力端子Vout−が“Low”レベルとなる。
また、遅延ユニットDE1aが停止するときに出力される正の出力端子Vout+と負の出力端子Vout−の論理を逆、すなわち、負の出力端子Vout−を“High”レベル、正の出力端子Vout+を“Low”レベルとする場合は、パルス信号StartPが接続されているPMOSトランジスタM6をPMOSトランジスタM3側に接続することで対応することができる。
<第2実施形態>
以下、本発明の第2の実施形態として、第1の実施形態のA/D変換装置を備えた固体撮像装置について説明する。図10は、本実施形態による固体撮像装置の概略構成を示すブロック図である。図10において、固体撮像装置200は、画素部210、走査回路220、A/D変換回路230から構成される。
以下、本発明の第2の実施形態として、第1の実施形態のA/D変換装置を備えた固体撮像装置について説明する。図10は、本実施形態による固体撮像装置の概略構成を示すブロック図である。図10において、固体撮像装置200は、画素部210、走査回路220、A/D変換回路230から構成される。
画素部210は、複数の光電変換素子(以下、「画素」という)が二次元に配置された画素アレイである。画素部210は、図示しない制御装置からの制御によって撮影し、走査回路220によって選択された画素から、撮影によって得られた入射光量に応じた画素信号をA/D変換回路230に出力する。
走査回路220は、図示しない外部の制御装置からの制御によって、画素部210とA/D変換回路230を制御するための制御信号を出力するブロックである。
走査回路220は、図示しない外部の制御装置からの画素信号読み出し要求に応じて、画素部210内の画素から画素信号を読み出すための制御信号を画素部210に出力する。また、画素部210内の選択された画素から出力された画素信号をアナログ・デジタル変換するためのA/D変換回路230の制御信号をA/D変換回路230に出力する。A/D変換回路230に出力する制御信号は、例えば、A/D変換回路230内のパルス走行回路を走行するパルス信号StartPや、パルス信号StartPがパルス走行回路内の遅延ユニットを通過した段数、すなわち、デジタルデータDTを出力するタイミングであるサンプリングクロック信号CKs等である。
走査回路220は、図示しない外部の制御装置からの画素信号読み出し要求に応じて、画素部210内の画素から画素信号を読み出すための制御信号を画素部210に出力する。また、画素部210内の選択された画素から出力された画素信号をアナログ・デジタル変換するためのA/D変換回路230の制御信号をA/D変換回路230に出力する。A/D変換回路230に出力する制御信号は、例えば、A/D変換回路230内のパルス走行回路を走行するパルス信号StartPや、パルス信号StartPがパルス走行回路内の遅延ユニットを通過した段数、すなわち、デジタルデータDTを出力するタイミングであるサンプリングクロック信号CKs等である。
A/D変換回路230は、画素部210から出力された画素信号が入力され、走査回路220の制御によってアナログ・デジタル変換する第1の実施形態と同様のA/D変換装置である。
A/D変換回路230は、画素部210から入力された画素信号の電圧に応じて、アナログ・デジタル変換したデジタルデータを、図示しない外部の処理回路に出力する。
A/D変換回路230は、画素部210から入力された画素信号の電圧に応じて、アナログ・デジタル変換したデジタルデータを、図示しない外部の処理回路に出力する。
上記に述べたとおり、本発明の第2の実施形態によれば、固体撮像装置内のA/D変換回路を第1の実施形態と同じ構成、すなわち、A/D変換回路のパルス走行回路内の遅延ユニットを全差動型遅延回路で実現することにより、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
このことによって、撮影によって得られた入射光量に応じた高精度のデジタルデータを得ることができる。
このことによって、撮影によって得られた入射光量に応じた高精度のデジタルデータを得ることができる。
なお、本実施形態においては、固体撮像装置内に1個のA/D変換回路を備える例について説明したが、この構成に限定されるものではなく、例えば、A/D変換回路を複数個備え、画素部から複数の画素信号を出力して同時に複数の画素信号をアナログ・デジタル変換する構成とすることもできる。
<第3実施形態>
以下、本発明の第3の実施形態として、第1の実施形態のA/D変換装置を備えた固体撮像システムについて説明する。図11は、本実施形態による固体撮像システムの概略構成を示すブロック図である。図11において、固体撮像システム300は、撮像部310、A/D変換回路320、画像処理回路330から構成される。
以下、本発明の第3の実施形態として、第1の実施形態のA/D変換装置を備えた固体撮像システムについて説明する。図11は、本実施形態による固体撮像システムの概略構成を示すブロック図である。図11において、固体撮像システム300は、撮像部310、A/D変換回路320、画像処理回路330から構成される。
撮像部310は、被写体を撮影する固体撮像装置を含む撮像ブロックである。撮像部310は、図示しない制御装置からの制御によって撮影し、得られた画素信号をA/D変換回路320に出力する。
A/D変換回路320は、撮像部310から入力された画素信号をアナログ・デジタル変換する第1の実施形態と同様のA/D変換装置である。
A/D変換回路320は、撮像部310から入力された画素信号の電圧に応じて、アナログ・デジタル変換したデジタルデータを、画像処理回路330に出力する。
A/D変換回路320は、撮像部310から入力された画素信号の電圧に応じて、アナログ・デジタル変換したデジタルデータを、画像処理回路330に出力する。
画像処理回路330は、A/D変換回路320から入力されたデジタルデータを画像処理してフレーム画像を生成し、図示しない外部の処理回路に出力する。
上記に述べたとおり、本発明の第3の実施形態によれば、固体撮像システム内のA/D変換回路を第1の実施形態と同じ構成、すなわち、A/D変換回路のパルス走行回路内の遅延ユニットを全差動型遅延回路で実現することにより、パルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。
このことによって、撮影によって得られた画素信号から高精度のデジタルデータを得ることができ、高画質のフレーム画像を生成することができる。
このことによって、撮影によって得られた画素信号から高精度のデジタルデータを得ることができ、高画質のフレーム画像を生成することができる。
なお、本実施形態においては、固体撮像システム内に1個のA/D変換回路を備える例について説明したが、この構成に限定されるものではなく、例えば、A/D変換回路を複数個備え、撮像部から複数の画素信号を出力して同時に複数の画素信号をアナログ・デジタル変換する構成とすることもできる。
<第4実施形態>
以下、本発明の第4の実施形態として、第1の実施形態のA/D変換装置におけるパルス走行回路110の他の詳細な構成について説明する。図12は、本実施形態によるパルス走行回路110の構成の例を示すブロック図である。図12において、パルス走行回路110aは、全差動型回路で構成された31個の遅延ユニットDEがリング状に接続されている。
以下、本発明の第4の実施形態として、第1の実施形態のA/D変換装置におけるパルス走行回路110の他の詳細な構成について説明する。図12は、本実施形態によるパルス走行回路110の構成の例を示すブロック図である。図12において、パルス走行回路110aは、全差動型回路で構成された31個の遅延ユニットDEがリング状に接続されている。
図12のパルス走行回路110aの構成において、図2に示した第1の実施形態におけるパルス走行回路110との差は、遅延ユニットDEが1個少なくなり、最終段の遅延ユニットDE31と初段の遅延ユニットDE1の接続が変わっていることである。なお、図12において、各遅延ユニットDEは、図2に示した第1の実施形態におけるパルス走行回路110内の遅延ユニットDEと同様の構成で、同様の動作である。
初段の遅延ユニットDE1は、トリガ端子にパルス信号StartPが入力され、正の入力端子に最終段の遅延ユニットDE31の負の出力端子からの出力信号が入力され、負の入力端子に最終段の遅延ユニットDE31の正の出力端子からの出力信号が入力される。すなわち、初段の遅延ユニットDE1と、最終段の遅延ユニットDE31との接続が、他の段の遅延ユニットDEの接続と同様に、正の入力端子に前段の遅延ユニットDEの負の出力端子からの出力信号が入力され、負の入力端子に前段の遅延ユニットDEの正の出力端子からの出力信号が入力されるように接続されている。
上記に述べたとおり、本発明の第4の実施形態によれば、最終段の遅延ユニットDE31の出力端子を初段の遅延ユニットDE1に入力する際に、配線を交差することなく、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じた遅延時間が同じである遅延ユニットのみで構成することができ、各遅延ユニット間の遅延時間に差がないパルス走行回路を実現することができる。
なお、パルス走行回路内の遅延ユニットDEの数が奇数個となることに伴い、第1の実施形態のパルス走行回路で構成したA/D変換装置に比べて、後段の信号処理の変更が必要となる。
なお、パルス走行回路内の遅延ユニットDEの数が奇数個となることに伴い、第1の実施形態のパルス走行回路で構成したA/D変換装置に比べて、後段の信号処理の変更が必要となる。
なお、本実施形態においては、遅延ユニットDEが31個リング状に接続された例について説明したが、パルス走行回路110a内に備える遅延ユニットDEの個数は限定されるものではなく、3個以上の奇数であれば様々な個数で構成することができる。
上記に述べたとおり、本発明を実施するための最良の形態によれば、パルス走行回路内の遅延ユニットを、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じた遅延時間が同じである遅延ユニットのみで構成することができ、各遅延ユニット間の遅延時間に差がないパルス走行回路を実現することができる。
このことによって、A/D変換装置のパルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができ、このA/D変換装置を搭載した装置やシステムにおいて、高精度のデジタルデータを得ることができる。
このことによって、A/D変換装置のパルス走行回路内の遅延ユニットの構成の違いによる遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができ、このA/D変換装置を搭載した装置やシステムにおいて、高精度のデジタルデータを得ることができる。
また、遅延ユニットの出力信号が、アナログ・デジタル変換の対象となるアナログ入力電圧Vinの電圧レベルに応じて、常に180°とは異なる位相差をもって出力されるため、各遅延ユニットの出力信号から、パルス走行回路内を周回するパルス信号StartPの複数の遷移状態を検出することができる。
このことによって、アナログ・デジタル変換したデジタルデータの精度をさらに向上させ、後段の処理装置において、より精度の高い処理を行うことができる。
このことによって、アナログ・デジタル変換したデジタルデータの精度をさらに向上させ、後段の処理装置において、より精度の高い処理を行うことができる。
なお、本実施形態のパルス走行回路110における遅延ユニットの接続は、電源側を入力信号、すなわち、アナログ・デジタル変換の対象となるアナログ入力電圧Vinとし、接地側をGNDとした構成で説明したが、図13のパルス走行回路110内の遅延ユニットDEの構成の一部1101aに示すように、電源側を電源電圧とし、接地側をアナログ・デジタル変換の対象となるアナログ入力電圧Vinとした構成とすることもできる。
また、図14のパルス走行回路110内の遅延ユニットDEの構成の一部1101bに示すように、遅延ユニットDEの電源側にアナログ・デジタル変換の対象となるアナログ入力電圧Vinに応じた電流値を有する電流源CS1〜CS3を接続して制御する構成とすることもできる。
また、図15のパルス走行回路110内の遅延ユニットDEの構成の一部1101cに示すように、遅延ユニットDEの接地側にアナログ・デジタル変換の対象となるアナログ入力電圧Vinに応じた電流値を有する電流源CS1〜CS3を接続して制御する構成とすることもできる。
また、図示しないが、遅延ユニットDEの電源側と接地側のそれぞれにアナログ・デジタル変換の対象となるアナログ入力電圧Vinに応じた電流値を有する電流源を接続して制御する構成とすることもできる。
また、図14のパルス走行回路110内の遅延ユニットDEの構成の一部1101bに示すように、遅延ユニットDEの電源側にアナログ・デジタル変換の対象となるアナログ入力電圧Vinに応じた電流値を有する電流源CS1〜CS3を接続して制御する構成とすることもできる。
また、図15のパルス走行回路110内の遅延ユニットDEの構成の一部1101cに示すように、遅延ユニットDEの接地側にアナログ・デジタル変換の対象となるアナログ入力電圧Vinに応じた電流値を有する電流源CS1〜CS3を接続して制御する構成とすることもできる。
また、図示しないが、遅延ユニットDEの電源側と接地側のそれぞれにアナログ・デジタル変換の対象となるアナログ入力電圧Vinに応じた電流値を有する電流源を接続して制御する構成とすることもできる。
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
100,500・・・A/D変換装置、110,510・・・パルス走行回路、120,520・・・カウンタ(パルス通過段数検出回路)、130,530・・・ラッチ(デジタルデータ出力部)、140,540・・・ラッチ&エンコーダ(パルス通過段数検出回路,デジタルデータ出力部)、DE1,DE2,DE3,DE4,DE5,DE6,DE7,DE8,DE9,DE10,DE11,DE12,DE13,DE14,DE15,DE16,DE17,DE18,DE19,DE20,DE21,DE22,DE23,DE24,DE25,DE26,DE27,DE28,DE29,DE30,DE31,DE32,DEn・・・遅延ユニット、DU1,DU2・・・遅延ユニット、M1・・・NMOSトランジスタ(第1のトランジスタ)、M2・・・NMOSトランジスタ(第2のトランジスタ)、M3・・・PMOSトランジスタ(第3のトランジスタ)、M4・・・PMOSトランジスタ(第4のトランジスタ)、M5・・・NMOSトランジスタ(第5のトランジスタ)、200・・・固体撮像装置、210・・・画素部、220・・・走査回路、230・・・A/D変換回路、300・・・固体撮像システム、310・・・撮像部、320・・・A/D変換回路、330・・・画像処理回路、CS1,CS2,CS3・・・電流源
Claims (6)
- アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、
前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、
前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、
を備え、
前記遅延ユニットは、
全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、
ことを特徴とするA/D変換装置。 - 前記遅延ユニットは、
前記パルス信号の反転信号と非反転信号とが180°とは異なる位相差を持った遅延時間に差のある信号を出力する、
ことを特徴とする請求項1に記載のA/D変換装置。 - 前記遅延ユニットは、
ゲート端子に前段の遅延ユニットが出力した前記パルス信号の非反転信号が入力される第1のトランジスタと、
ゲート端子に前段の遅延ユニットが出力した前記パルス信号の反転信号が入力される第2のトランジスタと、
ゲート端子に前記第2のトランジスタのドレイン出力が入力される第3のトランジスタと、
ゲート端子に前記第1のトランジスタのドレイン出力が入力される第4のトランジスタと、
を備え、
前記第1のトランジスタのドレイン出力と前記第3のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力し、
前記第2のトランジスタのドレイン出力と前記第4のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の非反転信号として出力する、
ことを特徴とする請求項1に記載のA/D変換装置。 - 前記遅延ユニットの初段の遅延ユニットは、更に、
ゲート端子に前記パルス信号が入力される第5のトランジスタを備え、
前記第1のトランジスタのドレイン出力と、前記第3のトランジスタのドレイン出力と、前記第5のトランジスタのドレイン出力とからなる共通のドレイン出力を前記パルス信号の反転信号として出力する、
ことを特徴とする請求項3に記載のA/D変換装置。 - 光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイの読み出しによって出力される前記画素信号が示す前記光電変換素子への入射光量に応じたアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、
前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、
前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、
を備え、
前記遅延ユニットは、
全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、
ことを特徴とする固体撮像装置。 - 光電変換素子を有し、該光電変換素子への入射光量に応じたアナログ画素信号を出力する固体撮像装置と、
前記固体撮像装置の読み出しによって出力される前記アナログ画素信号のアナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス走行回路と、
前記遅延ユニットの各々から出力される出力信号に基づいて、前記パルス信号が前記パルス走行回路内の遅延ユニットを所定時間に通過した段数に応じたデータを出力するパルス通過段数検出回路と、
前記パルス通過段数検出回路が出力した遅延ユニットの通過段数に応じたデータに基づいたデジタル信号を出力するデジタルデータ出力部と、
前記デジタルデータ出力部から出力されたデジタル信号を処理する画像処理回路と、
を備え、
前記遅延ユニットは、
全差動型遅延回路で構成され、前段の遅延ユニットからの前記パルス信号の反転信号と非反転信号とが入力され、前記アナログ入力電圧、またはアナログ入力電流の大きさに応じた遅延時間を持って前記パルス信号の反転信号と非反転信号とを出力する、
ことを特徴とする固体撮像システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009022790A JP2010183176A (ja) | 2009-02-03 | 2009-02-03 | A/d変換装置、固体撮像装置、および固体撮像システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009022790A JP2010183176A (ja) | 2009-02-03 | 2009-02-03 | A/d変換装置、固体撮像装置、および固体撮像システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010183176A true JP2010183176A (ja) | 2010-08-19 |
Family
ID=42764403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009022790A Withdrawn JP2010183176A (ja) | 2009-02-03 | 2009-02-03 | A/d変換装置、固体撮像装置、および固体撮像システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010183176A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8981974B2 (en) | 2012-03-27 | 2015-03-17 | Fujitsu Limited | Time-to-digital converter and control method |
JP2017028366A (ja) * | 2015-07-16 | 2017-02-02 | 株式会社デンソー | A/d変換装置 |
-
2009
- 2009-02-03 JP JP2009022790A patent/JP2010183176A/ja not_active Withdrawn
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JP2017028366A (ja) * | 2015-07-16 | 2017-02-02 | 株式会社デンソー | A/d変換装置 |
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