JP2006148574A - アナログデジタル変換器 - Google Patents

Abstract

【課題】 サンプルホールド回路を必要としないＡＤコンバータを提供する。
【解決手段】 アナログデジタル変換器１００において、基準電圧生成部３０は、複数の粗い基準電圧と、密な基準電圧を生成する。第１変換部１０は、粗い基準電圧と変換対象となる入力アナログ信号を比較し、上位ビットのデータを生成する。第１変換部１０は、高速なラッチ型コンパレータにより構成される。第２変換部２０は、密な基準電圧と入力アナログ信号を比較し、下位ビットのデータを生成する。第１変換部１０と第２変換部２０は、外部から入力される同一のクロック信号をトリガーとして入力アナログ信号Ｖｉｎのサンプリング処理を行う。第１変換部１０は、サンプリング処理の完了後、電圧比較を行い上位ビットのデータを生成する。第２変換部２０は、密な基準電圧Ｖｒｆの安定後、電圧比較処理を行う。この一連の動作を、外部から入力されるクロック信号の１周期以内に行う。
【選択図】 図１

Description

本発明は、アナログデジタル変換器に関し、特に２ステップフラッシュ型のアナログデジタル変換器に関する。

入力アナログ信号を量子化し、デジタル信号に変換するアナログデジタル変換器（以下、ＡＤコンバータという）は、様々なデジタル信号処理回路の基本となる重要な回路ブロックのひとつである。特に通信機器である携帯電話や、オーディオ機器などの内部に使用されるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）においては、ＡＤコンバータによって信号処理速度や信号処理の精度が決定される場合がある。

ＡＤコンバータには、フラッシュ型や２ステップフラッシュ型、ΔΣ型のＡＤコンバータなど、回路形式の異なるいくつかのバリエーションが存在する。
このなかで、２ステップフラッシュ型のＡＤコンバータは、第１段階として、粗い精度で設定された複数の基準電圧をもちいて上位ビットを判定し、第２段階として、その判定結果にもとづいて設定された複数の密な基準電圧をもちいて下位ビットを判定することによりデジタル変換を行う（特許文献１参照）。この２ステップフラッシュ型のＡＤコンバータは、上位ビットと下位ビットを分けて変換するため、すべてのビットを同時に比較するフラッシュ型と比較して、コンパレータの数が減らすことができ、回路規模を小さくすることができる。また、特許文献２は、このような２ステップフラッシュ型のＡＤコンバータを、チョッパ型コンパレータを用いて構成する技術について開示している。

特開昭６２−２８５５２２号公報 特開平７−３３６２２３号公報

ここで、上記特許文献２に記載のチョッパ型コンパレータを用いた２ステップフラッシュ型ＡＤコンバータは、粗い精度で上位ビットを判定した後に、密な精度で下位ビットを判定するため、下位ビットの判定が完了するまでの間、入力アナログ信号を固定しておく必要がある。

このために、このようなステップフラッシュ型ＡＤコンバータは、入力アナログ信号を固定するためのサンプルホールド回路を備えている。しかしながらサンプルホールド回路は、面積が大きく、また電流を消費するため、ＡＤコンバータを小型化、低消費電力化する障壁となっていた。

本発明は係る課題に鑑みてなされたものであり、その目的は、サンプルホールド回路を必要としないＡＤコンバータの提供にある。

上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、２ステップフラッシュ型ＡＤコンバータであって、複数の粗い基準電圧と、複数の密な基準電圧を生成する基準電圧生成部と、複数の粗い基準電圧と変換対象となる入力アナログ信号を比較し、上位ビットのデータを生成する第１変換部と、複数の密な基準電圧と入力アナログ信号を比較し、下位ビットのデータを生成する第２変換部と、を備える。第１変換部と第２変換部は、外部から入力される同一のクロック信号をトリガーとして入力アナログ信号のサンプリング処理を行い、第１変換部は、入力アナログ信号のサンプリング処理の完了後、サンプリング処理された入力アナログ信号と粗い基準電圧との比較により上位ビットのデータを生成し、第２変換部は、入力アナログ信号のサンプリング処理から第２変換部における下位ビットのデータの生成までの処理をクロック信号の１周期内に完了する。

この態様によると、第１変換部に高速なコンパレータを用いることによって、第２変換部において、サンプリング処理から電圧比較処理までの時間を短縮することができ、サンプルホールド回路を必要としないため、ＡＤコンバータを小型化することができる。

第１変換部は、入力アナログ信号のサンプリング処理を行い、サンプリング処理された入力アナログ信号と複数の粗い基準電圧を比較してその比較結果をラッチ可能な複数のラッチ型コンパレータを含んでもよい。

第２変換部は、チョッパ型コンパレータを含んでもよい。

第２変換部は、入力アナログ信号のサンプリング処理から所定時間経過した後に、入力アナログ信号と複数の密な基準電圧を比較してもよい。

第２変換部において、入力アナログ電圧をサンプリング処理を行ってから、基準電圧生成部から出力される密な基準電圧が安定するまで待った後に、電圧比較動作を行うことにより、より正確なＡＤ変換を行うことができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るＡＤコンバータによれば、サンプルホールド回路を必要としないため、回路規模を小さくすることができ、また消費電流を低減することができる。

図１は、本発明の実施の形態に係るＡＤコンバータ１００の構成を示すブロック図である。以降の図において、同一の構成要素には同一の符号を付し、適宜重複した説明を省略するものとする。
ＡＤコンバータ１００は、２ステップフラッシュ型のＡＤコンバータであって、入力端子１０２に入力される入力アナログ信号Ｖｉｎを８ビットで量子化して、出力端子１０４からデジタル出力信号Ｖｏｕｔを出力する。

ＡＤコンバータ１００は、第１変換部１０、第２変換部２０、基準電圧生成部３０、合成回路３２を含む。２ステップフラッシュ型のＡＤコンバータは、第１ステップとして、第１変換部１０によって、複数の粗い基準電圧と入力アナログ信号を比較し、上位ビットを生成する。次に、第２ステップとして、第２変換部２０によって複数の密な基準電圧と入力アナログ信号を比較して下位ビットを生成する。合成部３０は、上位ビットと下位ビットを合成してデジタル信号を出力する。粗い基準電圧および密な基準電圧は、基準電圧生成部３０によって生成される。

図２は、基準電圧生成部３０の全体構成を示す回路図である。この基準電圧生成部３０は、８ビット、２５６段階の基準電圧Ｖｒ０〜Ｖｒ２５６を生成する。本実施の形態においては、Ｖｒ０が最大電圧、Ｖｒ２５６が最小電圧に対応するものとする。各基準電圧Ｖｒの差分ΔＶｒは、１ＬＳＢに対応した電圧となる。

基準電圧生成部３０は、抵抗値の等しい複数の抵抗Ｒ１〜Ｒ２５６を含み、これらの抵抗がラダー状に直列に接続されており、両端に最大基準電圧ＶｒｅｆＵおよび最小基準電圧ＶｒｅｆＬが印加される。その結果、各抵抗Ｒ１〜Ｒ２５６の接続ノードには、両端に印加された電圧が分圧され、基準電圧Ｖｒ０〜Ｖｒ２５６が現れる。

以下、上位５ビットを１つのデータと考えた場合の１ＬＳＢを、下位ビットの１ＬＳＢと区別するために、添え字にｕを付して、１ＬＳＢｕと書く。したがって、１ＬＳＢｕ＝８ＬＳＢが成り立つ。

基準電圧生成部３０は、基準電圧Ｖｒ１〜Ｖｒ２５６のうち、３ビット、１ＬＳＢｕ（＝８ＬＳＢ）ごとに選択されたＶｒ８、Ｖｒ１６、Ｖｒ２４・・・Ｖｒ（ｎ×８）・・・Ｖｒ２４０、Ｖｒ２４８の３１個の粗い基準電圧を、第１変換部１０へと出力する。ｎは自然数である。

また、詳しくは後述するが、基準電圧Ｖｒ１〜Ｖｒ２５６のうち選択された１２個の電圧が密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２として第２変換部２０へと出力される。

図１に戻る。第１変換部１０は、全８ビットの内、上位５ビットを判定する変換部であって、第１比較部１２および第１補正回路１４を含む。
第１比較部１２は、複数のコンパレータＣＭＰｃ１〜ＣＭＰｃ３１を含んでおり、これらの複数のコンパレータＣＭＰｃ１〜ＣＭＰｃ３１には、それぞれ、基準電圧生成部３０により生成される複数の粗い基準電圧Ｖｒ８、Ｖｒ１６、Ｖｒ２４・・・Ｖｒ（ｎ×８）・・・Ｖｒ２４０、Ｖｒ２４８が入力されている。以下、複数の同一構成要素を区別するために付した番号は、特にそれらを区別する必要の無い場合、適宜省略する。

コンパレータＣＭＰｃ１〜ＣＭＰｃ３１は、入力電圧のサンプリング処理の後、瞬時に電圧比較を行い、出力をラッチすることが可能なラッチ型コンパレータにより構成されている。このラッチ型コンパレータについては、たとえば、特開平４−３０９０１１などに詳細が記載されている。本実施の形態においては、コンパレータＣＭＰｃ１〜ＣＭＰｃ３１は、外部から入力されるクロック信号ＣＫがローレベルからハイレベルに遷移すると電圧比較を開始し、ハイレベルからローレベルに切り替わると同時にその出力をラッチする。

複数のコンパレータＣＭＰｃ１〜ＣＭＰｃ３１には、入力端子１０２に入力された入力アナログ信号Ｖｉｎがそれぞれ印加されており、各コンパレータＣＭＰｃ１〜ＣＭＰｃ３１は、入力アナログ信号Ｖｉｎと、粗い基準電圧Ｖｒ８〜２４８とを比較する。その結果、各コンパレータＣＭＰｃ１〜ＣＭＰｃ３１からは上位５ビットに対応する出力信号Ｓｃ１〜Ｓｃ３１が出力される。本実施の形態においては、コンパレータＣＭＰｃは、Ｖｉｎ＞Ｖｒのとき出力信号Ｓｃをハイレベルに、Ｖｉｎ＜Ｖｒのとき出力信号Ｓｃをローレベルに設定する。

たとえば、入力アナログ信号Ｖｉｎが、Ｖｒ１６とＶｒ３２の範囲にあるときには、出力信号Ｓｃ１およびＳｃ２がローレベルとなり、その他の出力信号Ｓｃ３〜Ｓｃ３１がハイレベルとなる。各コンパレータＣＭＰｃ１〜ＣＭＰｃ３１の出力信号Ｓｃ１〜Ｓｃ３１は、第１補正回路１４へと送出される。

第１補正回路１４は、出力信号Ｓｃ１〜Ｓｃ３１にもとづいて、ビット誤りなどを修正する。たとえば、第１比較部１２から出力された出力信号Ｓｃをチェックし、出力信号Ｓｃ１〜Ｓｃ３およびＳｃ５がローレベルであり、残りの出力信号Ｓｃがすべてハイレベルであった場合、出力信号Ｓｃ５をハイレベルに設定し直すなどの処理を行う。

第１補正回路１４は、補正後の出力信号Ｓｃ’を合成回路３２および基準電圧生成部３０へ出力する。さらに、第１補正回路１４は、合成回路３２に対して選択信号Ｖｓｅｌを出力する。詳細は後述するが、この選択信号Ｖｓｅｌは、上位５ビットの判定結果が奇数であったか、偶数であったかを合成回路３２へと通知するための信号である。
なお、図中、合成回路３２および基準電圧生成部３０へと出力される補正後の出力信号Ｓｃ’は、実際には３１個の出力信号Ｓｃ１’〜Ｓｃ３１’が簡略化して示されたものである。

第２変換部２０は、第１変換部１０による上位５ビットの生成後、下位３ビットを生成する変換部であって、第２比較部２２および第２補正回路２４を含む。
この第２変換部２０は、第１変換部１０によって判定された上位５ビットに続く下位３ビットを判定する。この第２変換部２０は、下位３ビットを判定するために、上位ビットの１ＬＳＢｕ（＝８ＬＳＢ）の範囲に加え、上下に６ＬＳＢのオーバーラップ量をもっており、第２変換部２０は、８＋６＋６＝２０ＬＳＢの範囲で電圧比較を行う。
すなわち、第１変換部１０による上位５ビットの判定の結果、量子化値が８×ｎから８×ｎ＋８の間であると判定されたとする。このとき、第２変換部２０は、８×ｎ−６から８×ｎ＋１４の各量子化値について大小関係の判定を行う。

たとえば、第１変換部１０の判定の結果、ｎ＝３であると判定された場合、量子化値は２４〜３２の間をとるはずであるが、本実施の形態に係るＡＤコンバータ１００では、第２変換部２０において、量子化値１８〜３８の範囲について判定を行うこととなる。同様に、ｎ＝２のとき、量子化値１０〜３０の２０ＬＳＢの範囲について判定を行う。
このように、第２変換部２０における下位ビット判定をオーバーラップの範囲を設けて判定を行うことにより、第１変換部１０における変換誤差を補正することができる。

なお、本実施の形態に係るＡＤコンバータ１００では、上位ビットの１ＬＳＢｕは下位ビットの８ＬＳＢに相当するため、第２変換部２０において設定されるオーバーラップ量±６ＬＳＢは、上位ビットの１／２ＬＳＢ（＝４ＬＳＢ）より大きく設定されることになる。

２０ＬＳＢの範囲で電圧比較を行い下位ビットを判定するために、第２比較部２２は、１２個のコンパレータＣＭＰｆ１〜ＣＭＰｆ１２を含む。これらのコンパレータＣＭＰｆは、インターポレーティング型（補間型）のコンパレータであって、入力された密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２と入力アナログ信号Ｖｉｎを比較し、２倍の精度で補間して出力する。

基準電圧生成部３０は、２ＬＳＢに相当する２×ΔＶｒ刻みに設定された密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２を生成し、第２比較部２２へと出力している。第２比較部２２は、入力アナログ信号Ｖｉｎと密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２とをそれぞれ比較し、出力する。複数の出力結果のうち、両端については、補間精度が低いため使用せず、２０個の出力信号Ｓｆ１〜Ｓｆ２０を判定結果として出力する。この出力信号Ｓｆ１〜Ｓｆ２０は、２ＬＳＢ刻みの密な基準電圧Ｖｒｆを２倍の精度で量子化したものであるから、第２変換部２０は結局、１ＬＳＢ刻みで２０ＬＳＢの範囲で量子化して下位３ビットを生成することになる。

図３は、チョッパ型コンパレータを用いて構成したインターポレーティング型のコンパレータを示す回路図である。
図中、破線で囲んだ基本ユニット３００であるチョッパ型コンパレータＣＭＰｆｉは以下のようにして動作する。まず、スイッチＳＷｘとスイッチＳＷｚがオンし、容量Ｃｘを充電することによって入力電圧Ｖｉｎのサンプリング処理が行われる。次に、スイッチＳＷｘ、ＳＷｚをオフすると、容量Ｃｘに蓄えられた電荷が保存されるため、容量Ｃｘの両端の電圧が一定に保たれる。このとき、スイッチＳＷｙをオンすることにより、容量Ｃｘの一端には、比較信号Ｖｒｆｉが印加されることになるため、容量Ｃｘの他端の電圧、すなわちインバータＩＮＶ２００の入力電圧は、２つの信号ＶｉｎおよびＶｒｆｉに応じて変動することになる。インバータＩＮＶ２００は、その電圧変動を増幅することによって、入力信号Ｖｉｎと基準電圧Ｖｒｆｉの電圧比較を行い、比較結果をハイレベルまたはローレベルとして出力する。

図３のインターポレーティング型のコンパレータは、破線で囲まれる基本ユニット３００を容量Ｃｙを介して複数接続することによって、基準電圧ＶｒｆｉおよびＶｒｆ（ｉ＋１）に加えて、電圧（Ｖｒｆｉ＋Ｖｒｆｉ＋１）／２と入力電圧Ｖｉｎを比較し、その結果をインバータＩＮＶ２０２〜ＩＮＶ２０４から出力することで補間を行うことができる。

上述のように、基準電圧生成部３０から出力される複数の密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２は、２ＬＳＢに相当する２×ΔＶｒ刻みとなっている。これらの密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２は、第１補正回路１４から送出される補正後の出力信号Ｓｃ’にもとづいて決定される。
図４は、第２変換部２０により生成される下位３ビットおよびオーバーラップ量を示す図であり、第１変換部１０により生成された上位５ビットと、密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２との対応関係を示す図である。図４の縦軸は量子化値を表しており、また、図中ｎは、第１変換部１０により得られた上位５ビットを１０進数で示した値である。

ｎ＝２のとき、基準電圧生成部３０は、奇数番目の接続ノードから基準電圧Ｖｒ９、Ｖｒ１１、Ｖｒ１３・・・Ｖｒ２７、Ｖｒ２９、Ｖｒ３１をそれぞれ密な基準電圧Ｖｒｆ１、Ｖｒｆ２、Ｖｒｆ３・・・Ｖｒｆ１０、Ｖｒｆ１１、Ｖｒｆ１２として出力する。
ｎ＝３のときには、基準電圧生成部３０は、偶数番目の接続ノードから基準電圧Ｖｒ１６、Ｖｒ１８、Ｖｒ２０・・・Ｖｒ３４、Ｖｒ３６、Ｖｒ３８をそれぞれ密な基準電圧Ｖｒｆ１、Ｖｒｆ２、Ｖｒｆ３・・・Ｖｒｆ１０、Ｖｒｆ１１、Ｖｒｆ１２として出力する。
また、ｎ＝４のときには、基準電圧生成部３０は、奇数番目の接続ノードから基準電圧Ｖｒ２５、Ｖｒ２７、Ｖｒ２９・・・Ｖｒ４３、Ｖｒ４５、Ｖｒ４７をそれぞれ密な基準電圧Ｖｒｆ１、Ｖｒｆ２、Ｖｒｆ３・・・Ｖｒｆ１０、Ｖｒｆ１１、Ｖｒｆ１２として出力する。

このように、基準電圧生成部３０は、第１変換部１０により生成された上位ビットが互いに１ＬＳＢｕ異なる、すなわちｎが１異なる隣接する電圧範囲については、密な基準電圧Ｖｒｆを、互いにΔＶｒシフトさせ、交互に出力する。

基準電圧生成部３０は、上位５ビットの判定結果である補正後の出力信号Ｓｃ’に応じて、密な基準電圧Ｖｒｆを切り替えて出力する。
図５は、密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２を生成する基準電圧生成部３０の構成の一部を示す回路図である。基準電圧生成部３０は、上述のように、抵抗Ｒ１〜Ｒ２５６を含み、各抵抗の接続ノードには基準電圧Ｖｒ１〜Ｖｒ２５６が現れている。ｉ番目の基準電圧Ｖｒｉが現れる接続ノードをＮＤｉとする。

基準電圧生成部３０は、密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２を出力するための出力端子ＯＵＴ１〜ＯＵＴ１２を備える。図４に示したように、密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２は、第１変換部１０により判定された上位５ビットに応じて変化する。そのため、出力端子ＯＵＴ１〜ＯＵＴ１２と、各抵抗の接続ノード間にはスイッチＳＷが設けられており、スイッチの接続状態によって、出力端子ＯＵＴ１〜ＯＵＴ１２から出力される密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２が切り替えられる。このスイッチＳＷのオンオフ状態は、第１補正回路１４から送出される補正後の出力信号Ｓｃ’にもとづいて制御される。図中、出力信号Ｓｃ’は、１本の信号線で示されているが、実際には各スイッチＳＷごとにオンオフを制御する複数の信号である。
スイッチＳＷは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などにより構成することができ、電圧経路にドレイン端子およびソース端子を接続し、ゲート端子にオンオフを切り替える出力信号Ｓｃ’を入力することによりトランスファーゲートとして利用することができる。

ここで、偶数ｉ（＝８×ｎ＋２×ｍ）番目の接続ノードＮＤｉに着目する。ここで、ｎおよびｍは整数である。このｉ番目の接続ノードＮＤｉは、ｊ＝（ｍ＋１）番目およびｊ＝（ｍ＋９）番目の出力端子ＯＵＴｊとスイッチＳＷｉａ、ＳＷｉｂを介して接続されている。たとえば、基準電圧Ｖｒ３６が出力される３６番目の接続ノードＮＤ３６は、スイッチＳＷ３６ａおよびスイッチＳＷ３６ｂを介して出力端子ＯＵＴ３およびＯＵＴ１１と接続される。なお、ここで整数ｎは、上位５ビットを１０進数で表したものに他ならない。

同様に、奇数ｉ（＝８×ｎ＋２×ｍ＋１）番目の接続ノードＮＤｉには、ｊ＝（ｍ＋１）番目およびｊ＝（ｍ＋９）番目の出力端子ＯＵＴｊと接続されている。たとえば、基準電圧Ｖｒ３１が出力される３１番目の接続ノードＮＤ３１は、スイッチＳＷ３１ａおよびスイッチＳＷ３１ｂを介して、出力端子ＯＵＴ４および出力端子ＯＵＴ１２と接続されている。

基準電圧生成部３０を上記の構成とすることにより、２個ごとの接続ノードＮＤに現れる２×ΔＶｒ刻みの電圧を、上位５ビットを表すｎが１異なるごとに、互いにΔＶｒシフトさせて出力することができ、各接続ノードＮＤ１〜ＮＤ２５６それぞれに接続されるスイッチの数も２つ以下とすることができる。

基準電圧生成部３０は、第１変換部１０の出力信号Ｓｃ’にもとづいてスイッチＳＷのオンオフを制御することによって、出力端子ＯＵＴ１〜ＯＵＴ１２に接続される接続ノードＮＤを切り替えることにより、密な基準電圧Ｖｒｆを切り替える。
図４に示すように、第１変換部１０により判定された上位５ビットを１０進数で表した数字がｎ＝３のとき、ＳＷ１６ａ、ＳＷ１８ａ・・・ＳＷ３８ａがオンし、その他のスイッチがオフすることによって、出力端子ＯＵＴ１〜ＯＵＴ１２からは、密な基準電圧としてＶｒ１６、Ｖｒ１８・・・Ｖｒ３８が出力される。
また、ｎ＝４のとき、スイッチＳＷ２５ｂ、ＳＷ２７ｂ・・・ＳＷ４７ｂがオンし、他のスイッチがオフすることにより出力端子ＯＵＴからＶｒ２５、Ｖｒ２７・・・Ｖｒ４７が出力される。
このようにｎが奇数のときには偶数番目の接続ノードＮＤｉに接続されるスイッチＳＷｉａがオンし、ｎが偶数のときには奇数番目の接続ノードＮＤｉに接続されるスイッチＳＷｉｂがオンする。

第２比較部２２は、このようにして基準電圧生成部３０から出力された１２個の密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２と入力アナログ信号Ｖｉｎとをそれぞれ比較し、密な基準電圧Ｖｒｆの２倍の精度で量子化された出力信号Ｓｆ１〜Ｓｆ２０の２０個の信号を出力する。

ここで、基準電圧生成部３０から出力される複数の密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２と、第２変換部２０から出力される出力信号Ｓｆ１〜Ｓｆ２０の関係に着目する。
図４に示すように、上位５ビットを表すｎが偶数のときと奇数のときでは、密な基準電圧Ｖｒｆ〜Ｖｒｆ１２は互いにΔＶｒシフトして生成される。
ｎが偶数のときには、８ＬＳＢ（＝１ＬＳＢｕ）の範囲に対して±７ＬＳＢのオーバーラップ範囲を含む２２ＬＳＢをカバーするようにして密な基準電圧Ｖｒｆが出力される。
一方、ｎが奇数のときには、８ＬＳＢの範囲に対して＋６ＬＳＢ、−８ＬＳＢのオーバーラップ範囲を含む２２ＬＳＢをカバーするようにして密な基準電圧Ｖｒｆが出力される。

図６（ａ）、（ｂ）はそれぞれ、上位５ビットを表すｎが奇数のとき、偶数のときの第２比較部２２の動作状態を示す図である。
図６（ａ）に示すように、ｎが偶数のときには、密な基準電圧Ｖｒｆ１、Ｖｒｆ２・・・Ｖｒｆ５、Ｖｒｆ６・・・Ｖｒｆ１１、Ｖｒｆ１２はそれぞれ、−７ＬＳＢ、−５ＬＳＢ・・・１ＬＳＢ、３ＬＳＢ・・・１３ＬＳＢ、１５ＬＳＢに対応した電圧となる。
一方、図６（ｂ）に示すように、ｎが奇数のときには、密な基準電圧Ｖｒｆ１、Ｖｒｆ２・・・Ｖｒｆ５、Ｖｒｆ６・・・Ｖｒｆ１１、Ｖｒｆ１２はそれぞれ、−８ＬＳＢ、−６ＬＳＢ・・・０ＬＳＢ、２ＬＳＢ・・・１２ＬＳＢ、１４ＬＳＢに対応した電圧となる。

ここで、−５ＬＳＢ〜１３ＬＳＢに対応する基準電圧と入力アナログ信号の比較結果が２０ＬＳＢの範囲で量子化した下位３ビットのデータを表すことになる。したがって、第２比較部２２から出力される出力信号Ｓｆ１〜Ｓｆ２０は、ｎが偶数のとき、図６（ａ）に示すように、Ｓｆ１〜Ｓｆ１９が下位３ビットを表すデータとなり、ｎが奇数のときには、図６（ｂ）に示すように、Ｓｆ２〜Ｓｆ２０が下位３ビットを表すデータとなる。

第２比較部２２から出力される下位３ビットに相当する出力信号Ｓｆ１〜Ｓｆ２０は、第２補正回路２４へと送出される。第２補正回路２４は第１補正回路１４と同様に、ビット誤りなどの訂正を行い、訂正後の出力信号Ｓｆ’を合成回路３２に出力する。

合成回路３２は、上位５ビットを表す出力信号Ｓｃ１’〜Ｓｃ３１’と、下位３ビットを表す出力信号Ｓｆ１’〜Ｓｆ２０を合成して入力アナログ信号Ｖｉｎをデジタル変換した８ビットのデジタル信号Ｖｏｕｔを出力する。
この合成回路３２は、第１補正回路１４から出力される選択信号Ｖｓｅｌを参照し、第１変換部１０による判定の結果、上位５ビットを表すｎが奇数であったか、偶数であったかを識別する。

合成回路３２は、ｎが偶数のとき、第２補正回路２４から出力される補正後の出力信号Ｓｆ１’〜Ｓｆ２０’のうちＳｆ１’〜Ｓｆ１９’を下位３ビットのデータとして、出力信号Ｓｃ１’〜Ｓｃ３１’と合成し、８ビットのデジタル信号を生成する。
また、合成回路３２は、ｎが奇数のとき、第２補正回路２４から出力される補正後の出力信号Ｓｆ１’〜Ｓｆ２０’のうちＳｆ２’〜Ｓｆ２０’を下位３ビットのデータとして、出力信号Ｓｃ１’〜Ｓｃ３１’と合成し、８ビットのデジタル信号を生成する。

以上のように構成されたＡＤコンバータ１００の動作について説明する。
図７は、ＡＤコンバータ１００の動作を表すタイミングチャートである。
ＡＤコンバータ１００には、基準となるクロック信号ＣＬＫが入力されている。図中、φ１は、第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３１がサンプリング処理および電圧比較動作を行うタイミングを、φ２は、第２比較部２２のコンパレータＣＭＰｆ１〜ＣＭＰｆ１２がサンプリング処理を行うタイミングを、φ２’は、第２比較部２２のコンパレータＣＭＰｆ１〜ＣＭＰｆ１２が電圧比較を行うタイミングを指示する信号である。これらのタイミング信号φ１、φ２、φ２’は、外部から入力されたクロック信号ＣＬＫにもとづき、ＡＤコンバータ１００の内部で生成される。

基準となるクロック信号ＣＬＫがローレベルからハイレベルに遷移すると、タイミング信号φ１がハイレベルとなる。タイミング信号φ１がハイレベルの期間、第１比較部１２のコンパレータＣＭＰｃ１〜ＣＭＰｃ３１は入力アナログ信号Ｖｉｎのサンプリング処理を行う。その後、タイミング信号φ１がローレベルに遷移すると同時に、コンパレータＣＭＰｃ１〜ＣＭＰｃ３１は、電圧比較を行う。上述のようにコンパレータＣＭＰｃ１〜ＣＭＰｃ３１は、チョッパ型コンパレータに代えて高速なラッチ型コンパレータを用いて構成されているため、高速な電圧比較を行い、その比較結果をラッチすることができる。

タイミング信号φ１がハイレベルとなると同時に、タイミング信号φ２もハイレベルに立ち上がる。このタイミング信号φ２をトリガーとして、第２比較部２２のコンパレータＣＭＰｆ１〜ＣＭＰｆ１２は入力アナログ信号Ｖｉｎのサンプリング処理を行う。

タイミング信号φ１がローレベルに遷移し、第１変換部１０による電圧比較によって上位３ビットの量子化が行われると、出力信号Ｓｃ１’〜Ｓｃ３１’が合成回路３２および基準電圧生成部３０に出力される。この出力信号Ｓｃ１’〜Ｓｃ３１’によって基準電圧生成部３０においてオンすべきスイッチＳＷが選択され、密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２が出力される。密な基準電圧Ｖｒｆ１〜Ｖｒｆ１２が第２比較部２２に対して出力され、電圧が安定するのを待って、タイミング信号φ２’がハイレベルに遷移する。タイミング信号φ２’がハイレベルとなると、第２比較部２２のコンパレータＣＭＰｆ１〜ＣＭＰｆ１２は電圧比較を行い、下位３ビットのデータに対応する出力信号Ｓｆ１〜Ｓｆ２０を出力する。この出力信号Ｓｆ１〜Ｓｆ２０は、第２補正回路２４により補正され、補正後の出力信号Ｓｆ１’〜Ｓｆ２０’が合成回路３２へと出力される。

合成回路３２は、選択信号Ｖｓｅｌにもとづいて、出力信号Ｓｆ１’〜Ｓｆ２０’から下位３ビットのデータを取得し、上位５ビットを表す出力信号Ｓｃ１’〜Ｓｃ３１’と合成して、入力アナログ信号Ｖｉｎを８ビットで量子化した出力信号Ｖｏｕｔを出力する。

以上のように、本実施の形態に係るＡＤコンバータ１００は、上位ビットの変換を行う第１比較部１２に、従来のチョッパ型コンパレータに代えて、高速な電圧比較を行うことが可能なラッチ型コンパレータを用いている。その結果、第２比較部２２のコンパレータがサンプリング処理の完了後、速やかに電圧比較動作に移行できるため、第１比較部１２および第２比較部２２において同時にサンプリング処理を行った場合でも、第２比較部２２の入力電圧Ｖｉｎが変動するのを抑えることができる。そのため、従来のチョッパ型コンパレータを用いたＡＤコンバータのように、入力段にサンプルホールド回路を必要としないため、回路規模を小さくすることができ、消費電流の低減を図ることが可能となる。

さらに、本実施の形態に係るＡＤコンバータ１００において、基準電圧生成部３０は、第２変換部２０に対して複数の密な基準電圧Ｖｒｆを２ＬＳＢ刻みにて出力しており、かつ、上位ビットが１ＬＳＢｕ異なるごとに、奇数番目の接続ノードと偶数番目の接続ノードから交互に密な基準電圧Ｖｒｆを出力している。そのため、第２変換部２０におけるオーバーラップ量を１／２ＬＳＢｕ（＝４ＬＳＢ）以上に設定した場合でも、基準電圧生成部３０において、各接続ノードＮＤに接続されるスイッチを２個以下とすることができ、回路規模の増加を抑えることができる。
逆に言えば、本実施の形態に係るＡＤコンバータ１００によれば、オーバーラップ量を増加させても、基準電圧生成部３０内部に設けられるスイッチの数が増加しないため、回路規模を増加を抑えつつ、ＡＤ変換の精度を向上することができる。

これは、特に、本実施の形態のように、第１変換部１０の第１比較部１２のコンパレータとして、高速であるが精度が低いラッチ型コンパレータなどを用いる際に、上位ビットの生成において誤差が発生した場合でも、下位ビットの生成において、オーバーラップ量を増加させることによって、ＡＤ変換の精度を保持できることを意味するため、全体として、従来のチョッパ型コンパレータにより構成した２ステップフラッシュＡＤコンバータと同等の変換精度を保持しつつ、サンプルホールド回路を省略することができるため、回路規模を縮小することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

たとえば、実施の形態では、第１変換部１０より生成された上位ビットｎが奇数の場合と偶数の場合でスイッチＳＷｉａとＳＷｉｂを切り替えることによって第２比較部２２の共通のコンパレータを用いたがこれには限定されない。すなわち、第２比較部２２に、上位ビットｎが奇数と偶数の場合でそれぞれ使用するコンパレータを別々に設けてもよい。この場合でも、基準電圧生成部３０の抵抗Ｒの１つの接続ノードＮＤに接続されるスイッチＳＷの数を２個以下とすることができ、さらに、配線を、従来の２ステップフラッシュ型のＡＤコンバータと同様にすることができる。

本実施の形態において、ＡＤコンバータ１００を構成する素子はすべて一体集積化されていてもよく、複数の集積回路に分けて構成されていても良い。どの部分を集積化するかは、コストや占有面積などによって決めればよい。

本発明の実施の形態に係るＡＤコンバータの構成を示すブロック図である。 基準電圧生成部の全体構成を示す回路図である。 チョッパ型コンパレータを用いて構成したインターポレーティング型コンパレータを示す回路図である。 第２変換部により生成される下位ビットおよびオーバーラップ量を示す図であり、第１変換部により生成された上位ビットと、密な基準電圧Ｖｒｆ〜Ｖｒｆとの対応関係を示す図である。 基準電圧生成部の構成の一部を示す回路図である。 図６（ａ）、（ｂ）はそれぞれ、上位ビットを表すｎが奇数のとき、偶数のときの第２比較部の動作状態を示す図である。 ＡＤコンバータの動作を表すタイミングチャートである。

符号の説明

１００ ＡＤコンバータ、 １０ 第１変換部、 １２ 第１比較部、 １４ 第１補正回路、 ２０ 第２変換部、 ２２ 第２比較部、 ２４ 第２補正回路、 ＣＭＰｃ コンパレータ、 ＣＭＰｆ コンパレータ、 ３０ 基準電圧生成部、 ３２ 合成回路。

Claims (4)

1. ２ステップフラッシュ型アナログデジタル変換器であって、
   複数の粗い基準電圧と、複数の密な基準電圧を生成する基準電圧生成部と、
   前記複数の粗い基準電圧と変換対象となる入力アナログ信号を比較し、上位ビットのデータを生成する第１変換部と、
   前記複数の密な基準電圧と前記入力アナログ信号を比較し、下位ビットのデータを生成する第２変換部と、を備え、
   前記第１変換部と前記第２変換部は、外部から入力される同一のクロック信号をトリガーとして前記入力アナログ信号のサンプリング処理を行い、前記第１変換部は、前記入力アナログ信号のサンプリング処理の完了後、サンプリング処理された前記入力アナログ信号と前記粗い基準電圧との比較により上位ビットのデータを生成し、前記第２変換部は、前記入力アナログ信号のサンプリング処理から前記第２変換部における下位ビットのデータの生成までの処理を前記クロック信号の１周期内に完了することを特徴とするアナログデジタル変換器。
2. 前記第１変換部は、前記入力アナログ信号のサンプリング処理を行い、サンプリング処理された前記入力アナログ信号と前記複数の粗い基準電圧を比較してその比較結果をラッチ可能な複数のラッチ型コンパレータを含むことを特徴とする請求項１に記載のアナログデジタル変換器。
3. 前記第２変換部は、チョッパ型コンパレータを含むことを特徴とする請求項１または２に記載のアナログデジタル変換器。
4. 前記第２変換部は、前記入力アナログ信号のサンプリング処理から所定時間経過した後に、前記入力アナログ信号と前記複数の密な基準電圧を比較することを特徴とする請求項１または２に記載のアナログデジタル変換器。

Images