JP2007221406A - パイプライン型ａ／ｄ変換器 - Google Patents

Abstract

【課題】参照電圧選択用のスイッチのスイッチングノイズを低減させてセトリングを向上させたパイプライン型Ａ／Ｄ変換器を提供する。
【解決手段】デジタル誤差補正回路へ出力するサブＡＤＣと次段へアナログ信号を出力するＤＡＣとを有したパイプライン型Ａ／Ｄ変換器において、初段ステージから終段の１つ前のステージのサブＤＡＣのそれぞれ３個の参照信号選択用のスイッチＳＷ５，ＳＷ６，ＳＷ７を、並列接続されたｍ個（ｍは２以上の整数）のスイッチでそれぞれ構成し、且つ該ｍ個のスイッチのオンタイミングをずらせる。
【選択図】図１

Description

本発明は、小ビットのＡ／Ｄ変換ステージ（以下、単に「ステージ」と呼ぶ。）をｎ段縦列接続し、各ステージで得られたデジタル値を演算して最終デジタル値を得るパイプライン型Ａ／Ｄ変換器に係り、特に精度向上を図ったパイプライン型Ａ／Ｄ変換器に関するものである。

従来の技術

図３に、従来から使われているパイプライン型Ａ／Ｄ変換器（例えば、非特許文献１参照）の概略構成を示し、その動作を説明する。サンプルホールド回路１０に入力したアナログ信号Ｖinは、その後段に縦列接続されているｎ数段のステージ２０１，２０２，・・・，２０ｎ内で信号処理が行われ、また各ステージの内のサブＡＤＣ（サブＡ／Ｄ変換器）によってデジタル信号に変換される。

通常、多く用いられる方式においては、第１ステージ２０１から最終の第ｎステージの１つ前のステージ２０ｎ−１では、０．５ビットの冗長を持った１．５ビット（００，０１，１０）のデジタル信号Ｄout1〜Ｄoutn-1に変換され、最終ステージ２０ｎでは２ビット（００，０１，１０，１１）のデジタル信号Ｄoutnに変換される。これらのデジタル信号Ｄout1〜Ｄoutnは、デジタル誤差補正回路３０に入力される。デジタル誤差補正回路３０では、各ステージ２０１，２０２，・・・，２０ｎで変換された１．５ビットもしくは２ビットのデジタル信号Ｄout1〜Ｄoutnの値を重み付けして加算し、最終デジタル信号Ｄoutを出力する。通常のパイプライン型Ａ／Ｄの変換器は、これらの構成によって入力アナログ信号Ｖinをデジタル信号Ｄoutに変換している。４０は各ステージ２０１〜２０ｎに供給すべき参照電圧＋Ｖref，ＳＧ，−Ｖrefを発生する参照電圧発生回路、５０は動作クロックＣＬＫを発生するクロック発生回路である。

図４は、第１ステージ２０１に多く用いられている構成の一例の概略図である。これは第１ステージ２０１から最終の第ｎステージの１つ前のステージ２０ｎ−１に多く用いられる。図４において、２１はサブＤＡＣ（サブＤ／Ａ変換器）であり、スイッチＳＷ１〜ＳＷ７とキャパシタＣｆ，Ｃｓからなり、入力アナログ信号Ｖinをサンプルホールドするサンプルホールド部２２とオペアンプ２３を有し、入力アナログ信号Ｖinをサンプリングしホールドする。＋Ｖref，−Ｖrefは前記した参照電圧、ＳＧは信号接地（０Ｖ）である。２４はサブＡＤＣ（サブＡ／Ｄ変換器）であり、入力アナログ信号Ｖinを参照電圧＋Ｖref/４，−Ｖref/４と比較するコンパレータ２５と、その比較結果をデコードおよびエンコードするデコーダ／エンコーダ２６を有する。

まず、サンプリング期間中には、サブＤＡＣ２１において、スイッチＳＷ１，ＳＷ３，ＳＷ４をオンにし、これら以外の全てのスイッチをオフにして、入力アナログ信号Ｖinの電荷をキャパシタＣｆ，Ｃｓに蓄える。また、このサンプリング期間中において、サブＡＤＣ２４のコンパレータ２５では入力アナログ信号Ｖinのレベルを参照電圧＋Ｖref/４，−Ｖref/４と比較する。

次に、ホールド期間中には、サブＤＡＣ２１において、スイッチＳＷ１，ＳＷ３，ＳＷ４をオフにしてＳＷ２をオンにする。また、サブＡＤＣ２４では、サンプリング期間中にコンパレータ２５で比較した結果に応じてスイッチＳＷ５，ＳＷ６，ＳＷ７のいずれか１つをオンにする制御信号をサブＤＡＣ２１に対して出力するとともに、０．５ビットの冗長を持った１．５ビットのデジタル信号Ｄout1をデコーダ／エンコーダ２６からデジタル誤差補正回路３０に対して出力する。

すなわち、サンプリングした入力アナログ信号Ｖinに対して、次のように処理する。
Vin＞＋Vref/４の時は、スイッチＳＷ５をオン、Ｄout1＝１０
−Vref/４＜Vin≦＋Vref/４の時は、スイッチＳＷ６をオン、Ｄout1＝０１
Vin＜−Vref/４の時は、スイッチＳＷ７をオン、Ｄout1＝００
これにより、スイッチＳＷ５，ＳＷ６，ＳＷ７によって、Ｖref、ＳＧ（＝０Ｖ)、−Ｖrefのいずれか１つがキャパシタＣｓの片端に接続される。

以上により、サンプル時に蓄えられる電荷Ｑsampleと、ホールド時に蓄えられる電荷Ｑholdは、次のようになる。
Ｑsample＝Vin×(Cf＋Cs)
Ｑhold ＝Cf×Vout1＋Cs×Ref
Ｖout1はオペアンプ２３の出力電圧である。Ｒefはサンプリング期間中にサブＡＤＣ２４のコンパレータ２５において、入力アナログ信号Ｖinのレベルと参照電圧＋Ｖref/４，−Ｖref/４とを比較した結果によって選択されたＶref、ＳＧ（＝０Ｖ)、−Ｖrefのいずれか１つであり、スイッチＳＷ５〜ＳＷ７で決まる。

ここで電荷保存則により、Ｑsample＝Ｑholdが成立するので、
Vin×(Cf+Cs)＝Cf×Vout1＋Cs×Ref
となり、Ｖout1は次の通りとなる。
Vout1＝Vin×(Cf＋Cs)/Cf−(Cs/Cf)×Ref
＝Vin×(1＋Cs/Cf)−(Cs/Cf)×Ref (1)
この式(1)より、入出力特性は次のようになる。
Vin＞＋Vref/4の時は Vout1＝Vin×(１＋Cs/Cf)−(Cs/Cf)×Vref
−Vref/4＜Vin≦＋Vref/4の時は Vout1＝Vin×(１＋Cs/Cf)
Vin＜−Vref/4の時は Vout1＝Vin×(１＋Cs/Cf)＋(Cs/Cf)×Vref

従って、Ｃｓ＝Ｃｆとすると、入出力特性は次のようになる。
Vin＞＋Vref/4の時は Vout1＝２Vin−Vref
−Vref/4＜Vin≦＋Vref/4の時は Vout1＝２Vin
Vin＜−Vref/4の時は Vout1＝２Vin＋Vref

このように、Ｃｓ＝Ｃｆとした場合の入出力特性では、出力電圧Ｖout1は入力アナログ信号Ｖinを２倍して、それからサンプリング期間中に比較したＶinのレベルに応じてＶrefを演算（減算、加算、又は何もしない）したものとなり、このＶout1が次段の第２ステージ４０２の入力アナログ信号となる。

なお、最終ステージ２０ｎでは、前段ステージから入力する出力アナログ電圧Ｖoutn-1のレベルを参照電圧＋Ｖref/４，ＳＧ（０Ｖ），−Ｖref/４と比較して、２ビット（００，０１，１０，１１）のデジタル信号Ｄoutｎをデジタル誤差補正回路３０に対して出力する。この最終ステージ２０ｎにはサブＤＡＣ２１は設けられていない。

図３に述べたステージを用いたパイプライン型Ａ／Ｄ変換器のタイミングチャートを図５に示す。このように、従来使われているパイプライン型Ａ／Ｄの変換器では、図４に示す構成のステージを、第１ステージ２０１から最終の第ｎステージの１つ前のステージ２０ｎ−１内に備え、デジタル誤差補正回路３０で図６に示す演算処理を行い、その結果をＡ／Ｄ変換器の出力Ｄoutとしている。図６では、ステージの段数を７段とし、各ステージの出力デジタル値を（０，１）としたときの例を示す図であり、Ａ／Ｄ変換値としては（０１１１１１１１）が出力する。
Andrew M.Abo and Paul R.Gray, "A 1.5-V,10-bit,14.3-MS/s CMOS Pipeline Analog-to-Digital Converter" IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.34,NO.5,MAY 1999

ところで、上記したパイプライン型Ａ／Ｄ変換器を動作させる場合に、各ステージ２１０〜２０ｎ−１でのサブＡＤＣ２１の参照電圧選択用のスイッチＳＷ５，ＳＷ６，ＳＷ７が、参照電圧＋Ｖref，ＳＧ，−Ｖrefの選択時にオン，オフするとき、スイッチイングノイズが発生し、このためにセトリングが悪化し、Ａ／Ｄ変換器の分解能を向上させることが困難となる。

本発明の目的は、参照電圧選択用のスイッチのスイッチングノイズを低減させてセトリングを向上させたパイプライン型Ａ／Ｄ変換器を提供することである。

請求項１にかかる発明のパイプライン型Ａ／Ｄ変換器は、入力アナログ信号をサンプルホールドするサンプルホールド回路と、該サンプルホールド回路の出力側に前段からの出力アナログ信号を入力するよう縦列接続された複数のステージと、該各ステージで得られたデジタル信号を入力して演算し最終デジタル信号を出力するデジタル誤差補正回路とを具備し、前記複数のステージの内の初段ステージから終段ステージの１つ前のステージまでの各ステージは、前記出力アナログ信号を入力しＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣと、オペアンプをもち前記サブＡＤＣで得られたデジタル信号に応じて参照信号選択用の３個のスイッチの１個により選択される参照電圧と前記出力アナログ信号とによって決まる次段への出力アナログ信号を出力するサブＤＡＣとを有し、且つ前記複数のステージの内の終段ステージは、該終段ステージの１つ前のステージの出力アナログ信号をＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣを有するパイプライン型Ａ／Ｄ変換器において、前記初段ステージから終段の１つ前のステージの前記サブＤＡＣのそれぞれ３個の前記参照信号選択用のスイッチは、並列接続されたｍ個（ｍは２以上の整数）のスイッチでそれぞれ構成され、該ｍ個のスイッチはオンタイミングがずれていることを特徴とする。
請求項２にかかる発明のパイプライン型Ａ／Ｄ変換器は、入力アナログ信号をサンプルホールドするサンプルホールド回路と、該サンプルホールド回路の出力側に前段からの出力アナログ信号を入力するよう縦列接続された複数のステージと、該各ステージで得られたデジタル信号を入力して演算し最終デジタル信号を出力するデジタル誤差補正回路とを具備し、前記複数のステージの内の初段ステージから終段ステージの１つ前のステージまでの各ステージは、前記出力アナログ信号を入力しＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣと、オペアンプをもち前記サブＡＤＣで得られたデジタル信号に応じて参照信号選択用の３個のスイッチの１個により選択される参照電圧と前記出力アナログ信号とによって決まる次段への出力アナログ信号を出力するサブＤＡＣとを有し、且つ前記複数のステージの内の終段ステージは、該終段ステージの１つ前のステージの出力アナログ信号をＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣを有するパイプライン型Ａ／Ｄ変換器において、前記初段ステージから終段の１つ前のステージの前記サブＤＡＣのそれぞれ３個の前記参照信号選択用のスイッチの内のオンすべきスイッチは、前記初段ステージから終段の１つ前のステージ毎に、そのオンタイミングがずれ、且つ終段に至るほどオンタイミングが遅くなっていることを特徴とする。
請求項３にかかる発明は、請求項２に記載のパイプライン型Ａ／Ｄ変換器において、前記初段ステージから終段の１つ前のステージの前記サブＤＡＣのそれぞれ３個の前記参照信号選択用のスイッチは、並列接続されたｍ個（ｍは２以上の整数）のスイッチでそれぞれ構成され、該ｍ個のスイッチはオンタイミングがずれていることを特徴とする。
請求項４にかかる発明は、請求項３に記載のパイプライン型Ａ／Ｄ変換器において、前記初段ステージから終段ステージの１つ前のステージまでの各ステージのそれぞれ３個の前記参照信号選択用のスイッチの内のオンすべき全てのスイッチは、オンタイミングが互いにずれていることを特徴とする。
請求項５にかかる発明は、請求項１、３又は４に記載のパイプライン型Ａ／Ｄ変換器において、前記ｍ個のスイッチは、それが１個のスイッチで構成されるときのオン抵抗のｍ倍のオン抵抗を有することを特徴とする。

本発明によれば、参照電圧選択用のスイッチがオンするとき、そのオンタイミングがずれるように動作するので、スイッチングノイズを低減させてセトリングを向上させることができ、分解能を向上させることができる。

本発明の実施例では、第１ステージから最終の前のステージの参照電圧選択用の各スイッチを２個の並列スイッチで構成して（すなわち、ｍ＝２とする）、オンすべきときにそのオンタイミングをずらし、および／又は、オンすべき２以上のスイッチがあるときには後段のステージのスイッチほどオンタイミングを遅くする。これにより、電荷の移動を緩和させてスイッチノイズの低減をはかる。

図１は本発明のパイプライン型Ａ／Ｄ変換器の最終段ステージ２０ｎを除く各ステージ２０１〜２０ｎ−１のサブＤＡＣ２１の参照電圧選択用のスイッチＳＷ５，ＳＷ６，ＳＷ７の説明図である。従来では図１(a)に示すように、スイッチＳＷ５，ＳＷ６，ＳＷ７をそれぞれ１個のスイッチで構成してスイッチングを行っていたので、オンタイミングでのキャパシタＣｓや参照電圧発生回路４０に対する電荷の移動が急峻となって、前記したようにスイッチングノイズが発生してセトリング悪化の問題が生じていた。

そこで、実施例１では、図１(b)に示すように、スイッチＳＷ５を２個の並列接続スイッチＳＷ５Ａ，ＳＷ５Ｂにより構成する。このスイッチＳＷ５Ａ，ＳＷ５ＢをＭＯＳトランジスタで構成するときは、スイッチＳＷ５を１個のＭＯＳトランジスタで構成するときのゲート幅の１／２とする。つまり、スイッチＳＷ５Ａ，ＳＷ５Ｂのオン抵抗の値を、１個のスイッチＳＷ５のオン抵抗の値の２倍にする。

スイッチＳＷ５をオンさせるときは、最初にスイッチＳＷ５Ａをオンさせ、それから若干の時間ｔ１が経過した後に、スイッチＳＷ５Ｂをオンさせる。この時間ｔ１は、それが短すぎると電荷移動をずらす効果が減殺され、長すぎるとセトリングが悪くなるので、両者を考慮して適当な時間に設定する。スイッチＳＷ５をオフさせるときは、両スイッチＳＷ５Ａ，ＳＷ５Ｂを同時にオフさせる。

各ステージ２０１〜２０ｎ−１のサブＤＡＣ２１の参照電圧選択用の他のスイッチＳＷ６，ＳＷ７についても、スイッチＳＷ５と同様に２個のスイッチで構成し、オンのタイミングを時間ｔ１だけずらせる。以上により、参照電圧選択用のスイッチＳＷ５、ＳＷ６，ＳＷ７をオンさせるときのキャパシタＣｓや参照電圧発生回路４０に対する電荷の移動を緩和させて、スイッチングノイズを低減させることができ、セトリングを向上させることができる。

図２は本発明のパイプライン型Ａ／Ｄ変換器の最終段ステージ２０ｎを除く各ステージ２０１〜２０ｎ−１のサブＤＡＣ２１の参照電圧選択用のスイッチＳＷ５の説明図である。ここでは、図２(a)に示すように、各ステージ２０１〜２０ｎ−１のスイッチＳＷ５が同時にオン／オフする場合について説明する。参照電圧選択用のスイッチＳＷ５，ＳＷ６，ＳＷ７のオンタイミングは各ステージ２０１〜２０ｎ−１で同じであるが、後段のステージになるほど必要とされるセトリングが緩和されるというパイプライン型Ａ／Ｄ変換器特有の性質がある。

そこで、実施例２では、各ステージ２０１〜２０ｎ−１のサブＤＡＣ２１の参照電圧選択用のスイッチＳＷ５が同時にオンする場合、そのオンのタイミングを、各ステージ２０１〜２０ｎ−１で異ならせて、ステージの後段になるほど大きく遅らせるようにする。図２(b)はこれを示す図であり、第１ステージ２０１のスイッチＳＷ５のオンタイミングに対して、第２ステージ２０２のスイッチＳＷ５のオンタイミングを時間ｔ１だけ遅らせ、以下後段のステージになるほど時間ｔ１づつ遅らせる。このずらせる時間ｔ１は必ずしも同一である必要はない。

参照電圧選択用のスイッチＳＷ５，ＳＷ６，ＳＷ７は、各ステージ２０１〜２０ｎ−１のサブＤＡＣ２１において、前記したスイッチＳＷ５のように同一のものがオンされるとは限らないが、各ステージ２０１〜２０ｎ−１でオンするスイッチについて、上記のようにそのオンタイミングを後段のステージに至るほど遅くする。これによって、キャパシタＣｓや参照電圧発生回路４０に対する電荷の移動が緩和され、スイッチノイズを低減できる。

なお、前記実施例１と前記実施例２を組み合わせて構成することもできる。この場合は、オンすべき全スイッチについて、オンタイミングが必要に応じてずれて、重ならないようにすることで、参照電圧発生回路４０からの電荷の移動がより緩和され、スイッチノイズをより低減できる。

本発明の実施例１のパイプライン型Ａ／Ｄ変換器の各ステージ２０１〜２０ｎ−１の参照電圧選択用のスイッチの説明図である。 本発明の実施例２のパイプライン型Ａ／Ｄ変換器の各ステージ２０１〜２０ｎ−１の参照電圧選択用のスイッチの説明図である。 従来のパイプライン型Ａ／Ｄ変換器のブロック図である。 図３のパイプライン型Ａ／Ｄ変換器のステージ２０１のブロック図である。 図３のパイプライン型Ａ／Ｄ変換器の動作のタイミングチャートである。 図３のパイプライン型Ａ／Ｄ変換器のデジタル誤差補正回路の動作説明図である。

符号の説明

１０：サンプルホールド回路
２０１：第１ステージ、２０２：第２ステージ、２０ｎ−１：終段の１段前のステージ、２０ｎ：最終ステージ、２１：サブＤＡＣ、２２：サンプルホールド部、２３：オペアンプ、２４：サブＡＤＣ、２５：コンパレータ、２６：デコーダ／エンコーダ
３０：デジタル誤差補正回路
４０：参照電圧発生回路
５０：クロック発生回路

Claims (5)

1. 入力アナログ信号をサンプルホールドするサンプルホールド回路と、該サンプルホールド回路の出力側に前段からの出力アナログ信号を入力するよう縦列接続された複数のステージと、該各ステージで得られたデジタル信号を入力して演算し最終デジタル信号を出力するデジタル誤差補正回路とを具備し、
   前記複数のステージの内の初段ステージから終段ステージの１つ前のステージまでの各ステージは、前記出力アナログ信号を入力しＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣと、オペアンプをもち前記サブＡＤＣで得られたデジタル信号に応じて参照信号選択用の３個のスイッチの１個により選択される参照電圧と前記出力アナログ信号とによって決まる次段への出力アナログ信号を出力するサブＤＡＣとを有し、
   且つ前記複数のステージの内の終段ステージは、該終段ステージの１つ前のステージの出力アナログ信号をＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣを有するパイプライン型Ａ／Ｄ変換器において、
   前記初段ステージから終段の１つ前のステージの前記サブＤＡＣのそれぞれ３個の前記参照信号選択用のスイッチは、並列接続されたｍ個（ｍは２以上の整数）のスイッチでそれぞれ構成され、該ｍ個のスイッチはオンタイミングがずれていることを特徴とするパイプライン型Ａ／Ｄ変換器。
2. 入力アナログ信号をサンプルホールドするサンプルホールド回路と、該サンプルホールド回路の出力側に前段からの出力アナログ信号を入力するよう縦列接続された複数のステージと、該各ステージで得られたデジタル信号を入力して演算し最終デジタル信号を出力するデジタル誤差補正回路とを具備し、
   前記複数のステージの内の初段ステージから終段ステージの１つ前のステージまでの各ステージは、前記出力アナログ信号を入力しＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣと、オペアンプをもち前記サブＡＤＣで得られたデジタル信号に応じて参照信号選択用の３個のスイッチの１個により選択される参照電圧と前記出力アナログ信号とによって決まる次段への出力アナログ信号を出力するサブＤＡＣとを有し、
   且つ前記複数のステージの内の終段ステージは、該終段ステージの１つ前のステージの出力アナログ信号をＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣを有するパイプライン型Ａ／Ｄ変換器において、
   前記初段ステージから終段の１つ前のステージの前記サブＤＡＣのそれぞれ３個の前記参照信号選択用のスイッチの内のオンすべきスイッチは、前記初段ステージから終段の１つ前のステージ毎に、そのオンタイミングがずれ、且つ終段に至るほどオンタイミングが遅くなっていることを特徴とするパイプライン型Ａ／Ｄ変換器。
3. 請求項２に記載のパイプライン型Ａ／Ｄ変換器において、
   前記初段ステージから終段の１つ前のステージの前記サブＤＡＣのそれぞれ３個の前記参照信号選択用のスイッチは、並列接続されたｍ個（ｍは２以上の整数）のスイッチでそれぞれ構成され、該ｍ個のスイッチはオンタイミングがずれていることを特徴とするパイプライン型Ａ／Ｄ変換器。
4. 請求項３に記載のパイプライン型Ａ／Ｄ変換器において、
   前記初段ステージから終段ステージの１つ前のステージまでの各ステージのそれぞれ３個の前記参照信号選択用のスイッチの内のオンすべき全てのスイッチは、オンタイミングが互いにずれていることを特徴とするパイプライン型Ａ／Ｄ変換器。
5. 請求項１、３又は４に記載のパイプライン型Ａ／Ｄ変換器において、
   前記ｍ個のスイッチは、それが１個のスイッチで構成されるときのオン抵抗のｍ倍のオン抵抗を有することを特徴とするパイプライン型Ａ／Ｄ変換器。

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