JP2002335157A

JP2002335157A - アナログ・ディジタル変換回路

Info

Publication number: JP2002335157A
Application number: JP2001138305A
Authority: JP
Inventors: Shinji Tanabe; 晋司田辺
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2001-05-09
Filing date: 2001-05-09
Publication date: 2002-11-22
Anticipated expiration: 2021-05-09
Also published as: US20020167437A1; JP3559534B2; US6501412B2

Abstract

(57)【要約】【課題】誤差の発生と遅延の少ないＡＤ変換回路を提
供する。【解決手段】量子化器２０の入力端子２１ａに与えら
れる電圧Ｖ１は、電圧比較器２２で基準電圧Ｖｒｅｆと
比較されると共に、差動増幅器２３で基準電圧Ｖｒｅｆ
との差の電圧が２倍に増幅され、更に差動増幅器２４で
基準電圧Ｖｒｅｆとの差の電圧が２倍に反転増幅され
る。差動増幅器２３，２４の出力電圧はアナログスイッ
チ２６，２７に与えられ、電圧比較器２２の比較結果の
信号Ｓ２２で一方が選択されて出力端子２９ａに出力さ
れる。また、信号Ｓ２２はＥＮＯＲ２８において、前段
のディジタルデータで論理値の補正が行われ、ディジタ
ルデータとして出力端子２９ｄに出力される。このよう
な量子化器２０を直列に接続することにより、任意のビ
ット数のディジタルデータを精度良くかつ高速に得るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ電圧をデ
ィジタルデータに変換するアナログ・ディジタル（以
下、「ＡＤ」という）変換回路に関するものである。

【０００２】

【従来の技術】図２（ａ），（ｂ）は、従来のＡＤ変換
回路の一例を示す図であり、同図（ａ）は回路構成図、
及び同図（ｂ）はその動作説明図である。このＡＤ変換
回路は、並列型のＡＤ変換器（以下、「ＡＤＣ」とい
う）を直列に複数個接続した直並列型と呼ばれるもの
で、図２（ａ）に示すように、アナログの入力信号ＡＩ
が与えられる入力端子１を有している。入力端子１に
は、Ｍ（例えば、Ｍ＝３）ビットＡＤＣ２が接続されて
いる。ＭビットＡＤＣ２は、２^Ｍ−１個の電圧比較器を
用いて、入力信号ＡＩをＭビットのディジタルデータＳ
２に変換するものである。

【０００３】ＭビットＡＤＣ２の出力側には、ディジタ
ルデータＳ２をアナログ電圧Ｓ３に変換するディジタル
・アナログ変換器（以下、「ＤＡＣ」という）３が接続
されている。ＤＡＣ３の出力側は、差分回路４の−入力
端子に接続され、この差分回路４の＋入力端子には、入
力端子１から入力信号ＡＩが与えられるようになってい
る。

【０００４】差分回路４は、＋入力端子に与えられる電
圧と、−入力端子に与えられる電圧の差を差分電圧Ｓ４
として出力するものであり、この差分回路４の出力側
に、２ ^Ｍの増幅度を有する増幅器（ＡＭＰ）５が接続さ
れている。増幅器５の出力側には、Ｎ（例えば、Ｎ＝
４）ビットＡＤＣ６が接続されている。

【０００５】ＭビットＡＤＣ２の出力側には、更にＮビ
ットシフタ７が接続されている。Ｎビットシフタ７は、
ディジタルデータＳ２をＮビットだけ上位桁にシフトす
るもので、この出力側が加算器８の第１の入力側に接続
されている。加算器８は、第１及び第２の入力側に与え
られるディジタルデータを加算するもので、この第２の
入力側にＮビットＡＤＣ６から出力されるディジタルデ
ータＳ６が与えられるようになっている。そして、加算
器８の出力側が出力端子９に接続され、この出力端子９
からＭ＋ＮビットのディジタルデータＤＯが出力される
ようになっている。

【０００６】次に動作を説明する。入力端子１には、例
えば図２（ｂ）に示すようなアナログの入力信号ＡＩが
与えられる。サンプリング時刻Ｔｓにおいて，入力信号
ＡＩの電圧Ｖ１が、（５／８）ＶＤＤと（６／８）ＶＤ
Ｄの間であると、ＭビットＡＤＣ２から出力されるディ
ジタルデータＳ２の値は、“１０１”となる。ディジタ
ルデータＳ２は、ＤＡＣ３に与えられ、このＤＡＣ３か
ら（５／８）ＶＤＤのアナログ電圧Ｓ３が出力されて差
分回路４の−入力端子に与えられる。

【０００７】一方、差分回路４の＋入力端子には、入力
端子１から入力信号ＡＩの電圧Ｖ１与えられているの
で、この差分回路４から出力される差分電圧Ｓ４は、Ｖ
１−（５／８）ＶＤＤとなる。差分電圧Ｓ４は、増幅器
５で２^Ｍ倍（＝８倍）に増幅され、アナログ電圧Ｓ５と
してＮビットＡＤＣ６に与えられる。アナログ電圧Ｓ５
は、ＮビットＡＤＣ６で４ビットのディジタルデータＳ
６（例えば、値“０１１０”）に変換されて加算器８に
与えられる。

【０００８】一方、ＭビットＡＤＣ２から出力されたデ
ィジタルデータＳ２は、Ｎビットシフタ７に与えられ、
４ビットだけ上位桁にシフトされる。これにより、Ｎビ
ットシフタ７から出力されるディジタルデータＳ７の値
は、“１０１００００”となる。ディジタルデータＳ７
は、加算器８でディジタルデータＳ６と加算され、“１
０１０１１０”の値を持つ７ビットのディジタル信号Ｄ
Ｏが出力される。

【０００９】このように、直並列型のＡＤ変換回路は、
最初のＭビットＡＤＣ２で粗く上位のディジタルデータ
Ｓ２を求め、次にＮビットＡＤＣ６で差分電圧Ｓ４から
下位のディジタルデータＳ６を求めるようにしている。
これにより、必要な電圧比較器の数は、ＭビットＡＤＣ
２及びＮビットＡＤＣ６で、それぞれ７個及び１５個と
なり、合計２２個となる。一方、７ビットの並列一括変
換型のＡＤ変換回路の場合、必要な電圧比較器の数は２
^７−１＝１２７個となる。従って、並列一括変換型のＡ
Ｄ変換回路に比べて少ない数の電圧比較器で、比較的高
速にＡＤ変換を行うことができる。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
直並列型のＡＤ変換回路では、次のような課題があっ
た。即ち、最初のＭビットＡＤＣ２でＡＤ変換を行った
後、ディジタルデータＳ２をＤＡＣ３によって、再びア
ナログ電圧Ｓ３に戻さなければならない。この時、ＤＡ
変換によって遅延が生ずる。また、差分回路４及び増幅
器５におけるアナログ電圧の処理により、誤差が拡大す
るおそれがあった。このため、処理時間の遅延と変換精
度の劣化を生じやすいという課題があった。本発明は、
前記従来技術が持っていた課題を解決し、誤差の発生と
遅延の少ないＡＤ変換回路を提供するものである。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、入力されるアナログ電
圧を基準電圧と比較してディジタルデータに変換すると
共に、該入力されたアナログ電圧と変換したディジタル
データに対応する電圧との差の電圧を出力する複数の量
子化器を直列に接続したＡＤ変換回路において、量子化
器を次のように構成している。

【００１２】即ち、この量子化器は、入力されるアナロ
グ電圧と基準電圧を比較して比較結果を出力する比較手
段と、前記入力されるアナログ電圧と前記基準電圧の差
の電圧をそのまま増幅する第１の増幅手段と、前記入力
されるアナログ電圧と前記基準電圧の差の電圧を反転し
て増幅する第２の増幅手段と、前記比較手段の比較結果
に基づいて前記第１または第２の増幅手段の出力電圧を
選択して出力するスイッチ手段と、前記比較手段の比較
結果及び前段の量子化器から与えられるディジタルデー
タに基づいて、ディジタルデータを生成して出力するデ
ータ出力手段とを備えている。

【００１３】第１の発明によれば、以上のようにＡＤ変
換回路を構成したので、次のような作用が行われる。ア
ナログ電圧が量子化器に入力されると、比較手段におい
て、そのアナログ電圧と基準電圧が比較される。また、
アナログ電圧と基準電圧の差の電圧が、第１の増幅手段
でそのまま増幅されると共に、第２の増幅手段で反転し
て増幅される。第１及び第２の増幅手段の出力電圧はス
イッチ手段に与えられ、比較手段から与えられる比較結
果に基づいていずれか１つの出力電圧が選択され、後段
の量子化器に出力される。更に、比較手段の比較結果は
データ出力手段に与えられ、このデータ出力手段におい
て、前段の量子化器から与えられるディジタルデータに
基づいて、ディジタルデータが生成されて出力される。

【００１４】第２の発明は、第１の発明のＡＤ変換回路
において、複数の量子化器の間に、前段の量子化器から
出力される出力電圧とディジタルデータをクロック信号
に基づいて保持して後段の量子化器に与える保持手段を
設けている。第２の発明によれば、次のような作用が行
われる。前段の量子化器から出力される出力電圧とディ
ジタルデータは、クロック信号に基づいて保持手段に保
持され、後段の量子化器に与えられる。これにより、複
数段の量子化器によるパイプライン処理が可能になる。

【００１５】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すＡＤ変換回路の構成図であ
る。このＡＤ変換回路は、１ビットの量子化器を直列に
ｎ（例えば、ｎ＝８）個接続して、アナログ電圧をｎビ
ットのディジタルデータに変換するものである。

【００１６】このＡＤ変換回路は、アナログの入力信号
ＡＩが与えられる入力端子１１を有している。入力端子
１１には、サンプル・ホールド部（ＳＨ）１２が接続さ
れている。サンプル・ホールド部１２は、図示しないク
ロック信号のタイミングに従って、入力信号ＡＩの電圧
Ｖ１を保持して出力するものである。サンプル・ホール
ド部１２の出力側には、１ビットの量子化器２０_８，２
０_７，…，２０_１が順次直列に接続されている。

【００１７】各量子化器２０_８〜２０_１は、いずれも同
様の構成であるので、以下、初段の量子化器２０_８につ
いて説明する。量子化器２０_８は、前段からアナログ電
圧が与えられる入力端子２１ａと、前段の量子化結果の
ディジタルデータが与えられる入力端子２１ｄを有して
いる。入力端子２１ａはサンプル・ホールド部１２の出
力側に接続され、入力端子２１ｄは電源電圧ＶＤＤに接
続されてレベル“Ｈ”が与えられている。

【００１８】入力端子２１ａは、比較手段（例えば、電
圧比較器）２２の＋入力端子と、増幅手段（例えば、差
動増幅器）２３の＋入力端子と、差動増幅器２４の−入
力端子に共通に接続されている。また、電圧比較器２２
の−入力端子と、差動増幅器２３の−入力端子と、差動
増幅器２４の＋入力端子には、電源電圧ＶＤＤを１／２
に分圧して生成された基準電圧Ｖｒｅｆが共通に与えら
れるようになっている。

【００１９】電圧比較器２２は、＋入力端子と−入力端
子に与えられる電圧を比較し、＋入力端子の電圧が−入
力端子の電圧よりも高いときに、レベル“Ｈ”の信号Ｓ
２２を出力するものである。また、電圧比較器２２は、
＋入力端子の電圧が−入力端子の電圧よりも低い時に
は、レベル“Ｌ”の信号Ｓ２２を出力するようになって
いる。

【００２０】差動増幅器２３，２４は、いずれも演算増
幅器と入力抵抗及び帰還抵抗で構成され、＋入力端子と
−入力端子に与えられる電圧の差を２倍に増幅して出力
するものである。差動増幅器２３では、＋入力端子が入
力端子２１ａに接続され、−入力端子に基準電圧Ｖｒｅ
ｆが与えられているので、この入力端子２１ａに与えら
れる電圧と基準電圧Ｖｒｅｆの差の電圧がそのまま２倍
に増幅されて出力される。一方、差動増幅器２４では、
−入力端子が入力端子２１ａに接続され、＋入力端子に
基準電圧Ｖｒｅｆが与えられているので、この入力端子
２１ａに与えられる電圧と基準電圧Ｖｒｅｆの差の電圧
が反転され、２倍に増幅されて出力されるようになって
いる。

【００２１】差動増幅器２３，２４の出力側は、それぞ
れスイッチ手段（例えば、アナログスイッチ（ＳＷ））
２６，２７を介して、アナログの出力端子２９ａに接続
されている。アナログスイッチ２６，２７は、ＭＯＳト
ランジスタを使用したトランスファ・ゲートで、電圧比
較器２２から出力される信号Ｓ２２によってオン／オフ
制御されるスイッチである。アナログスイッチ２６は、
信号Ｓ２２が“Ｈ”のときにオンとなり、“Ｌ”のとき
にオフとなるように設定されている。一方、アナログス
イッチ２７は、信号Ｓ２２が“Ｌ”のときにオンとな
り、“Ｈ”のときにオフとなるように設定されている。

【００２２】入力端子２１ｄは、データ出力手段（例え
ば、否定的排他的論理和ゲート、以下、「ＥＮＯＲ」と
いう）２８の第１の入力側に接続されている。ＥＮＯＲ
２８の第２の入力側には、電圧比較器２２からの信号Ｓ
２２が与えられるようになっている。また、ＥＮＯＲ２
８の出力側は、量子化結果のディジタルデータを出力す
るための出力端子２９ｄに接続されている。

【００２３】ＥＮＯＲ２８は、２つの入力信号が同じ論
理レベルのときに“Ｈ”を出力し、異なる論理レベルの
ときに“Ｌ”を出力するものである。従って、入力端子
２１ｄに与えられる信号が“Ｈ”であれば、信号Ｓ２２
がそのまま出力端子２９ｄに出力され、この入力端子２
１ｄに与えられる信号が“Ｌ”であれば、信号Ｓ２２の
論理レベルが反転されて、出力端子２９ｄに出力される
ようになっている。

【００２４】量子化器２０_８の出力端子２９ａ，２９ｄ
は、それぞれ次段の量子化器２０_７の入力端子２１ａ，
２１ｄに接続されると共に、この出力端子２９ｄから
は、ディジタル変換された最上位ビットのディジタルデ
ータＢ８が出力されるようになっている。

【００２５】図３は、図１の動作の一例を示す説明図で
ある。以下、この図３を参照しつつ、図１のＡＤ変換回
路の動作を説明する。入力端子１１に与えられるアナロ
グの入力信号ＡＩは、図示しないクロック信号のタイミ
ングに従って、サンプル・ホールド部１２に保持されて
量子化器２０ _８の入力端子２１ａに与えられる。

【００２６】量子化器２０_８の入力端子２１ａに与えら
れた電圧Ｖ１が、例えば図３に示すように、基準電圧Ｖ
ｒｅｆ（＝（１／２）ＶＤＤ）と電源電圧ＶＤＤの間の
エリア３Ａに存在すると、この量子化器２０_８の電圧比
較器２２から出力される信号Ｓ２２は“Ｈ”となる。

【００２７】一方、量子化器２０_８の入力端子２１ｄに
は、“Ｈ”の信号が固定的に与えられているので、ＥＮ
ＯＲ２８の出力信号は“Ｈ”となり、この量子化器２０
_８の出力端子２９ｄから出力される最上位ビットのディ
ジタルデータＢ８は、“Ｈ”（＝“１”）となる。

【００２８】また、“Ｈ”の信号Ｓ２２によって、アナ
ログスイッチ２６がオンとなり、アナログスイッチ２７
はオフとなる。これにより、エリア３Ａが差動増幅器２
３によって２倍のエリア３Ｂ（ＧＮＤ〜ＶＤＤ）に増幅
される。従って、差動増幅器２３の＋入力端子と−入力
端子の差の電圧（Ｖ１−Ｖｒｅｆ）も２倍に増幅され、
電圧Ｖ２として出力端子２９ａに出力される。電圧Ｖ２
は、次段の量子化器２０_７の入力端子２１ａに与えられ
る。

【００２９】次段の量子化器２０_７の入力端子２１ａに
与えられた電圧Ｖ２が、基準電圧Ｖｒｅｆと接地電位Ｇ
ＮＤの間のエリア３Ｃに存在すると、この量子化器２０
_７の電圧比較器２２から出力される信号Ｓ２２は“Ｌ”
となる。一方、量子化器２０ _７の入力端子２１ｄには、
量子化器２０_８から“Ｈ”の信号が与えられているの
で、ＥＮＯＲ２８の出力信号は“Ｌ”となり、この量子
化器２０_７の出力端子２９ｄから出力されるディジタル
データＢ７は、“Ｌ”（＝“０”）となる。

【００３０】また、“Ｌ”の信号Ｓ２２によって、アナ
ログスイッチ２７がオンとなり、アナログスイッチ２６
はオフとなる。これにより、エリア３Ｃが差動増幅器２
３によって２倍のエリア３Ｄ（ＶＤＤ〜ＧＮＤ）に増幅
される。従って、差動増幅器２４の＋入力端子と−入力
端子の差の電圧（Ｖ１−Ｖｒｅｆ）も２倍に反転増幅さ
れ、電圧Ｖ３として出力端子２９ａに出力される。電圧
Ｖ３は、３段目の量子化器２０_６の入力端子２１ａに与
えられる。

【００３１】３段目の量子化器２０_６の入力端子２１ａ
に与えられた電圧Ｖ３が、基準電圧Ｖｒｅｆと電源電位
ＶＤＤの間のエリア３Ｅに存在すると、この量子化器２
０_６の電圧比較器２２から出力される信号Ｓ２２は
“Ｈ”となる。一方、量子化器２０_６の入力端子２１ｄ
には、量子化器２０_７から“Ｌ”の信号が与えられてい
るので、ＥＮＯＲ２８の出力信号は“Ｌ”となり、この
量子化器２０_７の出力端子２９ｄから出力されるディジ
タルデータＢ６は、“Ｌ”（＝“０”）となる。

【００３２】また、“Ｈ”の信号Ｓ２２によって、アナ
ログスイッチ２６がオンとなり、アナログスイッチ２７
はオフとなる。これにより、エリア３Ｅが差動増幅器２
３によって２倍のエリア３Ｆ（ＧＮＤ〜ＶＤＤ）に増幅
される。従って、差動増幅器２３の＋入力端子と−入力
端子の差の電圧（Ｖ１−Ｖｒｅｆ）も２倍に増幅され、
電圧Ｖ４として出力端子２９ａに出力される。電圧Ｖ４
は、４段目の量子化器２０_５の入力端子２１ａに与えら
れる。以下、同様に、縦続接続された量子化器２０_５，
２０_４，…，２０_１の出力端子２９ｄから、量子化され
たディジタルデータＢ５，Ｂ４，…，Ｂ１がそれぞれ出
力される。

【００３３】以上のように、この第１の実施形態のＡＤ
変換回路は、各段の量子化器２０において、電圧比較器
２２と、２つの差動増幅器２３，２４とが同時に動作
し、この電圧比較器２２の比較結果の信号Ｓ２２に従っ
て、差動増幅器２３，２４のいずれかの出力信号が選択
されるように構成している。これにより、電圧比較器の
比較結果に基づいて、差動増幅器の動作が開始する従来
のＡＤ変換回路に比べて、処理の遅延時間を短縮するこ
とができるという利点がある。

【００３４】（第２の実施形態）図４は、本発明の第２
の実施形態を示すＡＤ変換回路の構成図であり、図１中
の要素と共通の要素には共通の符号が付されている。こ
のＡＤ変換回路では、図１中の各段の量子化器２０_８，
２０_７，…，２０_１の間に、アナログ電圧を保持するた
めのサンプル・ホールド部１３_８，１３_７，…，１３_２
と、ディジタルデータを保持するためのラッチ１４_８，
１４_７，…，１４_２を設けている。これらのサンプル・
ホールド部１３_８〜１３_２とラッチ１４_８〜１４_２は、
サンプル・ホールド部１２と共に、クロック信号ＣＬＫ
のタイミングに従って、アナログ電圧及びディジタルデ
ータを保持するものである。

【００３５】以上のように、この第２の実施形態のＡＤ
変換回路は、各段の量子化器２０の間に、アナログ電圧
を保持するサンプル・ホールド部１３とディジタルデー
タを保持するラッチ１４を有している。これにより、各
段の量子化器２０がクロック信号ＣＬＫに同期して順次
ＡＤ変換処理を行う、いわゆるパイプライン動作が可能
になり、第１の実施形態と同様の利点に加えて、連続し
てＡＤ変換を行う場合に、動作速度を向上することがで
きるという利点がある。

【００３６】（第３の実施形態）図５は、本発明の第３
の実施形態を示す２ビットの並列量子化器の構成図であ
る。この並列量子化器３０は、図１中の各量子化器２０
に代えて用いられるもので、３個の電圧比較器を使用す
ることによって、２ビットのディジタルデータを生成す
ることができるようになっている。

【００３７】並列量子化器３０は、サンプル・ホールド
部１２または前段の並列量子化器３０から、アナログの
入力電圧ＶＩが与えられる入力端子３１ａと、前段の量
子化結果のディジタルデータの上位ビットＤｕが与えら
れる入力端子３１ｄを有している。入力端子３１ａは、
電圧比較器３２ａ，３２ｂ，３２ｃの＋入力端子と、差
動増幅器３３_３，３３_２の＋入力端子と、差動増幅器３
４_１，３４_０の−入力端子に共通に接続されている。

【００３８】また、この並列量子化器３０では、電源電
圧ＶＤＤを１／４に分圧した基準電圧ＶＲ１が電圧比較
器３２ｃの−入力端子と差動増幅器３４_０の＋入力端子
に与えられるようになっている。また、電源電圧ＶＤＤ
を２／４に分圧した基準電圧ＶＲ２が、電圧比較器３２
ｂと差動増幅器３３_２の−入力端子と、差動増幅器３４
_１の＋入力端子に与えられ、電源電圧ＶＤＤを３／４に
分圧した基準電圧ＶＲ３が、電圧比較器３２ａと差動増
幅器３３_３の−入力端子に与えられるようになってい
る。

【００３９】電圧比較器３２ａ〜３２ｃは、＋入力端子
と−入力端子に与えられる電圧を比較し、＋入力端子の
電圧が−入力端子の電圧よりも高いときに、それぞれ
“Ｈ”の信号Ｓ３２ａ〜Ｓ３２ｃを出力するものであ
る。信号Ｓ３２ａ〜Ｓ３２ｃは、後述する制御部４０に
与えられるようになっている。

【００４０】差動増幅器３３_３，３３_２，３４_１，３４
_０は、＋入力端子と−入力端子に与えられる電圧の差を
４倍に増幅して出力するものである。差動増幅器３
３_３，３３_２では、＋入力端子が入力端子３１ａに接続
され、−入力端子に基準電圧ＶＲ３，ＶＲ２が与えられ
ているので、この入力端子３１ａに与えられる入力電圧
ＶＩと基準電圧ＶＲ３，ＶＲ２との差の電圧がそのまま
４倍に増幅されて出力される。一方、差動差動増幅器３
４_１，３４_０は、−入力端子が入力端子３１ａに接続さ
れ、＋入力端子に基準電圧ＶＲ２，ＶＲ１が与えられて
いるので、この入力端子３１ａに与えられる入力電圧Ｖ
Ｉと基準電圧ＶＲ２，ＶＲ１の差の電圧が反転され、４
倍に増幅されて出力されるようになっている。

【００４１】差動増幅器３３_３，３３_２，３４_１，３４
_０の出力側は、それぞれアナログスイッチ３６_３，３６
_２，３６_１，３６_０を介して、アナログの出力端子３７
ａに接続されている。アナログスイッチ３６_３〜３６_０
は、それぞれ制御部４０から与えられる信号Ｓ４０_３，
Ｓ４０_２，Ｓ４０_１，Ｓ４０_０によってオン／オフ制御
されるスイッチである。アナログスイッチ３６_３〜３６
_０は、信号Ｓ４０_３〜Ｓ４０_０が“Ｈ”のときにオンと
なり、“Ｌ”のときにオフとなるように設定されてい
る。

【００４２】図６は、図５中の制御部４０の一例を示す
構成図である。この制御部４０は、電圧比較器３２ａ〜
３２ｃから出力される信号Ｓ３２ａ〜Ｓ３２ｃに基づい
て、アナログスイッチ３６_３〜３６_０の内のいずれか１
つをオンにするための信号Ｓ４０_３〜Ｓ４０_０を生成す
る機能を有している。また制御部４０は、入力端子３１
ｄから与えられる前段の並列量子化器３０の上位ビット
Ｄｕと、電圧比較器３２ａ〜３２ｃの信号Ｓ３２ａ〜Ｓ
３２ｃに基づいて、２ビットのディジタルデータＤｕ，
Ｄｌを生成して出力する機能を有している。

【００４３】即ち、制御部４０は、インバータ４１ａ〜
４１ｃと３入力の論理積ゲート（以下、「ＡＮＤ」とい
う）４２_０〜４２_３を組み合わせた論理回路によって、
信号Ｓ３２ａ〜Ｓ３２ｃから信号Ｓ４０_３〜Ｓ４０_０を
生成するように構成されている。

【００４４】また、信号Ｓ３２ａ〜Ｓ３２ｃに対応する
２ビットのデータＢｕ，Ｂｌを生成するための、排他的
論理和ゲート（以下、「ＥＯＲ」という）４３_１，４３
_２を有している。更に、ＥＯＲ４３_１，４３_２で生成さ
れた２ビットのデータＢｕ，Ｂｌは、ＥＮＯＲ４４_１，
４４_２に与えられ、前段から与えられる上位ビットＤｕ
によって、値の補正が行われて２ビットのディジタルデ
ータＤｕ，Ｄｌが出力されるようになっている。

【００４５】次に、図６を参照しつつ、図５の並列量子
化器３０の動作を説明する。例えば、入力端子３１ａに
入力される入力電圧ＶＩが基準電圧ＶＲ１（＝（１／
４）ＶＤＤ）以下であれば、電圧比較器３２ａ〜３２ｃ
から出力される信号Ｓ３２ａ〜Ｓ３２ｃは、すべて
“Ｌ”となる。これに従い、図６の制御部４０におい
て、ＡＮＤ４２_０から出力される信号Ｓ４０_０が“Ｈ”
となり、ＡＮＤ４２_１〜４２_３から出力される信号Ｓ４
０_１〜Ｓ４０_３が“Ｌ”となる。これにより、アナログ
スイッチ３６_０がオンとなり、差動増幅器３４_０の出力
側が出力端子３７ａに接続される。

【００４６】差動増幅器３４_０では、＋入力端子に基準
電圧ＶＲ１が印加され、−入力端子に入力電圧ＶＩが印
加されているので、（１／４）ＶＤＤ−ＶＩの電圧が４
倍に増幅される。即ち、入力電圧ＶＩは、反転されて増
幅される。そして、この差動増幅器３４_０で増幅された
電圧が、出力端子３７ａからアナログの出力電圧ＶＯと
して出力される。

【００４７】更に、ＥＯＲ４３_１，４３_２によって、信
号Ｓ３２ａ〜Ｓ３２ｃに基づいて２ビットのデータＢ
ｕ，Ｂｌ（＝“００”）が生成され、ＥＮＯＲ４４_１，
４４_２の第１の入力側に与えられる。これにより、ＥＮ
ＯＲ４４_１，４４_２の第２の入力側に与えられている前
段の上位ビットＤｕが“Ｈ”であれば、データＢｕ，Ｂ
ｌはそのままディジタルデータＤｕ，Ｄｌ（＝“０
０”）として、出力端子３７ｄ，３７ｅに出力される。
一方、前段の上位ビットＤｕが“Ｌ”であれば、データ
Ｂｕ，Ｂｌは反転されて、ディジタルデータＤｕ，Ｄｌ
（＝“１１”）として、出力端子３７ｄ，３７ｅに出力
される。

【００４８】また、例えば入力端子３１ａに入力される
入力電圧ＶＩが基準電圧ＶＲ２（＝（２／４）ＶＤＤ）
と基準電圧ＶＲ３（＝（３／４）ＶＤＤ）の間にあれ
ば、電圧比較器３２ａの信号Ｓ３２ａは“Ｌ”、電圧比
較器３２ｂ，３２ｃの信号Ｓ３２ｂ，Ｓ３２ｃは“Ｈ”
となる。これにより、信号Ｓ４０_２が“Ｈ”となり、ア
ナログスイッチ３６_２がオンとなって、差動増幅器３３
_２の出力側が出力端子３７ａに接続される。

【００４９】差動増幅器３３_２では、＋入力端子に入力
電圧ＶＩが印加され、−入力端子に基準電圧ＶＲ２が印
加されているので、ＶＩ−（２／４）ＶＤＤの電圧が４
倍に増幅される。即ち、入力電圧ＶＩは、反転されずに
そのまま増幅される。そして、この差動増幅器３３_２で
増幅された電圧が、出力端子３７ａから出力電圧ＶＯと
して出力される。

【００５０】更に、ＥＯＲ４３_１，４３_２によって、信
号Ｓ３２ａ〜Ｓ３２ｃに基づいて２ビットのデータＢ
ｕ，Ｂｌ（＝“１０”）が生成され、ＥＮＯＲ４４_１，
４４_２の第１の入力側に与えられる。これにより、デー
タＢｕ，Ｂｌは、前段の上位ビットＤｕの値に応じて補
正処理がおこなわれ、ディジタルデータＤｕ，Ｄｌとし
て、出力端子３７ｄ，３７ｅに出力される。以上のよう
に、この第３の実施形態の並列量子化器３０は、１回の
動作で２ビットの量子化が可能であるので、図１中の量
子化器２０の利点に加えて、処理時間を１／２に短縮す
ることができるという利点がある。

【００５１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。（ａ）図１の量子化器２０は１ビット、図５の並列量
子化器３０は２ビットのものであるが、更に多ビットの
並列量子化器を用いても良い。（ｂ）直列に接続する量子化器２０等の段数は任意で
あり、所望のディジタルデータのビット数に応じて決定
すれば良い。（ｃ）差動増幅器２３，２４は、演算増幅器を用いた
構成としているが、例えば高入力インピーダンス型等の
ものに置き換えることができる。

【００５２】（ｄ）アナログスイッチ２６，２７は、
ＭＯＳトランジスタを使用したトランスファ・ゲートの
ものを例示したが、アナログ電圧をオン／オフできるも
のであれば、どのようなものでも良い。（ｅ）図５中の制御部４０の回路は、図６に例示した
ものに限定されない。（ｆ）初段の量子化器（例えば、図１中の量子化器２
０_８）では、前段からディジタルデータが与えられない
ので、ＥＮＯＲ２８等を削除することができる。また、最終段の量子化器では、アナログ電圧を出力する
必要がないので、差動増幅器２３，２４や、アナログス
イッチ２６，２７等を削除することができる。

【００５３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力されるアナログ電圧と基準電圧の差をそ
のまま増幅する第１の増幅手段と、反転して増幅する第
２の増幅手段を有している。これにより、比較結果を待
たずに後段に出力するアナログ電圧を生成することがで
きるので、遅延時間を短縮することができる。また、比
較手段と第１及び第２の増幅手段で、同一の基準電圧を
使用しているので、変換誤差を小さくすることができ
る。

【００５４】第２の発明によれば、各段の量子化器の間
にアナログの電圧とディジタルデータをクロック信号に
基づいて保持する保持手段を設けている。これにより、
パイプライン処理を行うことが可能になり、連続してＡ
Ｄ変換を行う場合の変換速度を向上することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＡＤ変換回路の
構成図である。

【図２】従来のＡＤ変換回路の一例を示す図である。

【図３】図１の動作の一例を示す説明図である。

【図４】本発明の第２の実施形態を示すＡＤ変換回路の
構成図である。

【図５】本発明の第３の実施形態を示す２ビットの並列
量子化器の構成図である。

【図６】図５中の制御部４０の一例を示す構成図であ
る。

【符号の説明】

１１，２１，３１入力端子１２，１３サンプル・ホールド部１４ラッチ２０量子化器２２，３２電圧比較器２３，２４，３３，３４差動増幅器２６，２７，３６アナログスイッチ２８ＥＮＯＲ（否定的排他的論理和ゲート）２９，３７出力端子３０並列量子化器４０制御部

Claims

【特許請求の範囲】

【請求項１】入力されるアナログ電圧を基準電圧と比
較してディジタルデータに変換すると共に、該入力され
たアナログ電圧と変換したディジタルデータに対応する
電圧との差の電圧を出力する複数の量子化器を直列に接
続したアナログ・ディジタル変換回路において、前記量子化器は、前記入力されるアナログ電圧と前記基準電圧を比較して
比較結果を出力する比較手段と、前記入力されるアナログ電圧と前記基準電圧の差の電圧
をそのまま増幅する第１の増幅手段と、前記入力されるアナログ電圧と前記基準電圧の差の電圧
を反転して増幅する第２の増幅手段と、前記比較手段の比較結果に基づいて前記第１または第２
の増幅手段の出力電圧を選択して出力するスイッチ手段
と、前記比較手段の比較結果及び前段の量子化器から与えら
れるディジタルデータに基づいて、前記ディジタルデー
タを生成して出力するデータ出力手段とを、備えたことを特徴とするアナログ・ディジタル変換回
路。
【請求項２】前記複数の量子化器の間に、前段の量子
化器から出力される出力電圧とディジタルデータをクロ
ック信号に基づいて保持して後段の量子化器に与える保
持手段を、設けたことを特徴とする請求項１記載のアナ
ログ・ディジタル変換回路。