JP2010068444A - パイプライン型a/dコンバータ及びパイプライン型a/dコンバータの制御方法 - Google Patents
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Abstract
【解決手段】パイプライン型A/Dコンバータのステージが、アナログ入力信号Vinをサンプリングするサンプルキャップ307a、307b、多値出力回路306、スイッチ304a、304c、304dと、サンプリングされたVinを後段の他のステージに転送するスイッチ304bと、複数の調整スイッチ304e〜304hを備え、この調整スイッチを切替えてサンプル動作を制御する多値出力回路306と、を備えたパイプライン型A/Dコンバータにおいて、多値出力回路306が、Voutがホールド動作の実行後に変動しないタイミングで調整スイッチ304f〜304hを切替える。
【選択図】 図3
Description
2つのサンプルホールド回路は、それぞれアナログスイッチSW1、SW2、キャパシタC1、C2を直列に接続した回路と、アナログスイッチSW3、SW4、キャパシタC3、C4直列に接続した回路とで構成され、両者は直列接続されている。各サンプルホールド回路において2つのキャパシタの静電容量は相等しい。
本発明は、上記した点に鑑みてなされたものであり、高速動作が可能でありながら、消費電力を増大させることがないパイプライン型A/Dコンバータを提供することを目的とする。
(パイプライン型A/Dコンバータの構成)
図1は、本実施形態のパイプライン型A/Dコンバータのブロック図である。本実施形態のパイプライン型A/Dコンバータは、アナログ入力信号AinをNビットのデジタル出力信号Doutに変換するコンバータである。このため、アナログ入力信号Ainをサンプルホールドする入力サンプルホールド回路(図中にS/Hと記す)101と、各ビットを決定するための縦列接続されたk個のステージ(図中にSと記す)S1、S2…Skと、各ステージにおいて決定されたn桁のデジタル出力信号dj(jは1〜k)を格納するメモリ103と、メモリ103に格納されたデジタル出力信号djに基づいてアナログ入力信号AinのA/D変換値をデジタル出力信号Doutを演算する演算回路104と、を有している。
ステージS1〜Skは直列に接続され、各々入力されるアナログ入力信号Vinに基づいてn桁のデジタル出力信号djをメモリ103に送出する。また、各ステージでは、入力されたアナログ入力信号Vinが、デジタル出力信号djのD/A変換結果に基づいて変換され、アナログ出力信号Voutとして次のステージに出力される。
演算回路104は、メモリ103に格納されたデジタル出力信号djに基づいて演算し、N桁のデジタル出力信号Doutを出力する。デジタル出力信号Doutを算出するための演算は、次のように行われる。
このような処理を繰り返し、ステージS1のデジタル出力d1の最下位桁とステージS2のデジタル出力d2の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Doutとして出力される。
d1=001、d2=100、d3=101,d4=111
図2の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Doutとして、「010011011」の値が得られる。
図3は、本実施形態のパイプライン型A/Dコンバータのステージを説明するための図であって、複数のステージのうちの1つの回路構成を示している。なお、図1に示したステージS1〜Skの各々は、同一の回路構成を有しているから、図3によるステージの説明を、全てのステージS1〜Skの説明に代えるものとする。
各ステージは、前段のステージ(ステージS1についてはサンプルホールド回路S/H101)からアナログ入力信号Vinを入力し、デジタル出力信号djを出力すると共に、後段のステージがある場合には、後段のステージにアナログ出力信号Voutを出力する回路である。
また、本実施形態のパイプライン型A/Dコンバータは、図1に示したサンプルホールド回路S/H101の出力をA/D変換器301のデジタル出力のビット数に応じた所定のゲインGで増幅する増幅器305を備えている。パイプライン型A/D変換器では、増幅器305のゲインGを、入力されたA/D変換器301のデジタル出力信号djの桁数がnの時、2の(n−1)乗としなければならない。
多値出力回路306に含まれるスイッチ304f、スイッチ304g、スイッチ304hの開閉は、A/D変換器301の出力結果にしたがって行われる。以上のスイッチ304a〜304hは、いずれもアナログスイッチである。
また、図中に符号303を付して示した箇所は、サミングノード(図中にNodeと記す)であり、電荷を保存することができる。
また、サンプルキャップ307a、307b、スイッチ304a、304c、304d、304e及び多値出力回路306はデジタル出力信号djをアナログ信号に変換する構成であって、D/Aサブコンバータとして機能する。
図4は、図3に示したA/D変換器301を説明するためのブロック図である。A/D変換器301は、サンプリングトリガーφ1Fを入力し、サンプリングトリガーφ1Fの立下がりに同期してアナログ入力信号Vinの値を確定する。判定回路401、402は、確定されたアナログ入力信号Vinの値と、予め設定されている基準電圧(1/3)Vr、(−1/3)Vrとを比較し、結果をデジタル出力信号djとして出力する。
なお、図4は、1.5bitのA/D変換器におけるコンパレータの構成を表している。(m+0.5)bitA/D変換器の場合は、コンパレータが(2の(m+1)乗−1)個必要であり、その基準電圧は(1、3、5、…、(2の(m+1)乗−3))/(2の(m+1)乗−1)としなければならない。
以下、以上説明した構成のステージの動作を説明する。
アナログ入力信号Vinは、スイッチ304cのオンによってサンプルキャップ307aに導かれ、スイッチ304dのオンによってサンプルキャップ307bに導かれる。サンプルキャップ307a、CAP307bは、アナログ入力信号Vinの電荷をチャージしてサンプリング(サンプル動作とも記す)を行う。
また、アナログ入力信号Vinは、A/D変換器301にも入力し、デジタル出力信号djに変換される。デジタル出力信号djは、図1に示したメモリ103に出力され、また、分岐されて多値出力回路306を介し、スイッチ304f〜304hに導かれる。
図3に示した例では、スイッチ304fがオンして電圧値+VrVを出力する端子と接続している。また、スイッチ304gがオンした場合には電圧値0Vを出力する端子と接続し、スイッチ304hがオンした場合には電圧値−VrVを出力する端子と接続する。
ここで、図3中に示したサンプルトリガーφ1F、φ2F及びクロックφ1、φ2について説明する。
図5(a)〜(d)は、サンプルトリガーφ1F、φ2F及びクロックφ1、φ2の出力タイミングを説明するためのタイミングチャートであって、縦軸に信号値High(H)、Low(L)を、横軸に時間を示している。図5(a)は、サンプルトリガーφ1Fのタイミングチャートである。図5(b)は、クロックφ1のタイミングチャートである。図5(c)はクロックφ2のタイミングチャートであり、図5(d)はサンプルトリガーφ2Fのタイミングチャートである。図5(e)は、多値出力回路306の動作Stateを示したタイミングチャートである。
図中に示したt1、t2、t3、t4、t5は、いずれもパイプライン型A/Dコンバータの動作タイミングを示すものであって、t1はサンプリングフェイズに含まれる任意のタイミングである。また、t2はサンプリングが行われるサンプリングタイムを示している。t3はサンプリングフェイズの終了からホールドフェイズの開始以までの任意のタイミングを示し、t4はA/D変換器301の演算結果がサミングノード(Node303)へ反映されるタイミングを示している。t5は、ホールドフェイズの開始タイミングを示している。
なお、本実施形態では、サンプルトリガーφ1F、サンプルトリガーφ2Fとクロックφ1、クロックφ2との立上り、立下りの時間差を1ns程度としている。しかし、本実施形態は、このような構成に限定されるものでなく、時間差をさらに大きく、または小さく設定することができるのは言うまでもない。
図7は、図5に示したt1のタイミング、すなわちサンプルフェイズにおけるステージの状態を表した図である。サンプルフェイズでは、スイッチ304cがオンされてアナログ入力信号Vinがサンプルキャップ307aに導かれる。また、スイッチ304dがオンされて、アナログ入力信号Vinがサンプルキャップ307bに導かれる。さらに、スイッチ304aがオンするので、サンプルキャップ307a、307bに電荷がチャージされてサンプル動作が行われる。
図8は、図5中t2のタイミング、すなわちサンプリングタイミングにおけるステージの状態を表した図である。サンプリングタイミングでは、スイッチ304aがオフされる。このため、サンプルCAP307a、307bにサンプリングされたアナログ入力信号Vinの電荷がサミングノード303に保存、確定される。
図9は、図5中t3のタイミング、すなわちサンプルフェイズ終了後におけるステージの状態を表した図である。サンプルフェイズ終了後、スイッチ304c、スイッチ304dがオフされて、サンプルCAP307a、307bがアナログ入力信号Vinから切り離される。
次に、本実施形態効果について説明する。図12(a)〜(f)は、本実施形態の効果について説明するための図である。図12(d)〜(f)は本実施形態の構成について示し、図12(a)〜(c)は本実施形態と対比するために記した従来例について示している。図12(a)〜(f)のいずれにおいても、縦軸は目標値であるアナログ出力信号Vout、横軸は時間を示している。図12中に示したt4、t5は、いずれも図5に示したt4、t5と同様のタイミングを指している。
図13によれば、従来技術では、A/D変換器301による演算の結果、ホールドフェイズに入ってから多値出力回路306におけるスイッチの切替によるステップ応答がアナログ出力信号Voutに表れる。このため、図3に示したノードMXからアナログ出力信号Voutへの伝達関数のステップ応答と、アナログ入力信号Vinからアナログ出力信号Voutへの伝達関数のステップ応答とがホールド動作後に重畳する。したがって、ホールド動作後のステップ応答が大きくなり、このステップ応答が収束するまでの時間、つまりセトリングが遅くなっている。
また、別の方法として、本実施形態は、A/D変換とD/A変換とを行うステージを複数個縦列接続したパイプライン型A/Dコンバータにおいて、D/Aサブコンバータによる変換の結果がサミングノード303に反映される期間の短い構造を用いるようにしてもよい。
103 メモリ
104 演算回路
301 A/D変換器
302 制御回路
303 サミングノード
304a,304b,304c,304d,304e,304f,304g,304h スイッチ
305 増幅器
306 多値出力回路
307a,307b サンプルキャップ
401,402 判定回路
Claims (5)
- アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを複数備えたパイプライン型A/Dコンバータであって、
前記ステージは、
前記アナログ入力信号をサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、
を備え、
前記サンプリング値調整回路は、
前記転送スイッチの切替による転送開始よりも早いタイミングで、前記デジタル信号の値に応じた前記アナログ入力信号の値の調整を完了することを特徴とするパイプライン型A/Dコンバータ。 - 前記サンプリング値調整回路は、
複数の調整スイッチを備え、前記デジタル信号の値に応じて前記調整スイッチを切替えることによって前記アナログ入力信号の値を調整する回路であり、
前記サンプルタイミング切替スイッチの切替によるサンプリング動作開始のタイミング以前に発生したトリガーにしたがって前記調整スイッチを切替えることを特徴とする請求項1に記載のパイプライン型A/Dコンバータ。 - 前記ステージは、
前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、
前記サンプリング値調整回路は、
前記転送スイッチの切替による転送開始よりも早いタイミングで、前記調整スイッチの切替によって生じる電圧値の変動を前記サミングノードにかかる電圧に反映させることを特徴とする請求項1に記載のパイプライン型A/Dコンバータ。 - アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するステージを複数備え、
前記ステージが、前記アナログ入力信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するサンプルタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えたパイプライン型A/Dコンバータの制御方法であって、
前記転送スイッチの切替による転送開始よりも早いタイミングで、前記サンプリング値調整回路が前記デジタル信号の値に応じた前記アナログ入力信号の値の調整を完了する調整ステップを含むことを特徴とするパイプライン型A/Dコンバータの制御方法。 - 前記調整ステップは、
前記デジタル信号の値に応じて前記調整スイッチを切替えることによって前記アナログ入力信号の値を調整し、前記サンプルタイミング切替スイッチの切替によるサンプリング動作開始のタイミング以前に発生したトリガーにしたがって前記調整スイッチを切替えることを特徴とする請求項4に記載のパイプライン型A/Dコンバータの制御方法。
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