JP2017135616A - アナログ・デジタル変換回路 - Google Patents

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俊夫 安江
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和也 北村
俊希 新井
Toshiki Arai
俊希 新井
島本 洋
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洋 島本
智彦 小杉
Tomohiko Kosugi
智彦 小杉
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Abstract

【課題】半導体チップ中におけるAD変換回路の小面積化を実現可能とするアナログ・デジタル(AD)変換回路を提供する。【解決手段】本発明のAD変換回路1は、それぞれの出力端が互いに接続された複数のキャパシタからなるキャパシタアレイ11と、当該出力端にビット判定用の信号電圧を発生させるため、キャパシタアレイ11の入力端に、変換処理対象の入力電圧、変換レンジの上限用及び下限用参照電圧、及びその上限と下限の中間電位を示す中間用参照電圧のうちいずれか1つと接続する複数のスイッチからなるスイッチアレイ12と、スイッチアレイ12における各スイッチの接続を制御するロジック回路13と、AD変換周期でサンプリングした当該入力電圧を基にロジック回路13の制御による各スイッチの接続に応じて発生する当該信号電圧を、下限用参照電圧と逐次比較し、変換ビット数の各ビット値を判定する比較器14と、を備える。【選択図】図1

Description

本発明は、半導体チップ中において、アナログ信号をデジタル信号に変換するアナログ・デジタル(AD)変換回路に関する。
CMOS回路に組み込まれるAD変換回路は、様々な情報のセンシングに不可欠であり、様々な方式が現在までに考案されている。AD変換方式の一つである従来からの逐次比較型のAD変換回路100の例を図4に示す。図4に示すAD変換回路100は、主に、キャパシタアレイ11、スイッチアレイ12、ロジック回路13、及び比較器14より構成される。このような従来からの逐次比較型のAD変換回路100は、広く一般に知られる技術でありここでは概略的に説明する。
キャパシタアレイ11はキャパシタC〜Cで構成される。スイッチアレイ12は各スイッチS〜Sで構成され、スイッチS〜Sの各一端(出力端)がそれぞれのキャパシタC〜Cの一端(入力端)に接続される。一方、スイッチS〜Sの各他端(入力端)には、AD変換対象のアナログ信号の入力電圧Vinと、AD変換を行う電圧レンジ(以下、単に「変換レンジ」と称する)の上限を決める上限用参照電圧V及びその下限を決める下限用参照電圧Vとを切り替え供給可能に構成される。また、キャパシタC〜Cの各他端(出力端)は比較器14の第1入力ノードに接続される。尚、本願明細書中、入力電圧Vinから比較器14へ信号が進む方向に、キャパシタC〜C及びスイッチS〜Sの各端部について「入力端」及び「出力端」と称する。また、本願明細書中、比較器14における2信号を比較するための2つの入力部をそれぞれ第1入力ノード及び第2入力ノードと称し、図示する例では、第1入力ノードは信号電圧Vsigの入力部として構成され、第2入力ノードは下限用参照電圧Vの入力部として構成される。
リセットスイッチSの閉動作で比較器14の第1入力ノード(信号電圧Vsigの入力部)に下限参照用電圧Vが供給されると共に、スイッチS〜Sの操作によりキャパシタC〜Cの入力端に入力電圧Vinが供給され、キャパシタC〜CはVin−Vの電圧で蓄電される。これにより、AD変換回路100のリセットとサンプリングが同時に行われる。また、リセットスイッチSの閉動作と同時にロジック回路13に保持されていた前AD変換時の比較結果もリセットされる。
このリセット状態からリセットスイッチSの開動作とともに、ロジック回路13からのスイッチ制御信号によりスイッチS〜Sを経てキャパシタC〜Cの入力端に供給する電圧をVにする。
その後、スイッチSからSに向かう順番にスイッチS〜Sを切り替え、キャパシタC〜Cの入力端の電圧をVにする。キャパシタアレイ11の容量比により、信号電圧Vsigの変化量は、スイッチSの切り替えでは1/2×(V−V)、スイッチSN−1の切替では1/4×(V−V),・・・となり、スイッチSの切り替えでは(1/2)×(V−V)となるため、スイッチSからSの切り替え毎に信号電圧Vsigと下限用参照電圧Vを比較器14により比較することにより、各ビットの値を判定する。判定結果はロジック回路13に保持される。尚、スイッチSについては、この判定作業中は下限用参照電圧Vに接続されたままである。
比較器14は、第2入力ノードにおける下限用参照電圧Vと、第1入力ノードにおける信号電圧Vsigとを当該切り替え動作に応じて逐次比較し、対応する比較結果を示すビットをロジック回路13へと供給する動作をN回繰り返し、そのN回分の判定したビット値から、入力信号Vinに対応するNビットのデジタル値を構成可能にして外部へ出力する。
当該N回の逐次比較が終了した時点でリセットスイッチSの閉動作とともにキャパシタC〜Cの各入力端が入力電圧Vinに接続され、AD変換回路100のリセットと入力信号Vinのサンプリングが行われる。尚、図示する例ではリセットスイッチSの開閉動作を行うためのサンプリング信号に関して図示していないが、外部から供給する形態やロジック回路13から供給する形態とすることができる。
ところで、図4に示すような従来の逐次比較型のAD変換回路100は、その回路中に増幅回路を含まず、キャパシタアレイ11を構成する各キャパシタ間にスイッチアレイ12を構成する各スイッチS〜Sを配置し当該スイッチS〜Sによる切り替え動作と比較器14の判定動作によってAD変換を行うために、消費電力の点で優れている。
しかしながら、従来の逐次比較型のAD変換回路100は、NビットのAD変換を行うために、容量C,C,2C,4C,…,2N−1Cをそれぞれ持つ合計N+1個のキャパシタC〜Cからなるキャパシタアレイ11を持つ必要がある。このキャパシタアレイ11の合計の容量は2Cであり、CMOS回路上に形成されるキャパシタ容量は、一般的に、その面積に比例するため、AD変換の階調が1ビット増えるごとに、キャパシタアレイ11に必要な面積は2倍となる。
一方、例えば撮像素子などでは、画素のピッチからAD変換回路をレイアウトできる面積には上限があり、近年の画素の小ピッチ化により、レイアウト面積の制約は厳しくなってきている。このような小面積化への要求は、撮像素子以外の用途においても同様である。そこで、逐次比較型AD変換回路の小面積化のために幾つかの技法が開示されている。
例えば、上位ビットと下位ビットの信号線をキャパシタで接続することにより、AD変換回路全体の容量値の合計を低減させる技法(例えば、特許文献1参照)、キャパシタの容量を可変にする技法(例えば、特許文献2参照)、或いは参照電圧を可変にすることによりキャパシタの個数を減らす技法(例えば、特許文献3参照)などがある。
特開2014−039218号公報 特開2013−021555号公報 特開2015−041896号公報
上述したように、近年では特に、半導体チップ中におけるAD変換回路の小面積化が要求されている。
このため、例えば特許文献1では、上位ビットと下位ビットの信号線をキャパシタで接続することによりAD変換回路全体の容量値の合計を低減させる技法が提案されているが、多ビット変換のAD変換回路では有効であるものの、変換ビット数によっては上位と下位を接続するキャパシタの容量が必要であることからその面積低減効果が得られない場合もある。
また、例えば特許文献2に開示されるようにキャパシタの容量を可変にする技法や、特許文献3に開示されるように参照電圧を可変にする技法では、図4に示すような典型的な逐次比較型のAD変換回路と比較して回路構造が複雑になり、設計や調整に時間がかかることや、固体ばらつきが大きくなるおそれがある。
そこで、回路構造を複雑化することなく、半導体チップ中におけるAD変換回路の小面積化を実現する技法が望まれる。
本発明の目的は、上述の問題に鑑みて、回路構造を複雑化することなく、半導体チップ中におけるAD変換回路の小面積化を実現可能とするアナログ・デジタル(AD)変換回路を提供することにある。
本発明のアナログ・デジタル変換回路は、逐次比較型のアナログ・デジタル変換回路であって、それぞれアナログ・デジタル変換処理の変換ビット数に応じた所定の比率の容量を持ち、それぞれの出力端が互いに接続された複数のキャパシタからなるキャパシタアレイと、前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理におけるビット判定用の信号電圧を発生させるために、前記キャパシタアレイの入力端に、変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか1つと接続する複数のスイッチからなるスイッチアレイと、前記スイッチアレイにおける各スイッチの接続を制御する制御手段と、前記アナログ・デジタル変換処理の変換周期でサンプリングした当該入力電圧を基に前記制御手段の制御による各スイッチの接続に応じて前記キャパシタアレイの出力端に発生する当該信号電圧を、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方と逐次比較し、前記変換ビット数の各ビット値を判定する比較器と、を備えることを特徴とする。
また、本発明のアナログ・デジタル変換回路において、前記変換ビット数Nに対し、前記キャパシタアレイが前記所定の比率として単位容量Cとしたとき容量C,C,2C,…,2N−2Cをそれぞれ持つN個のキャパシタから構成されていることを特徴とする。
また、本発明のアナログ・デジタル変換回路において、前記変換ビット数Nに対し、前記スイッチアレイがN個のスイッチから構成されていることを特徴とする。
また、本発明のアナログ・デジタル変換回路において、前記スイッチアレイは、前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最上位ビット判定用の信号電圧を発生させるためのキャパシタから最下位ビットより1ビット上位のビット判定用の信号電圧を発生させるためのキャパシタまでの各キャパシタの入力端に対して、それぞれ前記変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧のうちいずれか1つと接続する複数のスイッチと、前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最下位ビット判定用の信号電圧を発生させるためのキャパシタの入力端に対して、前記変換処理対象の入力電圧、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか1つと接続するスイッチと、から構成されていることを特徴とする。
更に、本発明による別態様のアナログ・デジタル変換回路は、アナログ・デジタル変換処理の変換ビット数を分割し並列動作する複数段のアナログ・デジタル変換部を備えるパイプライン構造のアナログ・デジタル変換回路であって、当該複数段のアナログ・デジタル変換部のうち最終段のアナログ・デジタル変換部に、本発明のアナログ・デジタル変換回路を備えることを特徴とする。
また、本発明による別態様のアナログ・デジタル変換回路において、前記複数段のアナログ・デジタル変換部が、全体でnビットのアナログ・デジタル変換処理を行うために、上位からiビット目までサイクリック型のアナログ・デジタル変換処理を行う第1のアナログ・デジタル変換部と、更にkビットのサイクリック型のアナログ・デジタル変換処理を行う第2のアナログ・デジタル変換部と、残りの(n−i−k)ビットについて逐次比較型のアナログ・デジタル変換処理を行う第3のアナログ・デジタル変換部とから構成され、前記第3のアナログ・デジタル変換部が、本発明のアナログ・デジタル変換回路で構成されていることを特徴とする。
本発明によれば、必要なキャパシタ容量を低減させることができ、回路構造を複雑化することなく、半導体チップ中におけるAD変換回路の小面積化を実現することが可能となる。
本発明による一実施形態のNビット逐次比較型のAD変換回路の概略構成を示す回路図である。 本発明による一実施形態のNビット逐次比較型のAD変換回路の動作例を表すタイミングチャートである。 本発明による一実施形態のAD変換回路を3段パイプライン構造のAD変換回路の最終段に適用した場合の構成例を概略的に示す回路図である。 従来のNビット逐次比較型のAD変換回路の概略構成を示す回路図である。
以下、図1乃至図3を参照して、本発明による一実施形態のNビット逐次比較型のアナログ・デジタル(AD)変換回路1について詳細に説明する。
図1は、本発明による一実施形態のNビット逐次比較型のAD変換回路1の概略構成を示す回路図である。図1に示すAD変換回路1は、主に、キャパシタアレイ11、スイッチアレイ12、ロジック回路13、及び比較器14より構成される。図1に示す本実施形態のAD変換回路1は、その主となる構成要素として、図4に示す従来のAD変換回路100とほぼ同様であり、このため、図1に示す本実施形態のAD変換回路1では、図4に示す従来のAD変換回路100に対し同様な機能を有する構成要素には同一の参照番号を付している。ただし、図1に示す本実施形態のAD変換回路1は、その従来のものと比較して、キャパシタアレイ11の構成が変更され、さらに参照電圧として、変換レンジの上限を決める上限用参照電圧V、下限を決める下限用参照電圧Vに加えて、変換レンジの上限と下限の中間電位を示す中間用参照電圧V=(V+V)/2が入力されている点で相違している。
変換ビット数Nに対し、キャパシタアレイ11はN個のキャパシタC〜Cで構成される。また、スイッチアレイ12はN個のスイッチS〜Sで構成され、スイッチS〜Sの各一端(出力端)がそれぞれのキャパシタC〜Cの一端(入力端)に接続される。一方、スイッチS〜Sの各他端(入力端)には、AD変換対象のアナログ信号の入力電圧Vinと、各参照電圧V,V、或いはV,Vとを切り替え供給可能に構成される。また、キャパシタC〜Cの各他端(出力端)は比較器14の第1入力ノードに接続される。尚、本願明細書中、入力電圧Vinから比較器14へ信号が進む方向に、キャパシタC〜C及びスイッチS〜Sの各端部について「入力端」及び「出力端」と称している。また、本願明細書中、比較器14における2信号を比較するための2つの入力部をそれぞれ第1入力ノード及び第2入力ノードと称しており、第1入力ノードは信号電圧Vsigの入力部として構成され、第2入力ノードは下限用参照電圧Vの入力部として構成される。
より具体的には、上位から示す複数のスイッチS〜Sは、キャパシタアレイ11の出力端に最上位ビット判定用の信号電圧Vsigを発生させるためのキャパシタCから最下位ビットより1ビット上位のビット判定用の信号電圧Vsigを発生させるためのキャパシタCまでの各キャパシタC〜Cの入力端に対して、それぞれ変換処理対象の入力電圧Vin、変換レンジの上限用参照電圧V及び下限用参照電圧Vのうちいずれか1つと接続するよう構成される。そして、スイッチSは、キャパシタアレイ11の出力端に最下位ビット判定用の信号電圧Vsigを発生させるためのキャパシタCの入力端に対して、変換処理対象の入力電圧Vin、下限用参照電圧V、及び中間用参照電圧Vのうちいずれか1つと接続するよう構成される。
リセットスイッチSの閉動作で比較器14の第1入力ノード(信号電圧Vsigの入力部)に下限参照用電圧Vが供給されると共に、スイッチS〜Sの操作によりキャパシタC〜Cの入力端に入力電圧Vinが供給され、キャパシタC〜CはVin−Vの電圧で蓄電される。これにより、AD変換回路100のリセットとサンプリングが同時に行われる。また、リセットスイッチSの閉動作と同時にロジック回路13に保持されていた前AD変換時の比較結果もリセットされる。
このリセット状態からリセットスイッチSの開動作とともに、ロジック回路13からのスイッチ制御信号によりスイッチS〜Sを経てキャパシタC〜Cの入力端に供給する電圧をVにして、その後、スイッチSからSに向かう順番にスイッチS〜Sを切り替え、キャパシタC〜Cの入力端の電圧を順番にVにする。従って、ロジック回路13は、スイッチアレイ11における各スイッチS〜Sの接続を制御する制御手段として機能する。詳細に後述するように、キャパシタアレイ11の容量比により信号電圧Vsigは変化するため、スイッチSからSの切り替え毎に信号電圧Vsigと下限用参照電圧Vを比較器14により比較することにより、各ビットの値を判定する。
比較器14は、AD変換周期でサンプリングした当該入力電圧を基にロジック回路13の制御による各スイッチS〜Sの接続に応じてキャパシタアレイ11の出力端に発生する当該信号電圧Vsigを下限用参照電圧Vと逐次比較し、当該変換ビット数Nの各ビット値を判定する。このようにして、比較器14は、第2入力ノードにおける下限用参照電圧Vと、第1入力ノードにおける逐次比較する信号電圧Vsigとを当該各スイッチS〜Sの切り替え動作に応じて逐次比較し、対応する比較結果を示すビットをロジック回路13へと供給する動作をN回繰り返し、そのN回分の判定したビット値から、入力信号Vinに対応するNビットのデジタル値を構成可能にして外部へ出力する。
当該N回の逐次比較が終了した時点でリセットスイッチSの閉動作とともにキャパシタC〜Cの各入力端が入力電圧Vinに接続され、AD変換回路1のリセットと入力信号Vinのサンプリングが行われる。尚、図示する例ではリセットスイッチSの開閉動作を行うためのサンプリング信号に関して図示していないが、外部から供給する形態やロジック回路13から供給する形態とすることができる。
図1に示す本実施形態のAD変換回路1におけるNビットのAD変換動作については詳細に後述するが、まず、従来技法と比較して相違する構成要素についてより具体的に説明する。
図1に示すように、本実施形態のAD変換回路1では、変換レンジの上限用参照電圧Vと下限用参照電圧Vに加えて、変換レンジの中間値を示す(V+V)/2で表される中間用参照電圧Vが入力される。そして、キャパシタアレイ11は、容量C,C,2C,…,2N−2Cをそれぞれ持つキャパシタC〜CのN個で構成されている。更に、スイッチアレイ12はキャパシタアレイ11に接続し信号電圧Vsigを決定するN個のスイッチS〜Sで構成されている。これらのキャパシタアレイ11及びスイッチアレイ12は、図4に示す従来のAD変換回路100と比較して少ない要素数で構成されている点に留意する。
各スイッチS〜Sは、キャパシタアレイ11のうち容量の大きいものから順にN−1個分のキャパシタC〜Cについては入力電圧Vin、及び上限及び下限用の各参照電圧V, Vを選択する構成とし、最も容量の小さい1個のキャパシタCについては、入力電圧Vin、及び中間及び下限用の各参照電圧V, Vを選択する構成としている。
続いて、本実施形態のAD変換回路1におけるNビットのAD変換動作について詳細に説明する。図2は、本発明による一実施形態のNビット逐次比較型のAD変換回路1の動作例を表すタイミングチャートである。図2には、図1のスイッチアレイ11に含まれる各スイッチS〜Sの動作を示すタイミングチャートに加えて、そのタイミングチャートに対応し信号電圧Vsigの電圧が変化する様子を表わす一例のグラフが示されている。
NビットのAD変換処理のリセットはリセットスイッチSの閉動作で行われ、リセットスイッチSを閉じてキャパシタアレイ11の出力端における信号電圧Vsigが電圧Vとなるよう接続した状態で、スイッチアレイ12を用いてキャパシタアレイ11の入力端に入力電圧Vinを接続すると、キャパシタアレイ11を構成するキャパシタC〜CはVin−Vの電圧で蓄電される。
続いて、NビットのAD変換処理のサンプリングはリセットスイッチSの開動作で行われ、キャパシタアレイ11を構成するキャパシタC〜CにVin−Vの電圧で蓄電されている状態で、リセットスイッチSを開きスイッチアレイ12を構成する全てのスイッチS〜Sを用いてキャパシタC〜Cの入力端に下限用参照電圧Vを供給するよう接続する。すると、キャパシタアレイ11に蓄えられた電荷は保存されるため、キャパシタC〜Cの出力端の信号電圧Vsigの電圧はV−(Vin−V)となる。即ち、信号電圧Vsigの電圧は、下限用参照電圧Vから(Vin−V)分だけ低下するよう変化する。
次に、最上位ビットb[N]の判定を開始する。キャパシタアレイ11のうちで最大の容量を持つキャパシタCに接続されたスイッチSについてのみ、キャパシタCに上限用参照電圧Vを加えるよう切り替える。すると、信号電圧Vsigの電圧変化はC/(C+CN−1+…+C)×(V−V)として表され、図1に示すキャパシタアレイ11の容量比から(V−V)/2となる。つまり、信号電圧Vsigの電圧はV−(Vin−V)+(V−V)/2となり、比較器14にて信号電圧Vsigと下限用参照電圧Vを比較することにより入力電圧Vinと、その比較電圧(V+V)/2の大小関係が分かる。
即ち、信号電圧Vsig ≦ 下限用参照電圧Vの場合には、入力電圧Vin ≧ 比較電圧(V+V)/2であり、比較器14にてNビット変換の最上位ビットb[N]は1であることが分かる。一方、信号電圧Vsig> 下限用参照電圧Vの場合には、入力電圧Vin < 比較電圧(V+V)/2であることから、最上位ビットb[N]は0であることが分かる。比較終了後にスイッチSは、最上位ビットb[N]=1の場合は参照電圧Vを選択し、最上位ビットb[N]=0の場合は参照電圧Vを選択する。この選択はNビットのAD変換終了まで保持される。
次に、最上位から2ビット目b[N−1]の判定を開始する。スイッチSN−1によりキャパシタCN−1に上限用参照電圧Vを接続すると、キャパシタアレイ11の容量比から信号電圧Vsigの電圧変化が(V−V)/4となる。この時の比較器14における信号電圧Vsigと下限用参照電圧Vとの比較による判定動作、並びに判定後のスイッチSN−1の選択・保持は、最上位ビットのときと同様に行われる。
そして、最下位ビットから1ビット上位となる2ビット目b[2]の判定まで、最上位ビットのときと同様に行われる。
最下位ビットb[1]に関しては、図1に示すキャパシタアレイ11の容量比から、仮にスイッチSに上限用参照電圧Vを接続すると、信号電圧Vsigの電圧変化は(V−V)/2N−1となる。これは理想値である(V−V)/2の2倍である。そこで、スイッチSの切り替え動作で中間用参照電圧VをキャパシタCに供給するよう接続することにより、信号電圧Vsigの電圧変化を(V−V)/2N−1=(V−V)/2とし下限用参照電圧Vとの比較により最下位ビットb[1]の判定を行う。
この最下位ビットの判定の終了時点で、入力信号Vinに対応するNビットのデジタル値が得られるため、AD変換回路1は次の入力信号Vinのサンプリングを開始することができる。
このように構成された本発明に係るAD変換回路1は、Nビットの階調を持つとすると、AD変換に用いるキャパシタアレイ11の容量の合計が、単位容量をCとしたときに、従来の逐次比較型のAD変換回路100では2Cであったところが、本発明に係るAD変換回路1では2N−1Cとなり、同じNビットを変換するために必要なキャパシタアレイ11の面積を減少させることができる。
そして、回路構造を複雑化することなく、半導体チップ中におけるAD変換回路1の小面積化を実現することが可能となる。
また、本発明に係るAD変換回路1では特に、簡易な回路でその面積を低減させることが可能となるため、簡易構造化と小面積化が同時に求められるパイプライン構造のAD変換回路の用途にも適用することができ、高い効果を発揮するものとなる。
例えば、図3は、3段のパイプライン構造のAD変換部1a,1b,1cを有するAD変換回路1における最終段のAD変換部1cに、図1に示す本発明に係るAD変換回路1を適用した場合の構成例を概略的に示す回路図である。図3に示すパイプライン構造のAD変換回路1は、AD変換部1a,1b,1cを並列動作させて全体でnビットのAD変換を行うよう構成される。即ち、AD変換部1a,1b,1cは変換ビット数nを分割し並列動作するよう構成され、これにより変換処理の高速化が実現される。
図3に示す3段パイプライン構造のAD変換回路1は、全体でnビットのAD変換を行う場合に、上位からiビット目までのAD変換処理を行うAD変換部1a、更にkビットのAD変換処理を行うAD変換部1b、及び残りの(n−i−k)ビットのAD変換処理を行うAD変換部1cとして構成される。特に、図3に示す例ではAD変換部1a,1bをサイクリック型のAD変換処理を行う機能部とし、AD変換部1cに本発明に係る逐次比較型のAD変換装置1を適用した例としている。AD変換部1a,1bとの間、及びAD変換部1b,1cとの間には、それぞれパイプラインスイッチSW,SWが配置され、リセット状態では開状態(非接続状態)にある。パイプラインスイッチSW,SWの接続/非接続の制御は、AD変換回路1内の図示しない制御部によって制御される。
例えば、1段目のAD変換部1aで上位からiビット目までのAD変換処理を行う。ここで、1段目のAD変換部1aにおけるiビット目のAD変換処理の動作中に、その際の信号電圧がパイプラインスイッチSWの閉動作で2段目のAD変換部1bに入力され、2段目のAD変換部1aのサンプリング動作の終了でパイプラインスイッチSWは開動作し切り離される。2段目のAD変換部1bは更にkビットのAD変換処理を行う。ここで、2段目のAD変換部1bにおけるkビット目のAD変換処理の動作中に、その際の信号電圧がパイプラインスイッチSWの閉動作で3段目のAD変換部1cに入力され、3段目のAD変換部1cのサンプリング動作の終了でパイプラインスイッチSWは開動作し切り離される。3段目のAD変換部1cは残りの(n−i−k)ビットのAD変換処理を行う。
このように、当該3個のAD変換部1a,1b,1cを同時に動作させることにより、高速にAD変換を行うことができる。
通常、3段パイプライン構造では3個のAD変換部を同時に動作させるため、原理的に消費電力が増大する。消費電力の増大は発熱量の増加を伴うために、これを冷却する装置への要求が厳しくなり、さらに雑音も増大する。そこで、図1に示す本実施形態の逐次比較型のAD変換回路1は増幅回路を使用せず消費電力の比較的小さい構成となっているため、本実施形態の逐次比較型のAD変換回路1を当該3段目のAD変換部1cに使用することで、増幅回路を使用するものと比して消費電力及びその発熱量を抑制することができる。そして、パイプライン構造の最終段に本実施形態のAD変換回路1を適用したAD変換回路1は、簡易構造化と小面積化が同時に達成される。
以上、特定の実施形態の例を挙げて本発明を説明したが、本発明は前述した例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。例えば、上述した実施形態の例では、図1に示すスイッチSには下限用参照電圧Vと中間用参照電圧Vの参照電圧をキャパシタCへ切り替え接続可能とし比較器14が信号電圧Vsigを下限用参照電圧Vと逐次比較し変換ビット数Nの各ビット値を判定する構造を説明したが、これは一例にすぎない。入力電圧によっては、スイッチSには上限用参照電圧Vと中間用参照電圧Vの参照電圧をキャパシタCへ切り替え接続可能とし信号電圧Vsigを上限用参照電圧Vと逐次比較し変換ビット数Nの各ビット値を判定する構造としてもよい。即ち、入力電圧に応じて、図1に示すAD変換回路1において下限用参照電圧Vと中間用参照電圧Vとを入れ替えた構成とすることができる。
本発明によれば、逐次比較型のAD変換回路の設置面積を低減できることから、AD変換器や撮像素子など、小面積化が要求される様々な半導体チップの用途に有用である。
1,1 AD変換回路
1a,1b,1c AD変換部
11 キャパシタアレイ
12 スイッチアレイ
13 ロジック回路
14 比較器
100 従来のAD変換回路
SW,SW パイプラインスイッチ
リセットスイッチ
in 入力電圧
中間用参照電圧
上限用参照電圧
下限用参照電圧
sig 信号電圧

Claims (6)

  1. 逐次比較型のアナログ・デジタル変換回路であって、
    それぞれアナログ・デジタル変換処理の変換ビット数に応じた所定の比率の容量を持ち、それぞれの出力端が互いに接続された複数のキャパシタからなるキャパシタアレイと、
    前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理におけるビット判定用の信号電圧を発生させるために、前記キャパシタアレイの入力端に、変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか1つと接続する複数のスイッチからなるスイッチアレイと、
    前記スイッチアレイにおける各スイッチの接続を制御する制御手段と、
    前記アナログ・デジタル変換処理の変換周期でサンプリングした当該入力電圧を基に前記制御手段の制御による各スイッチの接続に応じて前記キャパシタアレイの出力端に発生する当該信号電圧を、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方と逐次比較し、前記変換ビット数の各ビット値を判定する比較器と、
    を備えることを特徴とするアナログ・デジタル変換回路。
  2. 前記変換ビット数Nに対し、前記キャパシタアレイが前記所定の比率として単位容量Cとしたとき容量C,C,2C,…,2N−2Cをそれぞれ持つN個のキャパシタから構成されていることを特徴とする、請求項1に記載のアナログ・デジタル変換回路。
  3. 前記変換ビット数Nに対し、前記スイッチアレイがN個のスイッチから構成されていることを特徴とする、請求項1又は2に記載のアナログ・デジタル変換回路。
  4. 前記スイッチアレイは、
    前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最上位ビット判定用の信号電圧を発生させるためのキャパシタから最下位ビットより1ビット上位のビット判定用の信号電圧を発生させるためのキャパシタまでの各キャパシタの入力端に対して、それぞれ前記変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧のうちいずれか1つと接続する複数のスイッチと、
    前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最下位ビット判定用の信号電圧を発生させるためのキャパシタの入力端に対して、前記変換処理対象の入力電圧、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか1つと接続するスイッチと、
    から構成されていることを特徴とする、請求項1から3のいずれか一項に記載のアナログ・デジタル変換回路。
  5. アナログ・デジタル変換処理の変換ビット数を分割し並列動作する複数段のアナログ・デジタル変換部を備えるパイプライン構造のアナログ・デジタル変換回路であって、
    当該複数段のアナログ・デジタル変換部のうち最終段のアナログ・デジタル変換部に、請求項1から4のいずれか一項に記載のアナログ・デジタル変換回路を備えることを特徴とするアナログ・デジタル変換回路。
  6. 前記複数段のアナログ・デジタル変換部が、全体でnビットのアナログ・デジタル変換処理を行うために、上位からiビット目までサイクリック型のアナログ・デジタル変換処理を行う第1のアナログ・デジタル変換部と、更にkビットのサイクリック型のアナログ・デジタル変換処理を行う第2のアナログ・デジタル変換部と、残りの(n−i−k)ビットについて逐次比較型のアナログ・デジタル変換処理を行う第3のアナログ・デジタル変換部とから構成され、
    前記第3のアナログ・デジタル変換部が、当該請求項1から4のいずれか一項に記載のアナログ・デジタル変換回路で構成されていることを特徴とする、請求項5に記載のアナログ・デジタル変換回路。
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