JPS6130815A - アナログ・デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発８Ａは、モノリシックＩＣ化のアナログ・ディジ
タル変要器に関する。

（従来の技術） 従来、重み付けした複数の容量−で構成した容量了レイ
を含むアナログ・ディジタル（以下、　Ａ／Ｄと言う）
変換器はサンプルホールド回路が不必要であることおよ
び半導体ＩＣ化が容易であることにより、近年多くの分
野で使用されるようになってきた。

このよりなＡ／Ｄ　変換器の構成動作については、たと
えば、％願昭５５−１１５８３５号明細書に記載されて
いる。

（発明が解決しようとする問題点） しかし、このよりなＡ／Ｄ　変換器は半導体ウェハに多
数の単位ＭＯ８容量を配置する必要がある。

たとえば、８ビツトＡ／Ｄ　変換器では、１２０個Ｑ単
位ＭＯ８答量を必要とするので、ＩＣチップの全面積の
し程度が容量アレイ部で占められる。

したがって、高集積化洗よるＩＣチップサイズの縮少が
困難であった。

（問題点を解決するための手段） この発明はアナログ・ディジタル変換器において、比較
器の一方の入力端に単位容量の１倍、２倍、４倍、・・
・・・・２ｎ−１倍の重みを有する複数個のコンデンサ
で構成しこの各コンデンサの一端を共通にして接続した
容量アレイ回路と、所定のサンプリング時間でアナログ
入力信号またはグランド電圧を選択的罠出力する第１の
スイッチ手段と、第１の基準電圧を容量アレイ回路の各
コンデンサに印加およびしゃ断する第２のスイッチ手段
と、各コンデンサの各他端に個別Ｋｉ続され各コンデン
サの各他端を第１のスイッチ手段の出力またに第１の基
準電圧に選択的に結合する複数個のスイッチ手段からな
る選択スイッチアレイと、各コンデンサの一端の電位と
第１の基準電圧およびグランド電圧による第３の基準電
圧とを比較する比較器と、この比較器に印加する第】お
よび第３の基準電圧とを切り換える第４のスイッチ手段
と、比較器の出力信号により選択スイッチアレイのスイ
ッチ手段および第１ないし第４のスイッチ手段を切シ換
える信号を出力する逐次比較レジスタと、この逐次比較
レジスタの出力信号を一時記憶してアナログ入力信号に
相当するディジタル出力信号を出力するラッチ回路と、
第１．第２のスイッチ十段七逐次比較レジスタを統括的
に制御するタイミング信号発生回路とを設けたものであ
る。

（作用） この発明によれば、以上のようにアナログ・ディジタル
変換Ｂを構成したので、第１のスイッチ手段を通してア
ナログ入力信号を選択スイッチアレイから容量アレイ回
路に加え、第２のスイッチ手段を通して第１の基準電圧
を加えることによりサンプリングを行って、比較器にお
いて各コンデンサの電圧と第３の基準電圧とを比較して
比較器の出力が「０」のとき第４のスイッチ手段で第１
の基準電圧を比較器に力Ｕえ、比較器の出力が「１ｊの
とき第４のスイッチ手段により比較器に第３の基準電圧
を加え、タイミング信号発生回路からのタイミング信号
に基づき逐次比較レジスタから出力するスイッチング制
御信号により選択スイッチアレイのスイッチ手段を順次
切り換えて各コンデンサの電圧と第１または第３の基準
電圧とを比較器で比較するとともに、ラッチ回路からア
ノ−ミグ入力信号に相白するディジタル信号を出力する
ように作用し、したがって、上記問題点を解決できるも
のである。

（実施例） 以下、この発明のアナログ・ディジタル変換器の実施例
について図面に基づき説明する。第１図にその一実施例
の構成を示すブロック図であり、８ビツトのＡ／Ｄ　変
換器の例を示すものである。、この第１図において、比
較器】０２の反転入力端はラインＬＩＫこ接続されてい
る。ラインＬｌｉコンデンサ１０３・〜１０９を介して
、スイッチ１３２．１１２〜１１７の各可動端子ＣＫ接
続きれている。コンデンサ１０３〜１０９とにより、容
量アレイ回路を構成し、スイッチ１１２〜】１７により
、選択スイッチアレイ全構成している。

コンデンサ１０３，１０４は容量Ｃｘ（１，５ＰＦ）、
コンデンサ１０５Ｖｊ容量２Ｃｘ、コンデンサ１０６灯
容量４　Ｃｘ、コンデンサ１０７は容量８ＣＸ１コンデ
ンサ１０８け容量１６ｃｘ、コンデンサ１０９は容１３
２ｃｘの重み付けがされている。。

スイッチ１３２，１１２〜１】７はそれぞれ可動端子Ｃ
と二つの固定端子ａ、ｂを有している。

各スイッチ１３２，１１２〜１１７の各固定端子ａｉ共
通にしてラインＬ２に接続されている。

このラインＬ２はスイッチ１２０の可動端子ＣＫ接続場
れている。スイッチ１２０の固定端子ａはアナログ入力
端子１２１に接続されている。このアナログ入力端子１
２１Ｋｆｌアナログ入力信号ＶＩＮが入力されるように
なっている。スイッチ１２０の固定端子ｂｈアースされ
ている。

また、上記スイッチ１１２〜１１７の各固定端子すに共
通にして、基準電圧入力端子１２２に接続されている。

この基準電圧入力端子１２２には、基＠電圧ＶＲＥＦが
印加されるようになっている。

この基準電圧入力端子は抵抗器１３１を介してアースさ
れている。抵抗器１３１の所定のタップ（中間タップ）
はスイッチ１３２の固定端子ｂＫ接続されている。

ラインＬｌとＬ２間には、スイッチ】０１が接続されて
おシ、また、ラインＬ２に灯、スイッチ１３３の固定端
子ａが接続されている。このスイッチ１３３の固定端子
すはアースされ、可動端子Ｃけ比較器１０２の非反転入
力端に接続されている０ 比較器１０２の出力端は逐次比較レジスタ１２７に送出
するようになっている。比較器１０２のアース端子灯ア
ースされ、電源端子には、電源電圧ＶＤＤが印加されて
いる。

一方、タイミング発生回路１２５のクロック信号入力端
子１２３には、クロック信号が入力きれ、同期信号入力
端子１２４には、同期信号が入力されるようになってい
る。

このタイミング信号発生回路１２５からタイミング信号
Ａ、Ｂおよび１２６か出力されるようになっている。タ
イミング信号Ａｉスイッチ１０１に送られ、このスイッ
チ１０１をタイミング信号ＡＫよシ開閉制御するように
なっている。

タイミング信号Ｂｔｆｆ、スイッチ１２０に送や、この
スイッチ１２０の可動端子Ｃの切換作動を行うよう罠な
っている。タイミング１２６は逐次比較レジスタ１２７
に送出するようになっている。

この逐次比較レジスタ１２７セタイミング制御信号１２
８ｉ発生して、ラッチ回路１２９ＶＣ送出するよう罠な
っているとともに、そのＭＳＢはスイッチ】３３の可動
端子Ｃの切換制御を行うよう圧している。

タイミング制御信号１２８はラッチ回路１２９でラッチ
されるようになっている。このラッチ回路１２９から、
ディジタル出力信号１３０が出方されるようになってい
る。

次に、以上のように構成されたこの発明のアナｏ／・デ
ィジタル変換器の動作について、第２図のタイムチャー
トを併用して述べる。この第１図の実施例は、マイクロ
コンピュータ、インタフェース回路用に用いることがで
きるように、単一電源のアナログ・ディジタル変換器と
したものであジ、この場合、スイッチ１３３の可動端子
Ｃｔ−ｔ−固定端子圧側や換えて基準電圧入力端子】２
２に印加される基準電圧ＶＲｅｆ　　を比較器】０２（
差動増幅器より構成される）の非反転入力として、比較
電圧とするか、スイッチ１３３の可動端子Ｃを固定端子
す側に切り換えて、グランド電圧を比較器１０２の非反
転入力として比較電圧とするかによって、二つの比較電
圧を有する。

また、スイッチ１３２，１１２〜１１７の各可動端子Ｃ
は図示のごとく、固定端子ａ側に接続して、ラインＬ２
に接続しておく。

この状態で、スイッチ１２０の可動端子ＣＴｈ固定端子
ａ側ａ側り換えて、アナログ入力端子】２１に接続する
とともに、スイッチ１０１をオンにして、基準電圧入力
端子】２２に接続することにより、入力信号電圧ｖｙＮ
のサンプリングを行う。

次に、スイッチ１２０の可動端子Ｃを固定端子す側に切
シ換えて、グランド電圧とする。このとき、比較器１０
２の反転入力端子の電圧Ｖｘ　ｎＶＲｅｆ　　ＶＩＮと
なっている。この状態から逐次比較を始める。

スイッチ制御信号１２８０Ｍ５Ｂを求メルに＃−ｘ。

スイッチ１３３の可動端子Ｃを固定端子す側に接続して
比較器１０２の非反転入力端をグランド電圧と接続する
。比較器１０２の反転大刀端子の電圧Ｖｘ　ｎ　Ｖｘ　
＝　Ｖｎ６ｆ−ＶＩＮ　となる。

比較器１０２の出方が「ｏ」のときは、スイッチ１３３
の可動端子ｅを固定端子ａ側にして、基準電圧入力端子
１２２と接続しておく。比較器１０２の出方が「１」の
ときは、スイッチ１３３の可動端子ｃｂ固定端子す側に
戻してグランド電圧と接続しておく。

次に、スイッチ１１７の可動端子す側に切り換え、基準
電圧入力端子１２２と接続して、次のビットを求める。

このとき等価回路は基準電ＥＥＶＲ、ｆとグランド電圧
間に容量３２Ｃｘのコンデンサ１０９が２個直列ＶＣ接
かった形になるので（：１ンデンサ］０３〜１０８の並
列の合成容量３２Ｃｘとコンデンサ１０９の容量３２Ｃ
ｘ七が直列に接続され、スィッチ１２０全通してアース
に落ちる）、比較器１０２の反転入力端におけるＶｘは
、 上記比較器１０２の出方端には２ビツト目の状態が現わ
れる。

以下同様にして、順次スイッチ１１６，１１５゜１１４
．１１３，１１２金逐次比較レジスタ１２７から出力さ
れるスイッチ制御信号１２８によって制御して行き３ビ
ツト目から７ビツト目の状態を求める。

また、スイッチ制御信号１２８のＬＳＨの状態を求める
には、スイッチ１３２の可動端子Ｃを固定端子す側に切
シ換えて、このスイッチ１３２を抵抗器１３１の中点タ
ップに接続する。

このようにすることにょシ、比較器１０２の反加わる。

この結果、比較器１０２の出方端にはＬＳＢの状態が現
われる。

また、上記２８Ｂ−Ｓ−ＭＳＢの逐次比較シーケンス動
作において、比較器１０２の非反転入力端子の比較電圧
にはかかわらず、ＭＳＢｒＯＪのときも、ＭＳＢが「１
」のときも同じシーケンス動作である。

上記一連の逐次比較シルケンス動作に上記先行技術文献
の第２図と同様にして行われる。すなわち、クロック信
号入力端子１２３に第２図（ａ）Ｋ示すクロック信号を
入力し、同期信号入力端子１２４に第２図（ｂＪに示す
同期信号が入力されると、タイミング発生回路１２５か
ら、タイミング信号１２６Ａ、Ｂが出力される。

このタイミング信号１２６は逐次比較動作に必要なタイ
ミング信号であり、逐次比較レジスタ１２７に転送され
る。

このタイミング信号１２６を受けて、逐次比較レジスタ
１２７からスイッチ制御信号１２８（第２図（ｅ）　）
が上記スイッチ１１２（第２図０１））、スイッチ】１
３、・・・ＩＪ７（第２図（ｇ））に送られる。

また、タイミング信号Ａ（第２図（Ｃ））はスイッチＩ
Ｏ］［送られ、タイミング信号Ｂ（第２図（ｄ））はス
イッチ１３３に送られる。そして逐次比較レジスタ１２
７の内容にタイミング信号１２６によりラツチ回路１２
９でラッチされ、ラッチ回路１２９から入力信号電圧Ｖ
ＩＮに相蟲するディジタル出力信号】３０が取力出され
る。なお、第２図（ｊ）はラインＬ１の電位を示す。

以上説明したように、上記第１の実施例でげ、アナログ
会ディジタル変換器において、ＭＳＢの状態を求めるた
めに、従来は逐次比較動作の際、続可能なスイッチ１３
３を付加することで、単位容量の６４倍の容量値をもっ
たコンデンサを用いのと同等の働きをさせている。

このことにより、容量のアレイの総数は従来の１２８個
必要としたが、この実施例においてはその半分の６４個
にすることができる。

また、単位容量の６４倍の容量値をもったコンデンサの
、逐次比較シーケンス動作が不要となり、逐次比較のた
めのスイッチ動作が８回から７回へと減少し、サンプリ
ング周波数も向上できる。

さらに、上記構成のアナログ・ディジタル変換器ｆ１Ｍ
Ｏ８ＩＣで１チツプ化が可能で、スイッチＨＭＯ８）ラ
ンジスタを使用し、容量ａＭＯ８容量、抵抗は拡散抵抗
、その他はＭＯＳ）ランジスタで実現できる。

なお、スイッチ１３２．１１２〜１１７は逐次比較レジ
スタ１２７のＬＳＢビット信号から第７ビツト信号によ
り制御される。

（発明の効果） 以上詳細に説明したように、この発明によれば、比較器
の非反転入力端を基準電圧あるいにグランド電圧あるい
は基準電圧とグランド電圧を抵抗器を介して分圧された
電圧を切シ換えるスイッチに接続し、容量値が比較器の
ＭＯ８容量と等しい容量のコンデンサの一端を比較器の
反転入力端に接続し、このコンデンサの他端がスイッチ
を通して、電源電圧あるいはグランド電圧に切υ換えら
れるようにしたので、従来罠対して容量アレイの面積で
しにできるという利点があシ、チップ面積が小さくでき
る。

またアナログ入力電圧サンプリング後、ＭＳＢを比較す
るため電荷を移動させるスイッチング動作が不要となり
、逐次比較シーケンス動作に要する時間も４となり、サ
ンプリング周波数の向上およヒ従来通りサンプルホール
ド回路も不必要である。

さらに、直線性を保ったまま容量アレイの個数を半分に
できる。これにともない、アナログ・ディジタル変換器
内蔵のＬＳＩの実現が容易となり、マイクロコンピュー
タ用ＬＳＩ、データＬＳＩ用ＬＳＩに広く利用すること
ができる。

【図面の簡単な説明】

第１図にこの発明のアナログ・ディジタル変換器の一実
施例の回路図、第２図は同上アナログ・ディジタル変換
器の動作を説明するためのタイムチャートである。 Ｔ、１．Ｌ２・・・ライン、１０１，１１２〜１１７゜
１２０．１３２，１３３・・・スイッチ、１０２・・・
比較器、１０３〜１０９・・・コンデンサ、】２５・・
・タイミング発生回路、１２７・・・逐次比較レジスタ
、１２９・・・ラッチ回路。

Claims (2)

【特許請求の範囲】
1. （１）単位容量の１倍、２倍、４倍、・・・・・・２＾
   ｎ＾−＾１倍の重みを有する複数個のコンデンサから構
   成されこの各コンデンサの各一端を共通に接続した容量
   アレイ回路と、所定のサンプリング時間でアナログ入力
   信号またはグランド電圧を選択的に出力する第１のスイ
   ッチ手段と、第１基準電圧を上記容量アレイ回路の上記
   各コンデンサの一端に印加あるいはしや断する第２のス
   イッチ手段と、上記単位容量のコンデンサの他端を上記
   第１のスイッチ手段の出力または第２の基準電圧に選択
   的に結合する第３のスイッチ手段と、上記容量アレイ回
   路の複数個のコンデンサの各他端に個別に結合され、か
   つ上記各コンデンサの各他端を上記第１のスイッチ手段
   の出力または第１の基準電圧に選択的に結合する複数個
   のスイッチ手段からなる選択スイッチアレイと、上記容
   量アレイ回路の各コンデンサの一端の電位と上記第１の
   基準電圧あるいはグランド電圧による第３の基準電圧と
   比較する比較器と、この比較器に第１の基準電圧または
   グランド電圧による第３の基準電圧とを選択的に印加す
   る第４のスイッチ手段と、上記比較器の出力信号により
   上記第１ないし第４のスイッチ手段および上記選択スイ
   ッチアレイのスイッチ手段のそれぞれを選択的に切り換
   える信号を出力する逐次比較レジスタと、この逐次比較
   レジスタの出力信号を一時記憶して上記アナログ入力信
   号に相当するディジタル出力信号を出力するラッチ回路
   と、上記第１および第２のスイッチ手段と上記逐次比較
   レジスタを統括的に制御するタイミング信号を発生する
   タイミング信号発生回路とよりなるアナログ・ディジタ
   ル変換器。
2. （２）第２の基準電圧は第１の基準電圧を中間タップを
   有する抵抗器で分圧して得られることを特徴とする特許
   請求の範囲第１項記載のアナログ・ディジタル変換器。