WO2019198586A1 - 撮像素子及び電子機器 - Google Patents

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WO2019198586A1
WO2019198586A1 PCT/JP2019/014752 JP2019014752W WO2019198586A1 WO 2019198586 A1 WO2019198586 A1 WO 2019198586A1 JP 2019014752 W JP2019014752 W JP 2019014752W WO 2019198586 A1 WO2019198586 A1 WO 2019198586A1
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digital
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converter
reference voltage
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慎一郎 江藤
裕介 池田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS

Definitions

  • This disclosure relates to an image sensor and an electronic device.
  • the image sensor is equipped with an analog-to-digital converter that converts an analog signal (pixel signal) output from the pixel into a digital signal.
  • analog-to-digital converter successive comparison (SAR: Successive Approximation Resistor) Type analog-digital converters are used (see, for example, Patent Document 1).
  • SAR Successive Approximation Resistor
  • Type analog-digital converters are used (see, for example, Patent Document 1).
  • the successive approximation type analog-digital converter has an advantage that analog-digital conversion can be performed at low speed with low noise.
  • An object of the present disclosure is to provide an imaging device including a successive approximation analog-to-digital converter that can perform analog-digital conversion with lower noise, and an electronic device having the imaging device.
  • An image sensor for achieving the above-described object, A successive approximation analog-to-digital converter that converts an analog signal output from a pixel including a photoelectric conversion unit into a digital signal;
  • the successive approximation type analog-digital converter has a preamplifier having a band limiting function.
  • the image sensor according to the first aspect can be used in an electronic device.
  • the image sensor according to the second aspect of the present disclosure for achieving the above-described object, A successive approximation analog-to-digital converter that converts an analog signal output from a pixel including a photoelectric conversion unit into a digital signal;
  • the successive approximation type analog-to-digital converter Having a digital-analog converter as a comparison reference for converting a digital value after analog-digital conversion into an analog value using a capacitive element and comparing it with an analog input voltage;
  • one of the low-order bit capacitive elements is composed of a plurality of capacitive elements, and after performing analog-digital conversion on all bits, at least a first reference voltage is applied to each of the multiple capacitive elements. ...
  • the fourth reference voltage is selectively given to perform analog-digital conversion again for the lower bits.
  • the image sensor according to the second aspect can be used in an electronic device.
  • FIG. 1 is a block diagram illustrating an outline of a basic configuration of a CMOS image sensor which is an example of an imaging device of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel.
  • FIG. 3 is a plan view showing an outline of a flat chip structure.
  • FIG. 4 is an exploded perspective view showing an outline of a stacked chip structure.
  • FIG. 5 is an explanatory diagram of re-analog-digital conversion.
  • FIG. 6 is a block diagram illustrating the configuration of the successive approximation analog-digital converter according to the first embodiment.
  • FIG. 1 is a block diagram illustrating an outline of a basic configuration of a CMOS image sensor which is an example of an imaging device of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel.
  • FIG. 3 is a plan view showing an outline of a flat chip structure.
  • FIG. 4 is an exploded
  • FIG. 7 illustrates specific circuit configurations of the SAR binary capacitor array unit, the re-AD conversion capacitor array unit, the switch matrix unit, and the reference voltage generation unit in the successive approximation analog-digital converter according to the first embodiment.
  • FIG. FIG. 8A is a circuit diagram showing a first example of the band limiting function in the preamplifier
  • FIG. 8B is a circuit diagram showing a second example of the band limiting function in the preamplifier
  • FIG. 9A is a circuit diagram showing a third example of the band limiting function in the preamplifier
  • FIG. 9B is a circuit diagram showing a fourth example of the band limiting function in the preamplifier.
  • FIG. 10 is a circuit diagram illustrating a circuit configuration of the successive approximation type analog-digital converter according to the second embodiment.
  • FIG. 11 is a circuit diagram illustrating a circuit configuration of the successive approximation type analog-digital converter according to the third embodiment.
  • FIG. 12 is a circuit diagram illustrating a circuit configuration of the successive approximation type analog-digital converter according to the fourth embodiment.
  • FIG. 13 is a diagram illustrating an application example of the technology according to the present disclosure.
  • FIG. 14 is a block diagram illustrating a configuration of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • FIG. 15 is a block diagram illustrating an example of a system configuration of an indirect TOF type distance image sensor to which the technology according to the present disclosure is applied.
  • FIG. 16 is a circuit diagram illustrating an example of a circuit configuration of a pixel in an indirect TOF type distance image sensor to which the technology according to the present disclosure is applied.
  • FIG. 17 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • FIG. 18 is a diagram illustrating an example of an installation position of the imaging unit.
  • Example 3 3-4.
  • Example 4 4).
  • Modification 5 Application example 6.
  • Electronic device of the present disclosure (example of imaging device) 6-2.
  • Application to indirect TOF range image sensor 6-2-1.
  • the digital value after the analog-digital conversion is converted into an analog value using the capacitive element, It can be configured to have a digital-analog converter as a reference for comparison with the analog input voltage.
  • the digital-analog converter may be configured to have a plurality of capacitive elements for performing analog-digital conversion again, or one of the lower-bit capacitive elements may be composed of a plurality of capacitive elements.
  • the digital-analog converter performs analog-digital conversion on all the bits and then performs analog-digital conversion on the lower bits again, or after performing analog-digital conversion on all the bits, a plurality of capacitive elements Each of these is selectively given at least the first reference voltage to the fourth reference voltage, whereby the analog-digital conversion can be performed again for the lower bits.
  • the preamplifier is configured to limit the band at least during a period in which analog-digital conversion is performed again, or only in a period in which analog-digital conversion is performed again. It can be set as the structure which performs a bandwidth restriction
  • the number of current sources to be band-limited or current source biased or driven for the preamplifier by changing the load resistance can be set as the structure which performs a bandwidth restriction
  • the band can be limited by changing the ground capacity of the output.
  • the preamplifier may be configured to have a variable capacitance diode connected to the output node, and the band may be limited by controlling the capacitance of the variable capacitance diode.
  • the digital-analog converter includes a switch group that sequentially applies at least the first reference voltage to the fourth reference voltage to each of the plurality of capacitive elements.
  • a configuration in which each of the plurality of capacitor elements is provided can be employed.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor which is a kind of XY address type image sensor, will be described as an example of the image sensor.
  • a CMOS image sensor is an image sensor fabricated by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram illustrating an outline of a basic configuration of a CMOS image sensor which is an example of an imaging device of the present disclosure.
  • the CMOS image sensor 1 includes a pixel array unit 11 in which pixels 2 including a photoelectric conversion unit are two-dimensionally arranged in a row direction and a column direction, that is, in a matrix, and the periphery of the pixel array unit 11 It has a configuration having a circuit portion.
  • the row direction refers to the arrangement direction (so-called horizontal direction) of the pixels 2 in the pixel row
  • the column direction refers to the arrangement direction (so-called vertical direction) of the pixels 2 in the pixel column.
  • the pixel 2 generates and accumulates photocharges corresponding to the amount of received light by performing photoelectric conversion.
  • the peripheral circuit unit of the pixel array unit 11 includes, for example, a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal transfer scanning unit 15, a signal processing unit 16, a timing control unit 17, and the like. Has been.
  • pixel drive lines 31 1 to 31 m (hereinafter may be collectively referred to as “pixel drive lines 31”) for each pixel row along the row direction with respect to the matrix-like pixel arrangement. Are wired.
  • vertical signal lines 32 1 to 32 n (hereinafter sometimes collectively referred to as “vertical signal lines 32”) are wired along the column direction for each pixel column.
  • the pixel drive line 31 transmits a drive signal for performing drive when reading a signal from the pixel 2.
  • the pixel drive line 31 is illustrated as one wiring, but is not limited to one.
  • One end of the pixel drive line 31 is connected to an output end corresponding to each row of the row selection unit 12.
  • each circuit unit of the peripheral circuit unit of the pixel array unit 11, that is, the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, and the timing The control unit 17 will be described.
  • the row selection unit 12 includes a shift register, an address decoder, and the like, and controls the scanning of the pixel row and the address of the pixel row when selecting each pixel 2 of the pixel array unit 11. Although the specific configuration of the row selection unit 12 is not shown, the row selection unit 12 generally has two scanning systems, a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the pixels 2 of the pixel array unit 11 sequentially in units of rows in order to read out pixel signals from the pixels 2.
  • the pixel signal read from the pixel 2 is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.
  • a so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion unit is discarded and exposure is newly started (photocharge accumulation is started).
  • the constant current source unit 13 includes a plurality of current sources I composed of, for example, MOS transistors connected to each of the vertical signal lines 32 1 to 32 n for each pixel column, and is selectively scanned by the row selection unit 12. A bias current is supplied to each pixel 2 in the pixel row through each of the vertical signal lines 32 1 to 32 n .
  • the analog-digital conversion unit 14 includes a set of a plurality of analog-digital converters provided corresponding to the pixel columns of the pixel array unit 11, for example, provided for each pixel column.
  • the analog-digital conversion unit 14 is a column parallel type analog-digital conversion unit that converts an analog pixel signal output through each of the vertical signal lines 32 1 to 32 n for each pixel column into an N-bit digital signal. is there.
  • the horizontal transfer scanning unit 15 is configured by a shift register, an address decoder, and the like, and controls the scanning of the pixel column and the address of the pixel column when reading the signal of each pixel 2 of the pixel array unit 11. Under the control of the horizontal transfer scanning unit 15, the pixel signal converted into a digital signal by the analog-digital conversion unit 14 is read out to the horizontal transfer line 18 in units of pixel columns.
  • the signal processing unit 16 performs predetermined signal processing on the digital pixel signal supplied through the horizontal transfer line 18 to generate two-dimensional image data.
  • the predetermined signal processing include noise removal processing, such as CDS (Correlated Double Sampling) processing.
  • CDS Correlated Double Sampling
  • a reset level and a signal level output from each pixel 2 in the selected row are captured, and a pixel signal for one row is obtained by taking a difference between these levels, and fixed pattern noise of the pixel 2 is removed. Processing is performed.
  • the signal processing unit 16 outputs the generated image data to the subsequent apparatus as an output signal of the CMOS image sensor 1.
  • the timing control unit 17 generates various timing signals, clock signals, control signals, and the like, and based on these generated signals, the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal Drive control of the transfer scanning unit 15 and the signal processing unit 16 is performed.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of the pixel 2.
  • the pixel 2 includes, for example, a photodiode 21 as a photoelectric conversion unit.
  • the pixel 2 has a pixel configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25 in addition to the photodiode 21.
  • N-channel MOS type field effect transistors are used as the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25.
  • FETs field effect transistors
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and is not limited to these combinations.
  • a plurality of pixel drive lines are wired in common to the respective pixels 2 in the same pixel row as the pixel drive lines 31 described above.
  • the plurality of pixel drive lines are connected to the output end corresponding to each pixel row of the row selection unit 12 in units of pixel rows.
  • the row selection unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to a plurality of pixel drive lines.
  • the photodiode 21 has an anode electrode connected to a low-potential-side power source (for example, ground), and photoelectrically converts received light into photocharge (here, photoelectrons) having a charge amount corresponding to the amount of light. Accumulate charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 through the transfer transistor 22.
  • the region where the gate electrode of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage conversion unit that converts charge into voltage.
  • a transfer signal TRG that activates a high level (for example, V DD level) is supplied from the row selection unit 12 to the gate electrode of the transfer transistor 22.
  • a transfer transistor 22 becomes conductive in response to the transfer signal TRG, it is photoelectrically converted by the photodiode 21 and transfers the photocharge accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is supplied from the row selection unit 12 to the gate electrode of the reset transistor 23.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD .
  • the amplification transistor 24 has a gate electrode connected to the floating diffusion FD and a drain electrode connected to the node of the high potential side power supply voltage V DD .
  • the amplification transistor 24 serves as an input portion of a source follower that reads a signal obtained by photoelectric conversion at the photodiode 21. That is, the source electrode of the amplification transistor 24 is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the current source I connected to one end of the vertical signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD into the potential of the vertical signal line 32.
  • the selection transistor 25 has a drain electrode connected to the source electrode of the amplification transistor 24 and a source electrode connected to the vertical signal line 32.
  • a selection signal SEL that activates a high level is supplied from the row selection unit 12 to the gate electrode of the selection transistor 25.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, and transmits the signal output from the amplification transistor 24 to the vertical signal line 32 with the pixel 2 in the selection state.
  • the selection transistor 25 may have a circuit configuration connected between the node of the high-potential-side power supply voltage V DD and the drain electrode of the amplification transistor 24.
  • a 4Tr configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, four transistors (Tr) is described as an example.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided, or may have a configuration of 5Tr or more in which the number of transistors is increased as necessary. .
  • Examples of the chip (semiconductor integrated circuit) structure of the CMOS image sensor 1 having the above configuration include a flat chip structure and a stacked chip structure.
  • the substrate surface on the side where the wiring layer is disposed is the front surface (front surface) of the pixel 2
  • the back surface on the opposite side A back-illuminated pixel structure that captures light emitted from the light source can be obtained.
  • a flat chip structure and a stacked chip structure will be described.
  • FIG. 3 is a plan view showing an outline of a flat chip structure of the CMOS image sensor 1.
  • a flat chip structure so-called flat structure, is a circuit around the pixel array unit 11 on the same semiconductor substrate 41 as the pixel array unit 11 in which the pixels 2 are arranged in a matrix. It has a structure in which a part is formed.
  • the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, and the timing control are provided on the same semiconductor substrate 41 as the pixel array unit 11. A portion 17 and the like are formed.
  • FIG. 4 is an exploded perspective view showing an outline of the stacked chip structure of the CMOS image sensor 1.
  • a stacked chip structure a so-called stacked structure, is a structure in which at least two semiconductor substrates of a first semiconductor substrate 42 and a second semiconductor substrate 43 are stacked.
  • the pixel array unit 11 is formed on the first semiconductor substrate 42 of the first layer.
  • Circuit portions such as the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, and the timing control unit 17 are the second layer second semiconductor. It is formed on the substrate 43.
  • the first semiconductor substrate 42 in the first layer and the second semiconductor substrate 43 in the second layer are electrically connected through connection portions 44 such as vias (VIA) or Cu—Cu connections.
  • the first semiconductor substrate 42 needs only to have a size (area) enough to form the pixel array unit 11. Therefore, the size (area) of the first semiconductor substrate 42 in the first layer is sufficient. ) As a result, the size of the entire chip can be reduced. Furthermore, a process suitable for manufacturing the pixel 2 can be applied to the first semiconductor substrate 42 in the first layer, and a process suitable for manufacturing a circuit portion can be applied to the second semiconductor substrate 43 in the second layer. In manufacturing the image sensor 1, there is also an advantage that the process can be optimized. In particular, in manufacturing a circuit portion, it is possible to apply an advanced process.
  • a two-layer structure in which the first semiconductor substrate 42 and the second semiconductor substrate 43 are stacked has been illustrated, but the stack structure is not limited to the two-layer structure, but three or more layers. It can also be set as this structure.
  • circuit portions such as a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal transfer scanning unit 15, a signal processing unit 16, and a timing control unit 17 can be dispersed in the second and subsequent semiconductor substrates.
  • examples of the analog-to-digital converter in the column parallel analog-to-digital converter 14 include a single slope type analog-to-digital converter and a successive approximation type analog-to-digital converter.
  • a successive approximation type analog-digital converter that is superior to the single slope type analog-digital converter in terms of analog-digital conversion speed is used as the analog-digital conversion in the column parallel analog-digital conversion unit 14. It will be used as a converter.
  • the pixel array unit 11 may be provided in units of pixel columns with respect to the pixel columns, or may be provided in units of a plurality of pixel columns.
  • analog-digital conversion is performed according to the principle of binary search (binary search).
  • a judgment error may occur due to the influence of circuit noise in the comparator that compares the analog input voltage V IN with the analog voltage V ref for comparison. Therefore, in a successive approximation type analog-to-digital converter having N-bit resolution, after performing analog-to-digital conversion by successive approximation for all bits, as shown in FIG. Hereinafter, a period for performing “re-AD conversion” may be provided. Then, in the re-AD conversion, the analog-digital conversion is performed again on the lower bits to reduce the circuit noise, reduce the probability that a determination error occurs in the comparator due to the influence of the circuit noise, and approach the correct value. Yes.
  • the successive approximation type analog-to-digital converter is characterized in that circuit noise is further reduced and analog-to-digital conversion can be performed with lower noise.
  • a preamplifier is provided in the input stage of the successive approximation type analog-digital converter, and band limiting is performed in the preamplifier at the time of re-AD conversion.
  • the noise can be averaged and the circuit noise can be reduced without adversely affecting the characteristics, so that the probability that a determination error occurs in the comparator due to the influence of the circuit noise can be further reduced.
  • the digital value after analog-digital conversion can be brought close to the correct value.
  • a capacitive DAC digital-to-analog converter
  • V ref an analog voltage
  • V IN analog input voltage
  • one of the capacitive elements of the capacitive array unit used in the normal successive approximation period for all bits is composed of a plurality of capacitive elements, and the reference voltage supplied again according to the determination result of the comparator Re-AD conversion is performed by switching values.
  • re-AD conversion can be performed with redundancy.
  • one of the capacitive elements used in the normal successive approximation period specifically, the least significant bit capacitive element is composed of a plurality of capacitive elements, and re-AD conversion is performed using these capacitive elements.
  • re-AD conversion can be performed without adding a capacitance element, in other words, without increasing the circuit scale.
  • FIG. 6 shows the configuration of the successive approximation type analog-digital converter according to the first embodiment.
  • the successive approximation type analog-digital converter 50 according to the first embodiment includes a preamplifier 51, a comparator 52, a SAR logic unit 53, a SAR binary capacitor array unit 54, a re-AD conversion capacitor array unit 55, The switch matrix unit 56, the reference voltage generation unit 57, and reset switches 58a and 58b are included.
  • an analog pixel signal output from each pixel 2 of the pixel array unit 11 through the vertical signal lines 32 1 to 32 n is input to the successive approximation type analog-digital converter 50 as an analog input voltage V IN .
  • the noise amount at the time of reset output from each pixel 2 in the selected row is sampled in the capacitive element 59, and the analog-digital conversion result at the reset level and the analog-digital conversion result at the signal level are subtracted.
  • the preamplifier 51 uses the analog input voltage V IN supplied through the capacitive element 59 as a non-inverted (+) input and the comparison reference analog voltage V ref as an inverted ( ⁇ ) input. As will be described later, the comparison reference analog voltage V ref is generated by converting a digital value after analog-digital conversion into an analog value.
  • the preamplifier 51 has a function of limiting the band (band limiting function). Details of the band limiting function of the preamplifier 51 will be described later.
  • the comparator 52 compares the analog input voltage V IN supplied through the preamplifier 51 with the comparison reference analog voltage V ref in synchronization with the comparator clock (CLK) and compares the comparison result with the SAR logic unit 53. Supply.
  • the comparator 52 supplies the comparison result to the SAR logic unit 53 as a differential output.
  • the SAR logic unit 53 is an N-bit successive approximation register, stores the comparison result of the comparator 52 for each bit in synchronization with the comparator clock, and outputs it as a digital value after analog-digital conversion.
  • the SAR logic unit 53 supplies an N-bit digital value to the switch matrix unit 56 and supplies a control signal S for band limitation to the preamplifier 51.
  • the SAR binary capacitor array unit 54, the re-AD conversion capacitor array unit 55, and the switch matrix unit 56 constitute an N-bit capacitive DAC (digital-analog converter) 60 that adopts the principle of charge redistribution. Yes.
  • an N-bit digital value output from the SAR logic unit 53 is used as an analog value, that is, an analog used as a comparison reference by the comparator 52, using the reference voltage generated by the reference voltage generation unit 57. A process of converting to the voltage V ref is performed.
  • the reference voltage generator 57 generates a reference voltage (reference voltage) that is used when the capacitive DAC 60 converts a digital value into an analog value. More specifically, in the successive approximation type analog-digital converter 50 according to the first embodiment, since the re-AD conversion capacitor array unit 55 is provided, the reference voltage generation unit 57 includes the re-AD conversion capacitor. The multi-reference voltage for use in the array unit 55 is generated. A specific configuration of the reference voltage generation unit 57 will be described later.
  • each of the reset switches 58a and 58b is connected to the non-inverting (+) input terminal and the inverting ( ⁇ ) input terminal of the preamplifier 51, and a reset voltage is applied to each other terminal.
  • the reset switches 58a and 58b are turned on (closed) in response to the reset clock (CLK) to reset the potentials of the non-inverting input terminal and the inverting input terminal of the preamplifier 51 to the reset voltage.
  • the SAR binary capacitor array unit 54 includes capacitive elements C 2 to C 9 .
  • Each capacitance value of the capacitive elements C 2 to C 9 has a binary weighted value weighted to a power of 2 of the unit capacitance value C. That is, the capacitance values of the capacitive elements C 2 to C 9 are set to 2C to 64C.
  • the re-AD conversion capacitor array unit 55 is composed of capacitors C 1-0 to C 1-3 . Each capacitance value of the capacitive elements C 1-0 to C 1-3 is set to a unit capacitance value C. However, not limited to the setting of the unit capacitance value C, the total value may be any capacitance if combination of a capacitor C 1.
  • the re-AD conversion capacitor array unit 55 is used as the least significant bit capacitor C 1 of the SAR binary capacitor array unit 54 in the case of analog-to-digital conversion by normal successive comparison for all bits. That is, the re-AD conversion capacitor array unit 55 includes a plurality of capacitive elements C 1-0 to C 1-3 to form the least significant bit capacitor C 1 used in the normal successive approximation period. It is the composition used for.
  • the capacitor array unit including the SAR binary capacitor array unit 54 and the re-AD conversion capacitor array unit 55 is a capacitor element having a digital value after analog-digital conversion (ie, the number of output bits) or more. Are composed of capacitive elements C 2 to C 9 and capacitive elements C 1-0 to C 1-3 .
  • the switch matrix unit 56 includes a switch group connected to the capacitive elements C 2 to C 9 of the SAR binary capacitive array unit 54 and the capacitive elements C 1-0 to capacitive elements of the re-AD conversion capacitive array unit 55.
  • the switch group is connected to C1-3 .
  • Each switch group corresponding to the SAR binary capacitor array unit 54 includes three switches. That is, three switches are connected to each of the capacitive elements C 2 to C 9 of the SAR binary capacitive array section 54.
  • Each switch group corresponding to the re-AD conversion capacitor array unit 55 is also composed of three switches. That is, three switches are connected to each of the capacitive elements C 1-0 to C 1-3 of the re-AD conversion capacitive array section 55.
  • the reference voltage generation unit 57 includes a transistor Tr connected to the power supply VDD , a plurality of resistance elements connected in series to the transistor, and a resistance element appropriately connected to a common connection node of these resistance elements.
  • the multi-reference voltage is generated based on the global reference voltage V REF .
  • the multi-reference voltage generated by the reference voltage generation unit 57 is supplied to each switch group corresponding to each bit of the switch matrix unit 56. Specifically, the center reference voltage V RC is commonly supplied to the middle switch of the three switches in each switch group corresponding to the SAR binary capacitor array unit 54 and the re-AD conversion capacitor array unit 55.
  • the top reference voltage V RT0 is commonly supplied to one of the three switches corresponding to the capacitive elements C 5 to C 9 of the SAR binary capacitive array unit 54.
  • the reference voltage V RT1 is commonly supplied to one of the three switches corresponding to the capacitive elements C 2 to C 4 of the SAR binary capacitive array unit 54.
  • the reference voltage V RT2 is commonly supplied to one of the three switches corresponding to the capacitive elements C 1-0 to C 1-3 of the re-AD conversion capacitive array unit 55.
  • the bottom reference voltage V RB0 is commonly supplied to the switches on the other side of the three switches corresponding to the capacitive elements C 5 to C 9 of the SAR binary capacitive array unit 54.
  • the reference voltage V RB1 is commonly supplied to the switches on the other side of the three switches corresponding to the capacitive elements C 2 to C 4 of the SAR binary capacitive array unit 54.
  • the reference voltage V RB2 is supplied in common to the switches on the other side of the three switches corresponding to the capacitive elements C 1-0 to C 1-3 of the re-AD conversion capacitive array unit 55.
  • the switch matrix unit 56 the respective capacitances of the SAR binary capacitor array unit 54 and the re-AD conversion capacitor array unit 55 in the analog-digital conversion period by the normal successive approximation for all bits and the subsequent re-AD conversion period.
  • the three switches of each switch group provided corresponding to the element perform the following operation.
  • each of the three switches corresponding to the plurality of capacitive elements C 1-0 to C 1-3 corresponding to the least significant bit capacitive element C 1 used in the normal successive approximation period The switching operation of the reference voltage V RT2, the center reference voltage V RC, and the reference voltage V RB2 is sequentially performed on each of the element C 1-0 to the capacitive element C 1-3 .
  • the noise can be averaged and the circuit noise can be reduced.
  • the probability of occurrence of a determination error in the comparator 52 due to the influence of circuit noise can be lowered, so that the digital value after analog-digital conversion can be brought close to the correct value.
  • the successive approximation type analog-to-digital converter 50 performs the re-AD conversion for performing the A / D conversion on the lower bits after the analog-to-digital conversion by the normal successive approximation for all the bits.
  • a capacitor array unit 55 is provided.
  • the capacitive element C 1 used in the normal successive approximation period is composed of a plurality of capacitive elements C 1-0 to C 1-3 to be used for re-AD conversion, and the capacitive element array is driven.
  • the reference voltage is supplied through a dedicated switch group. Accordingly, since it is not necessary to add a new capacitor element for re-AD conversion, a low-noise successive approximation type analog-digital converter 50 that can perform re-AD conversion with a small area can be realized.
  • the preamplifier 51 performs band limitation in response to the control signal S supplied from the SAR logic unit 53 under the control of the SAR logic unit 53.
  • the band limitation of the preamplifier 51 can be performed at least in the re-AD conversion period in FIG. 5 or can be performed only in the re-AD conversion period.
  • Band limitation can also be realized in the comparator 52 at the subsequent stage, but if the comparator 52 performs band limitation, the analog-digital conversion speed becomes slow. Therefore, from the viewpoint of analog-to-digital conversion speed, it is important to place the preamplifier 51 in front of the comparator 52 and perform band limitation by the preamplifier 51. Since noise can be averaged by band limitation, circuit noise is reduced. Reduction and noise reduction can be achieved.
  • the preamplifier 51 includes differential transistors Q 11 and Q 12 , load transistors Q 13 and Q 14 , and a variable current source I.
  • the differential transistors Q 11 and Q 12 are composed of, for example, P-channel field effect transistors, and operate with source electrodes connected in common.
  • the load transistors Q 13 and Q 14 are composed of N-channel field effect transistors, for example, and have a diode configuration in which a gate electrode and a drain electrode are connected in common, and each drain electrode of the differential transistors Q 11 and Q 12 And a low potential side power source V SS .
  • the variable current source I is connected between the common source connection node of the differential transistors Q 11 and Q 12 and the high potential side power source V DD .
  • the preamplifier 51 having the above configuration is configured to be able to adjust the current of the variable current source I in accordance with the control signal S supplied from the SAR logic unit 53.
  • the band can be narrowed by adjusting the current of the preamplifier 51 by the variable current source I and changing the resistance (1 / gm) of the load, so that the noise of the preamplifier 51 can be reduced. Can do. Band limiting can also be performed by controlling the current source bias or the number of current sources to be driven.
  • Second Example A second example of the band limiting function in the preamplifier 51 is shown in FIG. 8B.
  • the capacitive element C 11 and the switch SW 11 , and the capacitive element C 12 and the switch SW 12 are connected in series between the output node of the differential output of the preamplifier 51 and the ground. Yes.
  • the ground capacity of the output of the preamplifier 51 is changed by turning on (closing) the switch SW 11 and the switch SW 12 in accordance with the control signal S supplied from the SAR logic unit 53. It has become. Since the band can be narrowed by changing the ground capacity of the output of the preamplifier 51 at the time of re-AD conversion, the noise of the preamplifier 51 can be reduced.
  • FIG. 9A A third example of the band limiting function in the preamplifier 51 is shown in FIG. 9A.
  • the capacitive element C 13 and the resistive element R 11 , and the capacitive element C 14 and the resistive element R 12 are connected in series between the output node of the differential output of the preamplifier 51 and the ground, respectively.
  • the switch SW 13 is connected between the resistance element side ends of the capacitive element C 13 and the capacitive element C 14 .
  • a capacitor is added between the differential outputs of the preamplifier 51 by turning on the switch SW 13 in accordance with the control signal S supplied from the SAR logic unit 53. Since the band can be narrowed by adding a capacitor between the differential outputs of the preamplifier 51 during the re-AD conversion, the noise of the preamplifier 51 can be reduced.
  • variable capacitance diodes (varactors / varicaps) VC 11 and VC 12 are connected between the output node of the differential output of the preamplifier 51 and the ground.
  • the control signal S supplied from the SAR logic unit 53 is a control voltage for controlling the capacitances of the variable capacitance diodes VC 11 and VC 12 . Since the band can be narrowed by controlling the capacitances of the variable capacitance diodes VC 11 and VC 12 during the re-AD conversion, the noise of the preamplifier 51 can be reduced.
  • FIG. 10 shows a circuit configuration of the successive approximation type analog-digital converter 50 according to the second embodiment.
  • each switch group corresponding to the capacitive elements C 1-0 to C 1-3 of the re-AD conversion capacitive array unit 55 is composed of five switches. This is different from the case of the first embodiment comprising three switches.
  • the reference voltage V RT2 is supplied to one of the two added switches, and the reference voltage V RB2 is supplied to the other of the two added switches.
  • the switching operation of the three switches in each switch group at the time of analog-to-digital conversion by normal successive comparison for all bits is the same as in the first embodiment.
  • the two types of reference voltage V RT2 , the center reference voltage V RC , and the two types of reference are applied to the capacitive elements C 1-0 to C 1-3 as at least the first reference voltage to the fourth reference voltage.
  • the voltage V RB2 By selectively applying the voltage V RB2 , re-AD conversion is performed on the lower bits.
  • circuit noise By performing AD conversion on the lower bits, circuit noise can be reduced, and the probability that a determination error will occur in the comparator 52 due to the influence of the circuit noise can be reduced. Therefore, the digital value after analog-digital conversion is the correct value. Can approach. Further, at the time of re-AD conversion, by performing band limitation by the preamplifier 51, noise can be averaged without adversely affecting the characteristics, so that noise can be reduced.
  • FIG. 11 shows a circuit configuration of the successive approximation type analog-digital converter 50 according to the third embodiment.
  • two systems 54a, 54b / 55a, 55b of the SAR binary capacitor array unit 54 and the re-AD conversion capacitor array unit 55 are provided.
  • the capacitance values of the capacitive elements C 5 to C 9 in the SAR binary capacitive array units 54a and 54b are different from those in the first and second embodiments.
  • the capacitance value of the capacitive element C 5 is 2C
  • the capacitive value of the capacitive element C 6 is 4C
  • the capacitive value of the capacitive element C 7 is 8C
  • the capacitive value of the capacitive element C 8 is 16C
  • the capacitive element C 9 Each capacitance value is set to 32C.
  • each switch group corresponding to each of the capacitive elements C 2 to C 9 of the SAR binary capacitive array units 54a and 54b is composed of two switches.
  • V RT0 V REF ⁇ V REF / 2
  • V RT1 V REF ⁇ V
  • V RT2 V REF ⁇ V REF / 16
  • V RT2 V REF ⁇ V REF / 8
  • the top reference voltage V RT0 is supplied to one of the two switches corresponding to the capacitive elements C 2 to C 9 of the SAR binary capacitive array units 54a and 54b, and the re-AD conversion capacitive array unit 55a. Are supplied to two of the four switches corresponding to the capacitive elements C 1-0 to C 1-3 .
  • the remaining two of the four switches corresponding to the elements C1-3 are supplied.
  • the bottom reference voltage V RB0 is supplied to the other of the two switches corresponding to the capacitive elements C 2 to C 9 of the SAR binary capacitive array units 54a and 54b, and the re-AD conversion capacitive array unit 55b. Are supplied to two of the four switches corresponding to the capacitive elements C 1-0 to C 1-3 .
  • the remaining two of the four corresponding switches are supplied.
  • each of the two switches corresponding to the capacitive elements C 5 to C 9 of the SAR binary capacitive array units 54a and 54b is The top reference voltage V RT0 and the bottom reference voltage V RB0 are switched.
  • each of the four switches corresponding to the capacitive elements C 1-0 to C 1-3 of the re-AD conversion capacitor array unit 55a has the top reference voltage V RT0 ⁇ the reference voltage V RB1 ⁇ the reference voltage.
  • V RB2 is switched.
  • each of the four switches corresponding to the capacitive elements C 1-0 to C 1-3 of the re-AD conversion capacitive array section 55b has a bottom reference voltage V RB0, a reference voltage V RB1, and a reference voltage V RB2 . Perform switching operation.
  • the successive approximation analog-to-digital converter 50 also performs a re-AD conversion on the lower bits, thereby reducing circuit noise and reducing low noise. Can be achieved. As a result, the probability of occurrence of a determination error in the comparator 52 due to the influence of circuit noise can be lowered, so that the digital value after analog-digital conversion can be brought close to the correct value. Further, at the time of re-AD conversion, by performing band limitation by the preamplifier 51, noise can be averaged and low noise can be achieved without adversely affecting the characteristics.
  • the fourth embodiment is a modification of the second embodiment, and does not include the preamplifier 51.
  • FIG. 12 shows a circuit configuration of the successive approximation type analog-digital converter 50 according to the fourth embodiment.
  • the analog input voltage V IN and the reference analog voltage V ref are directly compared to the comparator 52 without providing the preamplifier 51 in the input stage. It is the composition which inputs to.
  • the preamplifier 51 since the preamplifier 51 is not present, the operation and effect due to the band limitation cannot be obtained, but circuit noise is reduced by performing re-AD conversion on the lower bits. Since the noise can be reduced and the noise can be reduced, the digital value after analog-digital conversion can be brought close to the correct value.
  • each switch group of the capacitive element C 2 to the capacitive element C 9 of the SAR binary capacitive array unit 54 and each switch of the capacitive element C 1-0 to the capacitive element C 1-3 of the re-AD conversion capacitive array unit 55 The combination of the number of switches in the group is not limited to the first to third embodiments.
  • each switch group of the capacitive element C 2 to the capacitive element C 9 of the SAR binary capacitive array unit 54 includes two switches, and the capacitive element C 1-0 of the re-AD conversion capacitive array unit 55.
  • a configuration in which each switch group of the capacitive element C 1-3 includes three switches can be exemplified.
  • the successive approximation type analog-to-digital converter to which the technology according to the present disclosure is applied is used as an example of the analog-to-digital converter of the analog-to-digital conversion unit of the imaging device.
  • the application example is not limited to this. That is, the successive approximation type analog-to-digital converter to which the technology according to the present disclosure is applied may be used as the analog-to-digital converter in various circuits and devices including the analog-to-digital converter.
  • the present invention is applied to a CMOS image sensor in which the pixels 2 are arranged in a matrix.
  • the technology according to the present disclosure is limited to application to a CMOS image sensor. It is not a thing. That is, the technique according to the present disclosure is an XY address system in which the pixels 2 are two-dimensionally arranged in a matrix, and can be applied to all image pickup devices equipped with successive approximation type analog-digital converters. is there.
  • the technology according to the present disclosure is not limited to application to an imaging element that detects the distribution of the amount of incident light of visible light and captures it as an image, but captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image. It can be applied to all imaging devices.
  • CMOS image sensor 1 can be used in various devices for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as shown in FIG. Specific examples of various devices are listed below.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Beauty, such as a microscope
  • Such action camera or wearable cameras provided by equipment and sports applications such as for the use, such as a camera for monitoring a sports state of the apparatus, groves and crops that are provided for use in, is provided for use in agricultural equipment
  • an imaging apparatus such as a digital still camera or a video camera
  • a portable terminal apparatus having an imaging function such as a mobile phone
  • an electronic apparatus such as a copying machine using an imaging element for an image reading unit.
  • FIG. 14 is a block diagram illustrating a configuration of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • an imaging apparatus 100 includes an imaging optical system 101 including a lens group and the like, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device 106. , An operation system 107, a power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the imaging optical system 101 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, such as white balance processing, demosaic processing, and gamma correction processing.
  • the frame memory 104 is used for storing data as appropriate during the signal processing in the DSP circuit 103.
  • the display device 105 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a recording medium such as a portable semiconductor memory, an optical disk, or an HDD (Hard Disk Disk Drive).
  • the operation system 107 issues operation commands for various functions of the imaging apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies serving as operation power for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the CMOS image sensor 1 to which the technique according to the present disclosure described above is applied can be used as the imaging unit 102.
  • analog-to-digital conversion can be performed with lower noise, so that a high-quality captured image with less noise can be obtained.
  • the technology according to the present disclosure can be applied to an indirect TOF (Indirect-Time of Flight) range image sensor in addition to the above-described imaging element such as a CMOS image sensor.
  • the indirect TOF type distance image sensor is a sensor that measures the distance to an object by reflecting the light emitted from the light source by the object and measuring the time of flight based on the detection of the arrival phase difference of the reflected light. It is.
  • FIG. 15 is a block diagram illustrating an example of a system configuration of an indirect TOF type distance image sensor to which the technology according to the present disclosure is applied.
  • the indirect TOF type distance image sensor 200 has a stacked structure including a sensor chip 201 and a circuit chip 202 stacked on the sensor chip 201.
  • the sensor chip 201 and the circuit chip 202 are electrically connected through a connection portion (not shown) such as a via (VIA) or Cu—Cu connection.
  • a connection portion such as a via (VIA) or Cu—Cu connection.
  • FIG. 15 illustrates a state in which the wiring of the sensor chip 201 and the wiring of the circuit chip 202 are electrically connected via the connection portion.
  • a pixel array unit 203 is formed on the sensor chip 201.
  • the pixel array unit 203 includes a plurality of pixels 204 arranged in a matrix (array) in a two-dimensional grid pattern on the sensor chip 201.
  • each of the plurality of pixels 204 receives infrared light, performs photoelectric conversion, and outputs an analog pixel signal.
  • two vertical signal lines VSL 1 and VSL 2 are wired for each pixel column.
  • M is an integer
  • Each of the plurality of pixels 204 has two taps A and B (details will be described later).
  • One of the two vertical signal lines VSL 1, VSL 2, the vertical signal line VSL 1 are output pixel signal AIN P1 based on the electric charge of the tap A of a corresponding pixel columns of the pixel 204, the vertical signal line VSL 2 Outputs a pixel signal AIN P2 based on the charge of the tap B of the pixel 204 of the corresponding pixel column.
  • the pixel signals AIN P1 and AIN P2 will be described later.
  • a row selection unit 205, a column signal processing unit 206, an output circuit unit 207, and a timing control unit 208 are arranged on the circuit chip 202.
  • the row selection unit 205 drives each pixel 204 of the pixel array unit 203 in units of pixel rows, and outputs pixel signals AIN P1 and AIN P2 .
  • the pixel signals AIN P1 and AIN P2 output from the pixels 204 in the selected row under the driving of the row selection unit 205 are supplied to the column signal processing unit 206 through the vertical signal lines VSL 1 and VSL 2 .
  • the column signal processing unit 206 includes a plurality of analog-digital converters (ADC) 209 provided for each pixel column, for example, corresponding to the pixel columns of the pixel array unit 203.
  • the analog-digital converter 209 performs analog-digital conversion processing on the pixel signals AIN P1 and AIN P2 supplied through the vertical signal lines VSL 1 and VSL 2 and outputs the result to the output circuit unit 207.
  • the output circuit unit 207 performs CDS processing and the like on the digitized pixel signals AIN P1 and AIN P2 output from the column signal processing unit 206, and outputs them to the outside of the circuit chip 202.
  • the timing control unit 208 generates various timing signals, clock signals, control signals, and the like, and drives the row selection unit 205, the column signal processing unit 206, the output circuit unit 207, and the like based on these signals. Take control.
  • FIG. 16 is a circuit diagram illustrating an example of a circuit configuration of the pixel 204 in the indirect TOF type distance image sensor 200 to which the technology according to the present disclosure is applied.
  • the pixel 204 includes, for example, a photodiode 2041 as a photoelectric conversion unit.
  • the pixel 204 includes an overflow transistor 2042, two transfer transistors 2043 and 2044, two reset transistors 2045 and 2046, two floating diffusion layers 2047 and 2048, two amplification transistors 2049 and 2050, and
  • the configuration includes two selection transistors 2051 and 2052.
  • the two floating diffusion layers 2047 and 2048 correspond to the taps A and B shown in FIG.
  • the photodiode 2041 generates charges by photoelectrically converting the received light.
  • the photodiode 2041 can have a back-illuminated pixel structure.
  • the back-illuminated structure is as described in the pixel structure of the CMOS image sensor. However, the structure is not limited to the back-illuminated structure, and may be a front-illuminated structure that captures light irradiated from the substrate surface side.
  • the overflow transistor 2042 is connected between the cathode electrode of the photodiode 2041 and the power supply line of the power supply voltage V DD and has a function of resetting the photodiode 2041. Specifically, the overflow transistor 2042 becomes conductive in response to the overflow gate signal OFG supplied from the row selection unit 205, thereby discharging the charge of the photodiode 2041 sequentially to the power supply line.
  • the two transfer transistors 2043 and 2044 are connected between the cathode electrode of the photodiode 2041 and the two floating diffusion layers 2047 and 2048, respectively. Then, the transfer transistors 2043 and 2044 become conductive in response to the transfer signal TRG supplied from the row selection unit 205, so that the charges generated by the photodiode 2041 are sequentially transferred to the floating diffusion layers 2047 and 2048, respectively. Forward to.
  • the floating diffusion layers 2047 and 2048 corresponding to the taps A and B accumulate the charges transferred from the photodiode 2041, convert them into voltage signals having voltage values corresponding to the amounts of the charges, and convert the pixel signals AIN P1 and AIN P2 into the voltage signals. Generate.
  • the two reset transistors 2045 and 2046 are connected between each of the two floating diffusion layers 2047 and 2048 and the power supply line of the power supply voltage V DD . Then, the reset transistors 2045 and 2046 are turned on in response to the reset signal RST supplied from the row selection unit 205, thereby extracting charges from the floating diffusion layers 2047 and 2048, thereby initializing the charge amount. To do.
  • the two amplification transistors 2049 and 2050 are connected between the power supply line of the power supply voltage V DD and each of the two selection transistors 2051 and 2052, and voltages obtained by charge-voltage conversion in the floating diffusion layers 2047 and 2048, respectively. Each signal is amplified.
  • the two selection transistors 2051 and 2052 are connected between the two amplification transistors 2049 and 2050 and the vertical signal lines VSL 1 and VSL 2 , respectively.
  • the selection transistors 2051 and 2052 are turned on in response to the selection signal SEL supplied from the row selection unit 205, so that the voltage signals amplified by the amplification transistors 2049 and 2050 are converted into pixel signals AIN P1 , AIN P2 is output to the two vertical signal lines VSL 1 and VSL 2 .
  • the two vertical signal lines VSL 1 and VSL 2 are connected to the input terminal of one analog-digital converter 209 in the column signal processing circuit 206 for each pixel column, and are output from the pixel 204 for each pixel column.
  • the pixel signals AIN P1 and AIN P2 are transmitted to the analog-digital converter 209.
  • circuit configuration of the pixel 204 is not limited to the circuit configuration illustrated in FIG. 16 as long as the pixel signals AIN P1 and AIN P2 can be generated by photoelectric conversion.
  • each analog-digital converter 209 provided in the column signal processing unit 206 can be used as each analog-digital converter 209 of the column signal processing unit 206. That is, as each analog-digital converter 209 of the column signal processing unit 206, the successive approximation type analog-digital converter according to the first to fourth embodiments can be used.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be any kind of movement such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot, a construction machine, and an agricultural machine (tractor).
  • FIG. 17 is a block diagram illustrating a schematic configuration example of a vehicle control system 7000 that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 7000 includes a plurality of electronic control units connected via a communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, a vehicle exterior information detection unit 7400, a vehicle interior information detection unit 7500, and an integrated control unit 7600. .
  • the communication network 7010 for connecting the plurality of control units conforms to an arbitrary standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • Each control unit includes a microcomputer that performs arithmetic processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used for various calculations, and a drive circuit that drives various devices to be controlled. Is provided.
  • Each control unit includes a network I / F for communicating with other control units via a communication network 7010, and is connected to devices or sensors inside and outside the vehicle by wired communication or wireless communication. A communication I / F for performing communication is provided. In FIG.
  • a microcomputer 7610 As a functional configuration of the integrated control unit 7600, a microcomputer 7610, a general-purpose communication I / F 7620, a dedicated communication I / F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I / F 7660, an audio image output unit 7670, An in-vehicle network I / F 7680 and a storage unit 7690 are illustrated.
  • other control units include a microcomputer, a communication I / F, a storage unit, and the like.
  • the drive system control unit 7100 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection unit 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the rotational movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, an operation amount of an accelerator pedal, an operation amount of a brake pedal, and steering of a steering wheel. At least one of sensors for detecting an angle, an engine speed, a rotational speed of a wheel, or the like is included.
  • the drive system control unit 7100 performs arithmetic processing using a signal input from the vehicle state detection unit 7110, and controls an internal combustion engine, a drive motor, an electric power steering device, a brake device, or the like.
  • the body system control unit 7200 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 7200 can be input with radio waves or various switch signals transmitted from a portable device that substitutes for a key.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310 that is a power supply source of the drive motor according to various programs. For example, information such as battery temperature, battery output voltage, or remaining battery capacity is input to the battery control unit 7300 from a battery device including the secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the outside information detection unit 7400 detects information outside the vehicle on which the vehicle control system 7000 is mounted.
  • the outside information detection unit 7400 is connected to at least one of the imaging unit 7410 and the outside information detection unit 7420.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the outside information detection unit 7420 detects, for example, current weather or an environmental sensor for detecting weather, or other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunshine sensor that detects sunlight intensity, and a snow sensor that detects snowfall.
  • the ambient information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • the imaging unit 7410 and the outside information detection unit 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 18 shows an example of installation positions of the imaging unit 7410 and the vehicle outside information detection unit 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided at, for example, at least one of the front nose, the side mirror, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior of the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirror mainly acquire an image of the side of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 7900.
  • the imaging unit 7918 provided on the upper part of the windshield in the passenger compartment is mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or
  • FIG. 18 shows an example of shooting ranges of the respective imaging units 7910, 7912, 7914, and 7916.
  • the imaging range a indicates the imaging range of the imaging unit 7910 provided in the front nose
  • the imaging ranges b and c indicate the imaging ranges of the imaging units 7912 and 7914 provided in the side mirrors, respectively
  • the imaging range d The imaging range of the imaging part 7916 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 7910, 7912, 7914, and 7916, an overhead image when the vehicle 7900 is viewed from above is obtained.
  • the vehicle outside information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided on the front, rear, sides, corners of the vehicle 7900 and the upper part of the windshield in the vehicle interior may be, for example, an ultrasonic sensor or a radar device.
  • the vehicle outside information detection units 7920, 7926, and 7930 provided on the front nose, the rear bumper, the back door, and the windshield in the vehicle interior of the vehicle 7900 may be, for example, LIDAR devices.
  • These outside information detection units 7920 to 7930 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image outside the vehicle and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection unit 7420 connected thereto.
  • the vehicle exterior information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device
  • the vehicle exterior information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, or the like, and receives received reflected wave information.
  • the outside information detection unit 7400 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received information.
  • the vehicle exterior information detection unit 7400 may perform environment recognition processing for recognizing rainfall, fog, road surface conditions, or the like based on the received information.
  • the vehicle outside information detection unit 7400 may calculate a distance to an object outside the vehicle based on the received information.
  • the outside information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing a person, a car, an obstacle, a sign, a character on a road surface, or the like based on the received image data.
  • the vehicle exterior information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and combines the image data captured by the different imaging units 7410 to generate an overhead image or a panoramic image. Also good.
  • the vehicle exterior information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the vehicle interior information detection unit 7500 detects vehicle interior information.
  • a driver state detection unit 7510 that detects the driver's state is connected to the in-vehicle information detection unit 7500.
  • Driver state detection unit 7510 may include a camera that captures an image of the driver, a biosensor that detects biometric information of the driver, a microphone that collects sound in the passenger compartment, and the like.
  • the biometric sensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of an occupant sitting on the seat or a driver holding the steering wheel.
  • the vehicle interior information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, and determines whether the driver is asleep. May be.
  • the vehicle interior information detection unit 7500 may perform a process such as a noise canceling process on the collected audio signal.
  • the integrated control unit 7600 controls the overall operation in the vehicle control system 7000 according to various programs.
  • An input unit 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by a device that can be input by a passenger, such as a touch panel, a button, a microphone, a switch, or a lever.
  • the integrated control unit 7600 may be input with data obtained by recognizing voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device using infrared rays or other radio waves, or may be an external connection device such as a mobile phone or a PDA (Personal Digital Assistant) that supports the operation of the vehicle control system 7000. May be.
  • the input unit 7800 may be, for example, a camera.
  • the passenger can input information using a gesture.
  • data obtained by detecting the movement of the wearable device worn by the passenger may be input.
  • the input unit 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input unit 7800 and outputs the input signal to the integrated control unit 7600.
  • a passenger or the like operates the input unit 7800 to input various data or instruct a processing operation to the vehicle control system 7000.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, and the like.
  • the storage unit 7690 may be realized by a magnetic storage device such as an HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • General-purpose communication I / F 7620 is a general-purpose communication I / F that mediates communication with various devices existing in the external environment 7750.
  • General-purpose communication I / F7620 is a cellular communication protocol such as GSM (registered trademark) (Global System of Mobile communications), WiMAX, LTE (Long Term Evolution) or LTE-A (LTE-Advanced), or a wireless LAN (Wi-Fi). (Also referred to as (registered trademark)) and other wireless communication protocols such as Bluetooth (registered trademark) may be implemented.
  • GSM Global System of Mobile communications
  • WiMAX Wireless LAN
  • LTE Long Term Evolution
  • LTE-A Long Term Evolution-A
  • Wi-Fi wireless LAN
  • Bluetooth registered trademark
  • the general-purpose communication I / F 7620 is connected to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via, for example, a base station or an access point. May be.
  • the general-purpose communication I / F 7620 is a terminal (for example, a driver, a pedestrian or a store terminal, or an MTC (Machine Type Communication) terminal) that exists in the vicinity of the vehicle using, for example, P2P (Peer To Peer) technology. You may connect with.
  • the dedicated communication I / F 7630 is a communication I / F that supports a communication protocol formulated for use in vehicles.
  • the dedicated communication I / F 7630 is a standard protocol such as WAVE (Wireless Access in Vehicle Environment), DSRC (Dedicated Short Range Communications), or cellular communication protocol, which is a combination of the lower layer IEEE 802.11p and the upper layer IEEE 1609. May be implemented.
  • the dedicated communication I / F 7630 typically includes vehicle-to-vehicle (Vehicle to Vehicle) communication, vehicle-to-vehicle (Vehicle to Infrastructure) communication, vehicle-to-vehicle (Vehicle to Home) communication, and vehicle-to-pedestrian (Vehicle to Pedestrian). ) Perform V2X communication, which is a concept that includes one or more of the communications.
  • the positioning unit 7640 receives, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), performs positioning, and performs latitude, longitude, and altitude of the vehicle.
  • the position information including is generated.
  • the positioning unit 7640 may specify the current position by exchanging signals with the wireless access point, or may acquire position information from a terminal such as a mobile phone, PHS, or smartphone having a positioning function.
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a radio station installed on the road, and acquires information such as the current position, traffic jam, closed road, or required time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I / F 7630 described above.
  • the in-vehicle device I / F 7660 is a communication interface that mediates the connection between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I / F 7660 may establish a wireless connection using a wireless communication protocol such as a wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I / F 7660 is connected to a USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile) via a connection terminal (and a cable if necessary). Wired connection such as High-definition Link) may be established.
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or a wearable device that a passenger has, or an information device that is carried in or attached to the vehicle.
  • In-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination.
  • In-vehicle device I / F 7660 exchanges control signals or data signals with these in-vehicle devices 7760.
  • the in-vehicle network I / F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I / F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 is connected via at least one of a general-purpose communication I / F 7620, a dedicated communication I / F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I / F 7660, and an in-vehicle network I / F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the acquired information. For example, the microcomputer 7610 calculates a control target value of the driving force generation device, the steering mechanism, or the braking device based on the acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Also good.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, following traveling based on inter-vehicle distance, vehicle speed maintaining traveling, vehicle collision warning, or vehicle lane departure warning. You may perform the cooperative control for the purpose. Further, the microcomputer 7610 controls the driving force generator, the steering mechanism, the braking device, or the like based on the acquired information on the surroundings of the vehicle, so that the microcomputer 7610 automatically travels independently of the driver's operation. You may perform the cooperative control for the purpose of driving.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 is information acquired via at least one of the general-purpose communication I / F 7620, the dedicated communication I / F 7630, the positioning unit 7640, the beacon receiving unit 7650, the in-vehicle device I / F 7660, and the in-vehicle network I / F 7680.
  • the three-dimensional distance information between the vehicle and the surrounding structure or an object such as a person may be generated based on the above and local map information including the peripheral information of the current position of the vehicle may be created.
  • the microcomputer 7610 may generate a warning signal by predicting a danger such as a collision of a vehicle, approach of a pedestrian or the like or an approach to a closed road based on the acquired information.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio image output unit 7670 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 7710, a display unit 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include at least one of an on-board display and a head-up display, for example.
  • the display portion 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices such as headphones, wearable devices such as glasses-type displays worn by passengers, projectors, and lamps.
  • the display device can display the results obtained by various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, and graphs. Display visually. Further, when the output device is an audio output device, the audio output device converts an audio signal made up of reproduced audio data or acoustic data into an analog signal and outputs it aurally.
  • At least two control units connected via the communication network 7010 may be integrated as one control unit.
  • each control unit may be configured by a plurality of control units.
  • the vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions of any of the control units may be given to other control units. That is, as long as information is transmitted and received via the communication network 7010, the predetermined arithmetic processing may be performed by any one of the control units.
  • a sensor or device connected to one of the control units may be connected to another control unit, and a plurality of control units may transmit / receive detection information to / from each other via the communication network 7010. .
  • the technology according to the present disclosure can be applied to, for example, the imaging units 7910, 7912, 7914, 7916, 7918 and the outside information detection units 7920, 7922, 7924, 7926, 7928, 7930 among the configurations described above.
  • the technique according to the present disclosure it is possible to obtain a high-quality captured image with less noise by reducing the noise of the successive approximation analog-digital converter used in the imaging element.
  • a vehicle control system that can be detected with high accuracy can be constructed.
  • this indication can also take the following structures.
  • Image sensor >> [A-1] a successive approximation type analog-digital converter that converts an analog signal output from a pixel including a photoelectric conversion unit into a digital signal;
  • the successive approximation type analog-to-digital converter has a preamplifier with a band limiting function.
  • the successive approximation type analog-digital converter is Having a digital-analog converter as a comparison reference for converting a digital value after analog-digital conversion into an analog value using a capacitive element and comparing it with an analog input voltage;
  • the digital-analog converter has a plurality of capacitive elements for performing analog-digital conversion again, and after performing analog-digital conversion for all bits, performs analog-digital conversion again.
  • the successive approximation type analog-digital converter is Having a digital-analog converter as a comparison reference for converting a digital value after analog-digital conversion into an analog value using a capacitive element and comparing it with an analog input voltage;
  • one of the low-order bit capacitive elements is composed of a plurality of capacitive elements, and after performing analog-digital conversion on all bits, at least a first reference voltage is applied to each of the multiple capacitive elements.
  • the analog-digital conversion is performed again on the lower bits by selectively giving the fourth reference voltage.
  • [A-4] The preamplifier performs band limitation at least during a period in which analog-digital conversion is performed again.
  • the imaging device limits the band only during the period of analog-digital conversion again.
  • the imaging device limits the imaging device according to [A-2] or [A-3].
  • [A-6] The preamplifier limits the bandwidth by changing the resistance of the load.
  • the imaging device limits any one of [A-1] to [A-5].
  • [A-7] The preamplifier limits the bandwidth by changing the ground capacity of the output.
  • the imaging device limits any one of [A-1] to [A-5].
  • the imaging device according to any one of [A-1] to [A-5].
  • the preamplifier includes a variable capacitance diode connected to the output node, and performs band limitation by controlling the capacitance of the variable capacitance diode.
  • the imaging device according to any one of [A-1] to [A-5].
  • the preamplifier performs band limiting by controlling the current source bias or the number of current sources to be driven.
  • the imaging device according to any one of [A-1] to [A-5].
  • the analog-digital conversion is performed again on the lower bits by selectively giving the fourth reference voltage.
  • the digital-analog converter includes, for each of the plurality of capacitive elements, a switch group that sequentially applies at least the first reference voltage to the fourth reference voltage to each of the plurality of capacitive elements.
  • [C-2] Successive comparison type analog-digital converter Having a digital-analog converter as a comparison reference for converting a digital value after analog-digital conversion into an analog value using a capacitive element and comparing it with an analog input voltage;
  • the digital-analog converter has a plurality of capacitive elements for performing analog-digital conversion again, and after performing analog-digital conversion for all bits, performs analog-digital conversion again.
  • the successive approximation type analog-digital converter is Having a digital-analog converter as a comparison reference for converting a digital value after analog-digital conversion into an analog value using a capacitive element and comparing it with an analog input voltage;
  • one of the low-order bit capacitive elements is composed of a plurality of capacitive elements, and after performing analog-digital conversion on all bits, at least a first reference voltage is applied to each of the multiple capacitive elements.
  • the analog-digital conversion is performed again on the lower bits by selectively giving the fourth reference voltage.
  • [C-4] The preamplifier performs band limitation at least in a period in which analog-digital conversion is performed again.
  • [C-5] The preamplifier limits the band only during the period of analog-digital conversion again.
  • [C-6] The preamplifier limits the bandwidth by changing the resistance of the load.
  • [C-7] The preamplifier performs band limitation by changing the ground capacity of the output.
  • [C-8] The preamplifier performs band limitation by adding a capacitor between the differential outputs.
  • the preamplifier includes a variable capacitance diode connected to the output node, and performs band limitation by controlling the capacitance of the variable capacitance diode.
  • the preamplifier performs band limitation by controlling the current source bias or the number of current sources to be driven.
  • ⁇ D. Electronic equipment [D-1] a successive approximation type analog-digital converter that converts an analog signal output from a pixel including a photoelectric conversion unit into a digital signal;
  • the successive approximation type analog-to-digital converter Having a digital-analog converter as a comparison reference for converting a digital value after analog-digital conversion into an analog value using a capacitive element and comparing it with an analog input voltage;
  • one of the low-order bit capacitive elements is composed of a plurality of capacitive elements, and after performing analog-digital conversion on all bits, at least a first reference voltage is applied to each of the multiple capacitive elements.
  • the analog-digital conversion is performed again on the lower bits by selectively giving the fourth reference voltage.
  • the digital-analog converter includes, for each of the plurality of capacitive elements, a switch group that sequentially applies at least the first reference voltage to the fourth reference voltage to each of the plurality of capacitive elements.
  • comparator 53 ... SAR logic, 54, 54a, 54b ... SAR Bina Capacitance array section, 55, 55a, 55b ... Re-AD conversion capacitor array section, 56 ... Switch matrix section, 57 ... Reference voltage generation section, 58a, 58b ... Reset switch, 60 ... Capacitive DAC (digital-analog converter), 100 ... imaging device, 200 ... indirect TOF distance image sensor

Landscapes

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Abstract

第１の態様に係る撮像素子は、光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、逐次比較型アナログ－デジタル変換器は、帯域制限機能を持つプリアンプを有する。第２の態様に係る撮像素子は、逐次比較型アナログ－デジタル変換器が、容量素子を用いてＡＤ変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするＤＡＣを有する。そして、ＤＡＣは、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてＡＤ変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再ＡＤ変換を行う。

Description

撮像素子及び電子機器
　本開示は、撮像素子及び電子機器に関する。
　撮像素子には、画素から出力されるアナログ信号（画素信号）をデジタル信号に変換するアナログ－デジタル変換器が搭載されており、当該アナログ－デジタル変換器として、逐次比較（ＳＡＲ：Successive Approximation Resistor）型アナログ－デジタル変換器が用いられている（例えば、特許文献１参照）。逐次比較型アナログ－デジタル変換器には、低ノイズで高速にアナログ－デジタル変換を行うことができる利点がある。
特開２０１７－４６３１８号公報
　本開示は、より低ノイズでアナログ－デジタル変換を行うことができる逐次比較型アナログ－デジタル変換器を備える撮像素子、及び、当該撮像素子を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の第１の態様に係る撮像素子は、
　光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
　逐次比較型アナログ－デジタル変換器は、帯域制限機能を持つプリアンプを有する。第１の態様に係る撮像素子は、電子機器に用いることができる。
　上記の目的を達成するための本開示の第２の態様に係る撮像素子は、
　光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
　逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う。第２の態様に係る撮像素子は、電子機器に用いることができる。
図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、平置型のチップ構造の概略を示す平面図である。 図４は、積層型のチップ構造の概略を示す分解斜視図である。 図５は、再アナログ－デジタル変換についての説明図である。 図６は、実施例１に係る逐次比較型アナログ－デジタル変換器の構成を示すブロック図である。 図７は、実施例１に係る逐次比較型アナログ－デジタル変換器における、ＳＡＲバイナリ容量アレイ部、再ＡＤ変換用容量アレイ部、スイッチマトリクス部、及び、基準電圧生成部の具体的な回路構成を示す回路図である。 図８Ａは、プリアンプにおける帯域制限機能の第１例を示す回路図であり、図８Ｂは、プリアンプにおける帯域制限機能の第２例を示す回路図である。 図９Ａは、プリアンプにおける帯域制限機能の第３例を示す回路図であり、図９Ｂは、プリアンプにおける帯域制限機能の第４例を示す回路図である。 図１０は、実施例２に係る逐次比較型アナログ－デジタル変換器の回路構成を示す回路図である。 図１１は、実施例３に係る逐次比較型アナログ－デジタル変換器の回路構成を示す回路図である。 図１２は、実施例４に係る逐次比較型アナログ－デジタル変換器の回路構成を示す回路図である。 図１３は、本開示に係る技術の適用例を示す図である。 図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。 図１５は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。 図１６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。 図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図１８は、撮像部の設置位置の例を示す図である。
　以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の撮像素子及び電子機器、全般に関する説明
　２．本開示の撮像素子
　　２－１．ＣＭＯＳイメージセンサの構成例
　　２－２．画素の構成例
　　２－３．チップ構造
　　　２－３－１．平置型のチップ構造（所謂、平置構造）
　　　２－３－２．積層型のチップ構造（所謂、積層構造）
　３．本開示の実施形態
　　３－１．実施例１
　　３－２．実施例２
　　３－３．実施例３
　　３－４．実施例４
　４．変形例
　５．応用例
　６．本開示に係る技術の適用例
　　６－１．本開示の電子機器（撮像装置の例）
　　６－２．間接ＴＯＦ方式距離画像センサへの適用
　　　６－２－１．システム構成例
　　　６－２－２．画素の構成例
　　６－３．移動体への応用例
　７．本開示がとることができる構成
＜本開示の撮像素子及び電子機器、全般に関する説明＞
　本開示の第１の態様に係る撮像素子及び電子機器にあっては、逐次比較型アナログ－デジタル変換器について、容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有する構成とすることができる。デジタル－アナログ変換器については、再度アナログ－デジタル変換を行うための複数の容量素子を余分に持つ構成、あるいは、下位ビットの容量素子の一つが複数の容量素子から成る構成とすることができる。そして、デジタル－アナログ変換器は、全ビットについてアナログ－デジタル変換を行った後に、下位ビットについて再度アナログ－デジタル変換を行う、あるいは、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う構成とすることができる。
　上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、プリアンプについて、少なくとも再度アナログ－デジタル変換を行う期間で帯域制限を行う構成、あるいは、再度アナログ－デジタル変換を行う期間でのみ帯域制限を行う構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、プリアンプについて、負荷の抵抗を変更することによって帯域制限を行う、あるいは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う構成とすることができる。あるいは又、出力の対地容量を変化させることによって帯域制限を行う構成とすることができる。あるいは又、プリアンプについて、出力ノードに接続された可変容量ダイオードを有する構成とし、可変容量ダイオードの容量を制御することによって帯域制限を行う構成とすることができる。
　本開示の第２の態様に係る撮像素子及び電子機器にあっては、デジタル－アナログ変換器について、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する構成とすることができる。
＜本開示の撮像素子＞
　本開示に係る技術が適用される、本開示の撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ－Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
　本例に係るＣＭＯＳイメージセンサ１は、光電変換部を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１1～３１m（以下、総称して「画素駆動線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1～３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素駆動線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に垂直信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1～３２nの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器の集合から成る。アナログ－デジタル変換部１４は、画素列毎に垂直信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ－デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で水平転送線１８に読み出される。
　信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。所定の信号処理としては、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理などを例示することができる。ＣＤＳ処理では、選択行の各画素２から出力されるリセットレベルと信号レベルとを取り込み、これらのレベル差を取ることによって１行分の画素の信号を得るとともに、画素２の固定パターンノイズを除去する処理が行われる。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
　タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
［画素の回路構成例］
　図２は、画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
　尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field effect transistor：ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２に対して、先述した画素駆動線３１として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
　尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［チップ構造］
　上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造としては、平置型のチップ構造及び積層型のチップ構造を例示することができる。平置型のチップ構造及び積層型のチップ構造のいずれのＣＭＯＳイメージセンサ１においても、画素２について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。以下に、平置型のチップ構造及び積層型のチップ構造について説明する。
・平置型のチップ構造
　図３は、ＣＭＯＳイメージセンサ１の平置型のチップ構造の概略を示す平面図である。図３に示すように、平置型のチップ構造、所謂、平置構造は、画素２が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等が形成されている。
・積層型のチップ構造
　図４は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図４に示すように、積層型のチップ構造、所謂、積層構造は、第１半導体基板４２及び第２半導体基板４３の少なくとも２つの半導体基板が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の第１半導体基板４２に形成される。また、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等の回路部分は、２層目の第２半導体基板４３に形成される。そして、１層目の第１半導体基板４２と２層目の第２半導体基板４３とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部４４を通して電気的に接続される。
　この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４２には画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　尚、ここでは、第１半導体基板４２及び第２半導体基板４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
＜本開示の実施形態＞
　上記の構成のＣＭＯＳイメージセンサ１において、列並列アナログ－デジタル変換部１４におけるアナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器や逐次比較型アナログ－デジタル変換器などを例示することができる。但し、本実施形態では、アナログ－デジタル変換速度の点でシングルスロープ型アナログ－デジタル変換器よりも優れている逐次比較型アナログ－デジタル変換器を、列並列アナログ－デジタル変換部１４におけるアナログ－デジタル変換器として用いることとする。逐次比較型アナログ－デジタル変換器については、画素アレイ部１１が画素列に対して画素列の単位で設けてもよいし、複数の画素列の単位で設けてもよい。
　逐次比較型アナログ－デジタル変換器では、２分探索（バイナリサーチ）の原理によってアナログ－デジタル変換が行われる。この逐次比較によるアナログ－デジタル変換の際に、アナログ入力電圧ＶINと比較基準のアナログ電圧Ｖrefとを比較するコンパレータにおいて、回路ノイズの影響によって判定エラーを起こす可能性がある。そのため、Ｎビットの分解能を持つ逐次比較型アナログ－デジタル変換器では、全ビットについての逐次比較によるアナログ－デジタル変換を行った後に、図５に示すように、下位ビットについて再度アナログ－デジタル変換（以下、「再ＡＤ変換」と記述する場合がある）を行う期間を設けている。そして、再ＡＤ変換において、下位ビットについて再度アナログ－デジタル変換を行うことにより、回路ノイズを低減し、当該回路ノイズの影響によってコンパレータで判定エラーが発生する確率を下げ、正解値に近付けるようにしている。
　本実施形態では、逐次比較型アナログ－デジタル変換器において、更に回路ノイズを低減し、より低ノイズでアナログ－デジタル変換を行うことができるようにすることを特徴としている。具体的には、逐次比較型アナログ－デジタル変換器の入力段にプリアンプを設け、再ＡＤ変換時にプリアンプにおいて帯域制限を行うことを特徴としている。これにより、特性に悪影響を与えることなく、ノイズを平均化し、回路ノイズを小さくすることができるため、回路ノイズの影響によってコンパレータで判定エラーが発生する確率を更に下げることができる。その結果、アナログ－デジタル変換後のデジタル値を正解値に近付けることができる。
　また、逐次比較型アナログ－デジタル変換器では、アナログ入力電圧ＶINの比較基準となるアナログ電圧Ｖrefを生成するために、電荷再配分の原理を採用した容量性ＤＡＣ（デジタル－アナログ変換器）が用いられている。この容量性ＤＡＣにおいて、全ビットについての通常の逐次比較期間に使用する容量アレイ部の容量素子の一つを、複数の容量素子で構成し、コンパレータの判定結果に応じて再度供給する基準電圧の値を切り替えることによって再ＡＤ変換を行うようにする。
　このように、コンパレータの判定結果を容量性ＤＡＣへフィードバックすることで、冗長性をもって再ＡＤ変換を行うことができる。そして、通常の逐次比較期間に使用する容量素子の一つ、具体的には、最下位ビットの容量素子を複数の容量素子で構成し、これら複数の容量素子を用いて再ＡＤ変換を行うようすることで、容量素子を追加しなくても、換言すれば、回路規模を大きくすることなく、再ＡＤ変換を行うことができる。
　すなわち、容量性ＤＡＣを構成する容量素子の増加がないため、小面積で、再ＡＤ変換を行うことができる、低ノイズの逐次比較型アナログ－デジタル変換器を実現できる。これは、画素列毎にアナログ－デジタル変換器を搭載するＣＭＯＳイメージセンサ１において、例えば、多画素化に伴って画素ピッチが狭くなり、アナログ－デジタル変換器の配置スペースが制約される場合に特に有用なものとなる。尚、帯域制限によって信号が高速に応答できなくなるセトリングエラーについては、冗長性をもった再ＡＤ変換で吸収できるため特性劣化を招くことはない。
　以下に、逐次比較型アナログ－デジタル変換器において、回路ノイズを低減し、より低ノイズでアナログ－デジタル変換を行うことができるようにするための本実施形態の具体的な実施例について説明する。
[実施例１]
　実施例１に係る逐次比較型アナログ－デジタル変換器の構成を図６に示す。図６に示すように、実施例１に係る逐次比較型アナログ－デジタル変換器５０は、プリアンプ５１、コンパレータ５２、ＳＡＲロジック部５３、ＳＡＲバイナリ容量アレイ部５４、再ＡＤ変換用容量アレイ部５５、スイッチマトリクス部５６、基準電圧生成部５７、及び、リセットスイッチ５８ａ，５８ｂを有する構成となっている。
　図１において、画素アレイ部１１の各画素２から垂直信号線３２1～３２nを通して出力されるアナログ画素信号は、アナログ入力電圧ＶINとして逐次比較型アナログ－デジタル変換器５０に入力される。そして、ＣＤＳ処理として、選択行の各画素２から出力されるリセット時のノイズ量を容量素子５９にサンプリングし、リセットレベルのアナログ－デジタル変換結果と、信号レベルのアナログ－デジタル変換結果とを引くことでリセット時のノイズ量をキャンセルすることが可能となる。
　プリアンプ５１は、容量素子５９を通して供給されるアナログ入力電圧ＶINを非反転（＋）入力とし、比較基準のアナログ電圧Ｖrefを反転（－）入力とする。比較基準のアナログ電圧Ｖrefは、後述するように、アナログ－デジタル変換後のデジタル値をアナログ値に変換することによって生成される。プリアンプ５１は、帯域を制限する機能（帯域制限機能）を持っている。プリアンプ５１の帯域制限機能の詳細については後述する。
　コンパレータ５２は、コンパレータクロック（ＣＬＫ）に同期して、プリアンプ５１を通して供給されるアナログ入力電圧ＶINと、比較基準のアナログ電圧Ｖrefとの大小を比較し、その比較結果をＳＡＲロジック部５３に供給する。コンパレータ５２は、例えば、比較結果を差動出力としてＳＡＲロジック部５３に供給する。
　ＳＡＲロジック部５３は、Ｎビットの逐次比較レジスタであり、コンパレータクロックに同期して、各ビット毎にコンパレータ５２の比較結果を格納し、アナログ－デジタル変換後のデジタル値として出力する。そして、ＳＡＲロジック部５３は、Ｎビットのデジタル値をスイッチマトリクス部５６に供給するとともに、プリアンプ５１に対して帯域制限のための制御信号Ｓを供給する。
　ＳＡＲバイナリ容量アレイ部５４、再ＡＤ変換用容量アレイ部５５、及び、スイッチマトリクス部５６は、電荷再配分の原理を採用したＮビットの容量性ＤＡＣ（デジタル－アナログ変換器）６０を構成している。そして、この容量性ＤＡＣ６０において、基準電圧生成部５７で生成される基準電圧を用いて、ＳＡＲロジック部５３から出力されるＮビットのデジタル値をアナログ値、即ち、コンパレータ５２で比較基準として用いるアナログ電圧Ｖrefに変換する処理が行われる。
　基準電圧生成部５７は、容量性ＤＡＣ６０においてデジタル値をアナログ値に変換する際に用いる基準電圧（参照電圧）を生成する。より具体的には、実施例１に係る逐次比較型アナログ－デジタル変換器５０では、再ＡＤ変換用容量アレイ部５５が設けられていることから、基準電圧生成部５７は、再ＡＤ変換用容量アレイ部５５でも用いるためのマルチ基準電圧を生成する構成となっている。基準電圧生成部５７の具体的な構成については後述する。
　リセットスイッチ５８ａ，５８ｂは、各一端がプリアンプ５１の非反転（＋）入力端及び反転（－）入力端に接続され、各他端にリセット電圧が印加されている。そして、リセットスイッチ５８ａ，５８ｂは、リセットクロック（ＣＬＫ）に応答してオン（閉）状態になることにより、プリアンプ５１の非反転入力端及び反転入力端の各電位をリセット電圧にリセットし、初期化する。
　実施例１に係る逐次比較型アナログ－デジタル変換器５０における、ＳＡＲバイナリ容量アレイ部５４、再ＡＤ変換用容量アレイ部５５、スイッチマトリクス部５６、及び、基準電圧生成部５７の具体的な回路構成を図７に示す。
　ＳＡＲバイナリ容量アレイ部５４は、容量素子Ｃ2～容量素子Ｃ9から構成されている。容量素子Ｃ2～容量素子Ｃ9の各容量値は、単位容量値Ｃの２のべき乗倍に重み付けされたバイナリ重み付け値を持っている。すなわち、容量素子Ｃ2～容量素子Ｃ9の各容量値は、２Ｃ～６４Ｃに設定されている。
　再ＡＤ変換用容量アレイ部５５は、容量素子Ｃ1-0～容量素子Ｃ1-3から構成されている。容量素子Ｃ1-0～容量素子Ｃ1-3の各容量値は、単位容量値Ｃに設定されている。但し、単位容量値Ｃの設定に限られるものではなく、合算値が容量素子Ｃ1となる組み合わせであればどのような容量値であってもよい。再ＡＤ変換用容量アレイ部５５は、全ビットについての通常の逐次比較によるアナログ－デジタル変換の際に、ＳＡＲバイナリ容量アレイ部５４の最下位ビットの容量素子Ｃ1として用いられる。すなわち、再ＡＤ変換用容量アレイ部５５は、通常の逐次比較期間に使用する最下位ビットの容量素子Ｃ1を、複数の容量素子Ｃ1-0～Ｃ1-3で構成して再ＡＤ変換に用いる構成となっている。
　以上により、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５から成る容量アレイ部は、アナログ－デジタル変換後のデジタル値のビット数（即ち、出力ビット数）以上の容量素子、具体的には、容量素子Ｃ2～容量素子Ｃ9、及び、容量素子Ｃ1-0～Ｃ1-3から構成されることなる。
　スイッチマトリクス部５６は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2～容量素子Ｃ9にそれぞれ接続されたスイッチ群、及び、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3にそれぞれ接続されたスイッチ群によって構成されている。そして、ＳＡＲバイナリ容量アレイ部５４に対応する各スイッチ群は、それぞれ３個のスイッチから成る。すなわち、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2～容量素子Ｃ9には、スイッチが３個ずつ接続されている。また、再ＡＤ変換用容量アレイ部５５に対応する各スイッチ群も、それぞれ３個のスイッチから成る。すなわち、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3にも、スイッチが３個ずつ接続されている。
　基準電圧生成部５７は、電源ＶDDに接続されたトランジスタＴｒ、並びに、当該トランジスタに対して直列に接続された複数の抵抗素子及びこれらの抵抗素子の共通接続ノードに適宜接続された抵抗素子から成る抵抗素子群から構成され、グローバル基準電圧ＶREFに基づいてマルチ基準電圧を生成する。
　具体的には、直列接続の抵抗素子群の中間ノードからセンター基準電圧ＶRC（＝ＶREF／２）を導出する。直列接続の抵抗素子群のトランジスタＴｒ側のノードと中間ノードとの間の各ノードから、トップ基準電圧ＶRT0（＝ＶRC＋ＶREF／２）、基準電圧ＶRT1（＝ＶRC＋ＶREF／８）を導出し、更に、基準電圧ＶRT2（＝ＶRC＋ＶREF／３２）を導出する。また、直列接続の抵抗素子群の最端部のノードと中間ノードとの間の各ノードから、ボトム基準電圧ＶRB0（＝ＶRC－ＶREF／２）を導出し、更に、基準電圧ＶRB1（＝ＶRC－ＶREF／８）、及び、基準電圧ＶRB2（＝ＶRC－ＶREF／３２）を導出する。
　基準電圧生成部５７で生成されたマルチ基準電圧は、スイッチマトリクス部５６の各ビットに対応した各スイッチ群に供給される。具体的には、センター基準電圧ＶRCは、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５に対応する各スイッチ群における３個のスイッチの真ん中のスイッチに共通に供給される。
　トップ基準電圧ＶRT0は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ5～容量素子Ｃ9に対応する各３個のスイッチの一方側のスイッチに共通に供給される。基準電圧ＶRT1は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2～容量素子Ｃ4に対応する各３個のスイッチの一方側のスイッチに共通に供給される。基準電圧ＶRT2は、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各３個のスイッチの一方側のスイッチに共通に供給される。
　ボトム基準電圧ＶRB0は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ5～容量素子Ｃ9に対応する各３個のスイッチの他方側のスイッチに共通に供給される。基準電圧ＶRB1は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2～容量素子Ｃ4に対応する各３個のスイッチの他方側のスイッチに共通に供給される。基準電圧ＶRB2は、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各３個のスイッチの他方側のスイッチに共通に供給される。
　スイッチマトリクス部５６において、全ビットについての通常の逐次比較によるアナログ－デジタル変換期間、及び、これに続く再ＡＤ変換期間で、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５の各容量素子に対応して設けられた各スイッチ群の３個のスイッチは、次のような動作を行うことになる。
　すなわち、通常の逐次比較時には、容量素子Ｃ5～容量素子Ｃ9に対応する各スイッチ群の３個のスイッチは、トップ基準電圧ＶRT0（＝ＶRC＋ＶREF／２）－センター基準電圧ＶRC（＝ＶREF／２）－ボトム基準電圧ＶRB0（＝ＶRC－ＶREF／２）の切り替え動作を行う。容量素子Ｃ2～容量素子Ｃ4に対応する各スイッチ群の３個のスイッチは、基準電圧ＶRT1（＝ＶRC＋ＶREF／８）－センター基準電圧ＶRC－基準電圧ＶRB1（＝ＶRC－ＶREF／８）の切り替え動作を行う。容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各３個のスイッチは、容量素子Ｃ1-0～容量素子Ｃ1-3を同時に駆動することにより、容量値４Ｃの容量素子Ｃ1とする。
　再ＡＤ変換時には、通常の逐次比較期間に使用した最下位ビットの容量素子Ｃ1に相当する複数の容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各３個のスイッチは、容量素子Ｃ1-0～容量素子Ｃ1-3の各々に対して順に基準電圧ＶRT2－センター基準電圧ＶRC－基準電圧ＶRB2の切り替え動作を行う。再ＡＤ変換を行うことにより、ノイズを平均化し、回路ノイズを小さくすることができる。その結果、回路ノイズの影響によってコンパレータ５２で判定エラーが発生する確率を下げることができるため、アナログ－デジタル変換後のデジタル値を正解値に近付けることができる。
　上述したように、実施例１に係る逐次比較型アナログ－デジタル変換器５０は、全ビットについての通常の逐次比較によるアナログ－デジタル変換後、下位ビットについて再ＡＤ変換を行うための再ＡＤ変換用容量アレイ部５５を備えている。そして、通常の逐次比較期間に使用する容量素子Ｃ1を、複数の容量素子Ｃ1-0～Ｃ1-3で構成して再ＡＤ変換に用いるようにするとともに、その容量素子アレイを駆動する専用のスイッチ群を介して基準電圧を供給する構成となっている。従って、再ＡＤ変換のために新たに容量素子を追加する必要が無いため、小面積で、再ＡＤ変換を行うことができる、低ノイズの逐次比較型アナログ－デジタル変換器５０を実現できる。
（帯域制限機能について）
　続いて、帯域制限機能を持つプリアンプ５１について説明する。プリアンプ５１は、ＳＡＲロジック部５３による制御の下、ＳＡＲロジック部５３から供給される制御信号Ｓに応答して帯域制限を行う。プリアンプ５１の帯域制限については、図５において、少なくとも再ＡＤ変換期間で行うようにすることもできるし、再ＡＤ変換期間でのみ行うようにすることもできる。
　帯域制限については、後段のコンパレータ５２においても実現することができるが、コンパレータ５２で帯域制限を行うようにすると、アナログ－デジタル変換速度が遅くなってしまう。従って、アナログ－デジタル変換速度の観点から、コンパレータ５２の前にプリアンプ５１を配置し、当該プリアンプ５１にて帯域制限を行うことが重要であり、帯域制限によってノイズを平均化できるため、回路ノイズを低減し、低ノイズ化を図ることができる。
　以下に、プリアンプ５１における帯域制限機能の具体例について、第１例乃至第４例として説明する。
・第１例
　プリアンプ５１における帯域制限機能の第１例を図８Ａに示す。プリアンプ５１は、例えば、差動トランジスタＱ11，Ｑ12、負荷トランジスタＱ13，Ｑ14、及び、可変電流源Ｉを有する構成となっている。差動トランジスタＱ11，Ｑ12は、例えばＰチャネルの電界効果トランジスタから成り、ソース電極が共通に接続されて動作を行う。
　負荷トランジスタＱ13，Ｑ14は、例えばＮチャネルの電界効果トランジスタから成り、ゲート電極とドレイン電極とが共通に接続されたダイオード構成となっており、差動トランジスタＱ11，Ｑ12の各ドレイン電極と低電位側電源ＶSSとの間に接続されている。可変電流源Ｉは、差動トランジスタＱ11，Ｑ12のソース共通接続ノードと高電位側電源ＶDDとの間に接続されている。
　上記の構成のプリアンプ５１では、ＳＡＲロジック部５３から供給される制御信号Ｓに応じて、可変電流源Ｉの電流を調整可能な構成となっている。そして、再ＡＤ変換時に、可変電流源Ｉによってプリアンプ５１の電流を調整し、負荷の抵抗（１／ｇｍ）を変更することによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。尚、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行うようにすることもできる。
・第２例
　プリアンプ５１における帯域制限機能の第２例を図８Ｂに示す。第２例は、プリアンプ５１の差動出力の出力ノードとグランドとの間に、容量素子Ｃ11及びスイッチＳＷ11、並びに、容量素子Ｃ12及びスイッチＳＷ12をそれぞれ直列に接続した構成となっている。
　上記の構成のプリアンプ５１では、ＳＡＲロジック部５３から供給される制御信号Ｓに応じて、スイッチＳＷ11及びスイッチＳＷ12をオン（閉）させることで、プリアンプ５１の出力の対地容量を変化させる構成となっている。そして、再ＡＤ変換時に、プリアンプ５１の出力の対地容量を変化させることによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。
・第３例
　プリアンプ５１における帯域制限機能の第３例を図９Ａに示す。第３例は、プリアンプ５１の差動出力の出力ノードとグランドとの間に、容量素子Ｃ13及び抵抗素子Ｒ11、並びに、容量素子Ｃ14及び抵抗素子Ｒ12をそれぞれ直列に接続するとともに、容量素子Ｃ13及び容量素子Ｃ14の抵抗素子側の端部間にスイッチＳＷ13を接続した構成となっている。
　上記の構成のプリアンプ５１では、ＳＡＲロジック部５３から供給される制御信号Ｓに応じて、スイッチＳＷ13をオンさせることで、プリアンプ５１の差動出力間に容量を追加する構成となっている。そして、再ＡＤ変換時に、プリアンプ５１の差動出力間に容量を追加することによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。
・第４例
　プリアンプ５１における帯域制限機能の第４例を図９Ｂに示す。第４例は、プリアンプ５１の差動出力の出力ノードとグランドとの間に、可変容量ダイオード（バラクタ／バリキャップ）ＶＣ11，ＶＣ12を接続した構成となっている。
　上記の構成のプリアンプ５１の場合、ＳＡＲロジック部５３から供給される制御信号Ｓは、可変容量ダイオードＶＣ11，ＶＣ12の容量を制御する制御電圧となる。そして、再ＡＤ変換時に、可変容量ダイオードＶＣ11，ＶＣ12の容量を制御することによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。
［実施例２］
　実施例２に係る逐次比較型アナログ－デジタル変換器５０の回路構成を図１０に示す。図１０に示すように、スイッチマトリクス部５６において、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各スイッチ群が、５個のスイッチから成る点で、３個のスイッチから成る実施例１の場合と異なっている。
　容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各スイッチ群に、スイッチが２個ずつ追加されたことに伴って、基準電圧生成部５７は更に、基準電圧ＶRT2（＝ＶRC＋ＶREF／１６）、及び、基準電圧ＶRB2（＝ＶRC－ＶREF／１６）を生成する。基準電圧ＶRT2は、追加された２個のスイッチの一方に与えられ、基準電圧ＶRB2は、追加された２個のスイッチの他方に与えられる。
　スイッチマトリクス部５６において、全ビットについての通常の逐次比較によるアナログ－デジタル変換時における各スイッチ群の３個のスイッチの切り替え動作は、実施例１の場合と同じである。
　再ＡＤ変換時には、容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各５個のスイッチは、基準電圧ＶRT2（＝ＶRC＋ＶREF／１６）－基準電圧ＶRT2（＝ＶRC＋ＶREF／３２）－センター基準電圧ＶRC－基準電圧ＶRB2（＝ＶRC－ＶREF／３２）－基準電圧ＶRB2（＝ＶRC－ＶREF／１６）の切り替え動作を行う。
　これにより、容量素子Ｃ1-0～容量素子Ｃ1-3に、少なくとも第１基準電圧～第４基準電圧として、２種類の基準電圧ＶRT2、センター基準電圧ＶRC、及び、２種類の基準電圧ＶRB2が選択的に与えられることで、下位ビットについて再ＡＤ変換が行われる。
　下位ビットについて再ＡＤ変換を行うことにより、回路ノイズを低減し、当該回路ノイズの影響によってコンパレータ５２で判定エラーが発生する確率を下げることができるため、アナログ－デジタル変換後のデジタル値を正解値に近付けることができる。また、再ＡＤ変換時には、プリアンプ５１にて帯域制限を行うことにより、特性に悪影響を与えることなく、ノイズを平均化できるため、低ノイズ化を図ることができる。
［実施例３］
　実施例３に係る逐次比較型アナログ－デジタル変換器５０の回路構成を図１１に示す。実施例３の場合、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５がそれぞれ２系統（５４ａ，５４ｂ／５５ａ，５５ｂ）設けられている。そして、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの容量素子Ｃ5～容量素子Ｃ9の各容量値が、実施例１及び実施例２の場合と異なっている。具体的には、容量素子Ｃ5の容量値が２Ｃ、容量素子Ｃ6の容量値が４Ｃ、容量素子Ｃ7の容量値が８Ｃ、容量素子Ｃ8の容量値が１６Ｃ、容量素子Ｃ9の容量値が３２Ｃにそれぞれ設定されている。
　そして、スイッチマトリクス部５６において、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ2～容量素子Ｃ9に対応する各スイッチ群が２個のスイッチによって構成されている。また、再ＡＤ変換用容量アレイ部５５ａ，５５ｂの各容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各スイッチ群が、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂ側よりも２個多い、４個のスイッチによって構成されている。
　スイッチマトリクス部５６の各スイッチに対応して、基準電圧生成部５７は、マルチ基準電圧として、トップ基準電圧ＶRT0（＝ＶREF－ＶREF／２）、基準電圧ＶRT1（＝ＶREF－ＶREF／３２）、基準電圧ＶRT2（＝ＶREF－ＶREF／１６）、及び、基準電圧ＶRT2（＝ＶREF－ＶREF／８）を生成する。
　トップ基準電圧ＶRT0は、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ2～容量素子Ｃ9に対応する各２個のスイッチの一方に供給されるとともに、再ＡＤ変換用容量アレイ部５５ａの容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各４個のスイッチのうちの２個に供給される。基準電圧ＶRT1（＝ＶREF－ＶREF／３２）、及び、基準電圧ＶRT2（＝ＶREF－ＶREF／１６）は、再ＡＤ変換用容量アレイ部５５ａの容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各４個のスイッチのうちの残りの２個に供給される。基準電圧ＶRT2（＝ＶREF－ＶREF／８）は、ＳＡＲバイナリ容量アレイ部５４ａの各容量素子Ｃ2～容量素子Ｃ4に対応する各２個のスイッチの他方に供給される。
　基準電圧生成部５７は更に、マルチ基準電圧として、ボトム基準電圧ＶRB0（＝０）、基準電圧ＶRB1（＝ＶREF／３２）、基準電圧ＶRB2（＝ＶREF／１６）、及び、基準電圧ＶRB2（＝ＶREF／８）を生成する。
　ボトム基準電圧ＶRB0は、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ2～容量素子Ｃ9に対応する各２個のスイッチの他方に供給されるとともに、再ＡＤ変換用容量アレイ部５５ｂの容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各４個のスイッチのうちの２個に供給される。基準電圧ＶRB1（＝ＶREF／３２）、及び、基準電圧ＶRB2（＝ＶREF／１６）は、再ＡＤ変換用容量アレイ部５５ｂの容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各４個のスイッチのうちの残りの２個に供給される。基準電圧ＶRB2（＝ＶREF／８）は、ＳＡＲバイナリ容量アレイ部５４ｂの各容量素子Ｃ2～容量素子Ｃ4に対応する各２個のスイッチの他方に供給される。
　スイッチマトリクス部５６において、全ビットについての通常の逐次比較によるアナログ－デジタル変換時には、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ5～容量素子Ｃ9に対応する各２個のスイッチは、トップ基準電圧ＶRT0－ボトム基準電圧ＶRB0の切り替え動作を行う。ＳＡＲバイナリ容量アレイ部５４ａの各容量素子Ｃ2～容量素子Ｃ4に対応する各２個のスイッチは、トップ基準電圧ＶRT0－基準電圧ＶRT2（＝ＶREF－ＶREF／８）の切り替え動作を行う。ＳＡＲバイナリ容量アレイ部５４ｂの各容量素子Ｃ2～容量素子Ｃ4に対応する各２個のスイッチは、ボトム基準電圧ＶRB0－基準電圧ＶRB2（＝ＶREF／８）の切り替え動作を行う。
　再ＡＤ変換時には、再ＡＤ変換用容量アレイ部５５ａの容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各４個のスイッチは、トップ基準電圧ＶRT0－基準電圧ＶRB1－基準電圧ＶRB2の切り替え動作を行う。また、再ＡＤ変換用容量アレイ部５５ｂの容量素子Ｃ1-0～容量素子Ｃ1-3に対応する各４個のスイッチは、ボトム基準電圧ＶRB0－基準電圧ＶRB1－基準電圧ＶRB2の切り替え動作を行う。
　上述したスイッチマトリクス部５６の各スイッチの切り替え動作により、実施例３に係る逐次比較型アナログ－デジタル変換器５０においても、下位ビットについて再ＡＤ変換を行うことにより、回路ノイズを低減し、低ノイズ化を図ることができる。その結果、回路ノイズの影響によってコンパレータ５２で判定エラーが発生する確率を下げることができるため、アナログ－デジタル変換後のデジタル値を正解値に近付けることができる。また、再ＡＤ変換時には、プリアンプ５１にて帯域制限を行うことにより、特性に悪影響を与えることなく、ノイズを平均化し、低ノイズ化を図ることができる。
［実施例４］
　実施例４は、実施例２の変形例であり、プリアンプ５１を持たない構成となっている。実施例４に係る逐次比較型アナログ－デジタル変換器５０の回路構成を図１２に示す。
　図１２に示すように、実施例４に係る逐次比較型アナログ－デジタル変換器５０では、入力段にプリアンプ５１を設けずに、アナログ入力電圧ＶIN及び比較基準のアナログ電圧Ｖrefを直接コンパレータ５２に入力する構成となっている。
　実施例４に係る逐次比較型アナログ－デジタル変換器５０では、プリアンプ５１が存在しないことで、帯域制限による作用、効果は得られないものの、下位ビットについて再ＡＤ変換を行うことにより、回路ノイズを低減し、低ノイズ化を図ることができるため、アナログ－デジタル変換後のデジタル値を正解値に近付けることができる。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像素子の構成、構造は例示であり、適宜、変更することができる。例えば、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2～容量素子Ｃ9の各スイッチ群、及び、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3の各スイッチ群のスイッチの数の組み合わせについては、実施例１乃至実施例３に限られるものではない。他の組み合わせとして、例えば、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2～容量素子Ｃ9の各スイッチ群が２個のスイッチから成り、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0～容量素子Ｃ1-3の各スイッチ群が３個のスイッチから成る構成を例示することができる。
　また、上記の実施形態では、本開示に係る技術が適用される逐次比較型アナログ－デジタル変換器を、撮像素子のアナログ－デジタル変換部のアナログ－デジタル変換器として用いる場合を例に挙げたが、この適用例に限られるものではない。すなわち、本開示に係る技術が適用される逐次比較型アナログ－デジタル変換器は、アナログ－デジタル変換器を備える種々の回路や装置において、当該アナログ－デジタル変換器として用いるようにしてもよい。
　また、上記の実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式であって、逐次比較型アナログ－デジタル変換器を搭載した撮像素子全般に対して適用可能である。
　また、本開示に係る技術は、可視光の入射光量の分布を検知して画像として撮像する撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像素子全般に対して適用可能である。
＜応用例＞
　以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図１３に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
（撮像装置）
　図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１４に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係る技術が適用されるＣＭＯＳイメージセンサ１を用いることができる。当該ＣＭＯＳイメージセンサ１によれば、より低ノイズでアナログ－デジタル変換を行うことができるため、ノイズの少ない高画質の撮影画像を得ることができる。
［間接ＴＯＦ方式距離画像センサへの適用］
　本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
（システム構成例）
　図１５は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
　図１５に示すように、間接ＴＯＦ方式距離画像センサ２００は、センサチップ２０１、及び、当該センサチップ２０１に対して積層された回路チップ２０２を含む積層構造を有している。この積層構造において、センサチップ２０１と回路チップ２０２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図１５では、センサチップ２０１の配線と回路チップ２０２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
　センサチップ２０１上には、画素アレイ部２０３が形成されている。画素アレイ部２０３は、センサチップ２０１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素２０４を含んでいる。画素アレイ部２０３において、複数の画素２０４はそれぞれ、赤外光を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部２０３には、画素列毎に２本の垂直信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部２０３の画素列の数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線ＶＳＬが画素アレイ部２０３に配線されている。
　複数の画素２０４はそれぞれ、２つのタップＡ，Ｂ（その詳細については後述する）を有している。２本の垂直信号線ＶＳＬ1，ＶＳＬ2のうち、垂直信号線ＶＳＬ1には、対応する画素列の画素２０４のタップＡの電荷に基づく画素信号ＡＩＮP1が出力され、垂直信号線ＶＳＬ2には、対応する画素列の画素２０４のタップＢの電荷に基づく画素信号ＡＩＮP2が出力される。画素信号ＡＩＮP1，ＡＩＮP2については後述する。
　回路チップ２０２上には、行選択部２０５、カラム信号処理部２０６、出力回路部２０７、及び、タイミング制御部２０８が配置されている。行選択部２０５は、画素アレイ部２０３の各画素２０４を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。行選択部２０５による駆動の下に、選択行の画素２０４から出力された画素信号ＡＩＮP1，ＡＩＮP2は、垂直信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部２０６に供給される。
　カラム信号処理部２０６は、画素アレイ部２０３の画素列に対応して、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器（ＡＤＣ）２０９を有する構成となっている。アナログ－デジタル変換器２０９は、垂直信号線ＶＳＬ1，ＶＳＬ2を通して供給される画素信号ＡＩＮP1，ＡＩＮP2に対して、アナログ－デジタル変換処理を施し、出力回路部２０７に出力する。出力回路部２０７は、カラム信号処理部２０６から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対してＣＤＳ処理などを実行し、回路チップ２０２外へ出力する。
　タイミング制御部２０８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、行選択部２０５、カラム信号処理部２０６、及び、出力回路部２０７等の駆動制御を行う。
（画素の回路構成例）
　図１６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサ２００における画素２０４の回路構成の一例を示す回路図である。
　本例に係る画素２０４は、光電変換部として、例えば、フォトダイオード２０４１を有している。画素２０４は、フォトダイオード２０４１に加えて、オーバーフロートランジスタ２０４２、２つの転送トランジスタ２０４３，２０４４、２つのリセットトランジスタ２０４５，２０４６、２つの浮遊拡散層２０４７，２０４８、２つの増幅トランジスタ２０４９、２０５０、及び、２つの選択トランジスタ２０５１，２０５２を有する構成となっている。２つの浮遊拡散層２０４７，２０４８は、図１５に示すタップＡ，Ｂに相当する。
　フォトダイオード２０４１は、受光した光を光電変換して電荷を生成する。フォトダイオード２０４１については、裏面照射型の画素構造とすることができる。裏面照射型の構造については、ＣＭＯＳイメージセンサの画素構造で述べた通りである。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
　オーバーフロートランジスタ２０４２は、フォトダイオード２０４１のカソード電極と電源電圧ＶDDの電源ラインとの間に接続されており、フォトダイオード２０４１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ２０４２は、行選択部２０５から供給されるオーバーフローゲート信号ＯＦＧに応答して導通状態になることで、フォトダイオード２０４１の電荷をシーケンシャルに電源ラインに排出する。
　２つの転送トランジスタ２０４３，２０４４は、フォトダイオード２０４１のカソード電極と２つの浮遊拡散層２０４７，２０４８のそれぞれとの間に接続されている。そして、転送トランジスタ２０４３，２０４４は、行選択部２０５から供給される転送信号ＴＲＧに応答して導通状態になることで、フォトダイオード２０４１で生成された電荷を、浮遊拡散層２０４７，２０４８にそれぞれシーケンシャルに転送する。
　タップＡ，Ｂに相当する浮遊拡散層２０４７，２０４８は、フォトダイオード２０４１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1，ＡＩＮP2を生成する。
　２つのリセットトランジスタ２０４５，２０４６は、２つの浮遊拡散層２０４７，２０４８のそれぞれと電源電圧ＶDDの電源ラインとの間に接続されている。そして、リセットトランジスタ２０４５，２０４６は、行選択部２０５から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層２０４７，２０４８のそれぞれから電荷を引き抜いて、電荷量を初期化する。
　２つの増幅トランジスタ２０４９、２０５０は、電源電圧ＶDDの電源ラインと２つの選択トランジスタ２０５１，２０５２のそれぞれとの間に接続されており、浮遊拡散層２０４７，２０４８のそれぞれで電荷電圧変換された電圧信号をそれぞれ増幅する。
　２つの選択トランジスタ２０５１，２０５２は、２つの増幅トランジスタ２０４９、２０５０のそれぞれと垂直信号線ＶＳＬ1，ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ２０５１，２０５２は、行選択部２０５から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ２０４９、２０５０のそれぞれで増幅された電圧信号を画素信号ＡＩＮP1，ＡＩＮP2として２の垂直信号線ＶＳＬ1，ＶＳＬ2に出力する。
　２の垂直信号線ＶＳＬ1，ＶＳＬ2は、画素列毎に、カラム信号処理回路２０６内の１つのアナログ－デジタル変換器２０９の入力端に接続されており、画素列毎に画素２０４から出力される画素信号ＡＩＮP1，ＡＩＮP2をアナログ－デジタル変換器２０９に伝送する。
　尚、画素２０４の回路構成については、光電変換によって画素信号ＡＩＮP1，ＡＩＮP2を生成することができる回路構成であれば、図１６に例示した回路構成に限定されるものではない。
　上記の構成の間接ＴＯＦ方式距離画像センサ２００において、カラム信号処理部２０６に設けられた各アナログ－デジタル変換器２０９に対して、本開示に係る技術を適用することができる。すなわち、カラム信号処理部２０６の各アナログ―デジタル変換器２０９として、実施例１乃至実施例４に係る逐次比較型アナログ－デジタル変換器を用いることができる。
［移動体への応用例］
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
　図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１７に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１７では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図１８は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　尚、図１８には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図１７に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ、ＬＴＥ（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface）、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１７の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　尚、図１７に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術を適用することにより、撮像素子に用いる逐次比較型アナログ－デジタル変換器の低ノイズ化によってノイズの少ない高画質の撮影画像を得ることができるため、例えば、撮像対象を高精度にて検出可能な車両制御システムを構築できる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像素子≫
［Ａ－１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
　逐次比較型アナログ－デジタル変換器は、帯域制限機能を持つプリアンプを有する、
　撮像素子。
［Ａ－２］逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、再度アナログ－デジタル変換を行うための複数の容量素子を余分に持っており、全ビットについてアナログ－デジタル変換を行った後に、再度アナログ－デジタル変換を行う、
　上記［Ａ－１］に記載の撮像素子。
［Ａ－３］逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
　上記［Ａ－１］に記載の撮像素子。
［Ａ－４］プリアンプは、少なくとも再度アナログ－デジタル変換を行う期間で帯域制限を行う、
　上記［Ａ－２］又は上記［Ａ－３］に記載の撮像素子。
［Ａ－５］プリアンプは、再度アナログ－デジタル変換を行う期間でのみ帯域制限を行う、
　上記［Ａ－２］又は上記［Ａ－３］に記載の撮像素子。
［Ａ－６］プリアンプは、負荷の抵抗を変更することによって帯域制限を行う、
　上記［Ａ－１］乃至上記［Ａ－５］のいずれかに記載の撮像素子。
［Ａ－７］プリアンプは、出力の対地容量を変化させることによって帯域制限を行う、
　上記［Ａ－１］乃至上記［Ａ－５］のいずれかに記載の撮像素子。
［Ａ－８］プリアンプは、差動出力間に容量を追加することによって帯域制限を行う、
　上記［Ａ－１］乃至上記［Ａ－５］のいずれかに記載の撮像素子。
［Ａ－９］プリアンプは、出力ノードに接続された可変容量ダイオードを有し、可変容量ダイオードの容量を制御することによって帯域制限を行う、
　上記［Ａ－１］乃至上記［Ａ－５］のいずれかに記載の撮像素子。
［Ａ－１０］プリアンプは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う、
　上記［Ａ－１］乃至上記［Ａ－５］のいずれかに記載の撮像素子。
≪Ｂ．撮像素子≫
［Ｂ－１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
　逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
　撮像素子。
［Ｂ－２］デジタル－アナログ変換器は、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する、
　上記［Ｂ－１］に記載の撮像素子。
≪Ｃ．電子機器≫
［Ｃ－１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
　逐次比較型アナログ－デジタル変換器は、帯域制限機能を持つプリアンプを有する、
　撮像素子を有する電子機器。
［Ｃ－２］逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、再度アナログ－デジタル変換を行うための複数の容量素子を余分に持っており、全ビットについてアナログ－デジタル変換を行った後に、再度アナログ－デジタル変換を行う、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－３］逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－４］プリアンプは、少なくとも再度アナログ－デジタル変換を行う期間で帯域制限を行う、
　上記［Ｃ－２］又は上記［Ｃ－３］に記載の電子機器。
［Ｃ－５］プリアンプは、再度アナログ－デジタル変換を行う期間でのみ帯域制限を行う、
　上記［Ｃ－２］又は上記［Ｃ－３］に記載の電子機器。
［Ｃ－６］プリアンプは、負荷の抵抗を変更することによって帯域制限を行う、
　上記［Ｃ－１］乃至上記［Ｃ－５］のいずれかに記載の電子機器。
［Ｃ－７］プリアンプは、出力の対地容量を変化させることによって帯域制限を行う、
　上記［Ｃ－１］乃至上記［Ｃ－５］のいずれかに記載の電子機器。
［Ｃ－８］プリアンプは、差動出力間に容量を追加することによって帯域制限を行う、
　上記［Ｃ－１］乃至上記［Ｃ－５］のいずれかに記載の電子機器。
［Ｃ－９］プリアンプは、出力ノードに接続された可変容量ダイオードを有し、可変容量ダイオードの容量を制御することによって帯域制限を行う、
　上記［Ｃ－１］乃至上記［Ｃ－５］のいずれかに記載の電子機器。
［Ｃ－１０］プリアンプは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う、
　上記［Ｃ－１］乃至上記［Ｃ－５］のいずれかに記載の電子機器。
≪Ｄ．電子機器≫
［Ｄ－１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
　逐次比較型アナログ－デジタル変換器は、
　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
　撮像素子を有する電子機器。
［Ｄ－２］デジタル－アナログ変換器は、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する、
　上記［Ｄ－１］に記載の電子機器。
　１・・・ＣＭＯＳイメージセンサ、２，２０４・・・画素、１１・・・画素アレイ部、１２，２０５・・・行選択部、１３・・・定電流源部、１４・・・アナログ－デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７，２０８・・・タイミング制御部、１８・・・水平転送線、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素駆動線、３２（３２1～３２n）・・・垂直信号線、５０・・・逐次比較型アナログ－デジタル変換器、５１・・・プリアンプ、５２・・・コンパレータ、５３・・・ＳＡＲロジック部、５４，５４ａ，５４ｂ・・・ＳＡＲバイナリ容量アレイ部、５５，５５ａ，５５ｂ・・・再ＡＤ変換用容量アレイ部、５６・・・スイッチマトリクス部、５７・・・基準電圧生成部、５８ａ，５８ｂ・・・リセットスイッチ、６０・・・容量性ＤＡＣ（デジタル－アナログ変換器）、１００・・・撮像装置、２００・・・間接ＴＯＦ方式距離画像センサ

Claims (15)

  1. 　光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
    　逐次比較型アナログ－デジタル変換器は、帯域制限機能を持つプリアンプを有する、
    　撮像素子。
  2. 　逐次比較型アナログ－デジタル変換器は、
    　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
    　デジタル－アナログ変換器は、再度アナログ－デジタル変換を行うための複数の容量素子を余分に持っており、全ビットについてアナログ－デジタル変換を行った後に、再度アナログ－デジタル変換を行う、
    　請求項１に記載の撮像素子。
  3. 　逐次比較型アナログ－デジタル変換器は、
    　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
    　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
    　請求項１に記載の撮像素子。
  4. 　プリアンプは、少なくとも再度アナログ－デジタル変換を行う期間で帯域制限を行う、
    　請求項２に記載の撮像素子。
  5. 　プリアンプは、再度アナログ－デジタル変換を行う期間でのみ帯域制限を行う、
    　請求項２に記載の撮像素子。
  6. 　プリアンプは、負荷の抵抗を変更することによって帯域制限を行う、
    　請求項１に記載の撮像素子。
  7. 　プリアンプは、出力の対地容量を変化させることによって帯域制限を行う、
    　請求項１に記載の撮像素子。
  8. 　プリアンプは、差動出力間に容量を追加することによって帯域制限を行う、
    　請求項１に記載の撮像素子。
  9. 　プリアンプは、出力ノードに接続された可変容量ダイオードを有し、可変容量ダイオードの容量を制御することによって帯域制限を行う、
    　請求項１に記載の撮像素子。
  10. 　プリアンプは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う、
    　請求項１に記載の撮像素子。
  11. 　光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
    　逐次比較型アナログ－デジタル変換器は、
    　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
    　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
    　撮像素子。
  12. 　デジタル－アナログ変換器は、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する、
    　請求項１１に記載の撮像素子。
  13. 　光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
    　逐次比較型アナログ－デジタル変換器は、帯域制限機能を持つプリアンプを有する、
    　撮像素子を有する電子機器。
  14. 　逐次比較型アナログ－デジタル変換器は、
    　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
    　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
    　請求項１３に記載の電子機器。
  15. 　光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ－デジタル変換器を備え、
    　逐次比較型アナログ－デジタル変換器は、
    　容量素子を用いてアナログ－デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル－アナログ変換器を有し、
    　デジタル－アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ－デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧～第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ－デジタル変換を行う、
    　撮像素子を有する電子機器。
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